JPH0991222A - マルチプロトコル通信コントローラ - Google Patents

Abstract

(57)【要約】 【課題】 通信用ＣＰＵで動作させる通信手順に制限を
与えず、また複数の通信回線で同時に送受信の実行が可
能な通信コントローラを提供する。 【解決手段】 オーダリングデバイスからのデータを管
理するためのメインＣＰＵと、シリアル通信回路１０に
よって前記オーダリングデバイスを含む外部装置との間
でデータ情報の送受信をするための通信用ＣＰＵとを備
え、前記メインＣＰＵと前記通信ＣＰＵとは、それぞれ
のデータバスとアドレスバスに接続された共有メモリを
介してデータの授受を行うようにしたマルチＣＰＵ通信
コントローラであって、通信用ＣＰＵは共有メモリを介
してメインＣＰＵとデータの授受を管理する共有メモリ
管理部１４と、メインＣＰＵから受け取った前記データ
を一旦保持するためのデータバッファとバッファ管理部
及びシリアル通信の通信手順に準じてシリアル通信回線
にデータを受け渡す通信管理部とを有し、前記通信管理
部は、異なる通信手順のオーダリングデバイスに対して
も対応可能とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばデータエン
トリシステムなどのシリアル通信機能を備えた通信制御
コントローラに関するものである。

【０００２】

【従来の技術】既存のレストラン用データエントリシス
テムにおける通信コントローラの使用例を図６に示す。
図６において、オーダリングデバイス３３とは、例えば
無線ハンデイーターミナルからのオーダリングデータを
シリアル通信データに変換する無線転送ステーションや
オーダリングデータを印字するためのプリンタなどが含
まれる。

【０００３】また、ＰＯＳレジスタ３２はオーダリング
データに従ってレストラン会計をしたり、売り上げデー
タを保持するためのデバイスである。通信コントローラ
１は、オーダリングデバイスから入力されたオーダリン
グデータをシリアル通信ライン３４を介して受信した
り、オーダリングデバイスに対してシリアル通信ライン
３４を介してデータを送信したりする他、ＰＯＳレジス
タ２に対してシリアル通信ライン３５を介してオーダリ
ングデータを送信したり、通信コントローラに対する指
示をシリアルライン３５を介して受信したりする。さら
に、前記通信コントローラはシリアル通信の制御の他に
オーダリングデータの分析や加工などの作業も行ってお
り、シリアル通信の制御とオーダリングデータの分析や
加工などの作業をどちらも滞りなく実行するためにメイ
ンのＣＰＵとシリアル通信専用のＣＰＵとを設けるのが
一般的である。

【０００４】以下、図７に示す上記システムの具体的な
内部構成の例を説明する。図７において、メインＣＰＵ
４１はデータの分析や加工を行うものであり、シリアル
通信用ＣＰＵ４５はシリアル通信の制御を行なってい
る。従来、この２つのＣＰＵはデュアルポートＲＡＭな
どの共有メモリ４３で接続し、データの授受を行うよう
に構成されている。

【０００５】

【発明が解決しようとする課題】しかし、一般的にデュ
アルポートＲＡＭなどの共有メモリは高価であり、その
ため、その容量は、シリアル通信で一回に送受信される
データ量よりも少ない容量のものが多かった。

【０００６】そこで、送信するデータを共有メモリの容
量以下のサイズのブロックに分割し、前記分割した最初
のブロックを共有メモリを介して通信用ＣＰＵに引き渡
し、該引き渡したブロックの送信が終了するのを待って
次のブロックを通信ＣＰＵに引き渡すという方法を取ら
ざるを得ない。

【０００７】ところが、１つのブロックを送信し終わっ
た後で次に送信すべきブロックをメインＣＰＵが用意
し、これを共有メモリを介して通信用ＣＰＵに引き渡す
までの時間はメインＣＰＵの負荷状態によって変動して
しまう。上記のように、メインＣＰＵのデータ処理時間
が長くなってしまうと通信回線上のデータが途切れる事
になり、通信手順の種類によっては回線上にデータが無
い時間を検査するタイマの規定に収まらず、データリン
クが切断される事態が生じる等の通信手順上の制限など
の課題があった。

【０００８】また、通信回線が複数あり、同時に複数の
通信回線に対する送信要求が発生した場合は、１つの共
有メモリでは優先順位の高いデータ順に送信処理を行う
といった順次処理を行わざるを得ず、同時に複数の通信
回線にデータを送信できないといった課題もあった。

【０００９】本発明の目的は、従来の共有メモリを使用
したシリアル通信コントローラに於ける上記の如き問題
点に着目してなされたものであり、通信用ＣＰＵで動作
させる通信手順に制限を与えず、また複数の通信回線で
同時に送受信の実行が可能な通信コントローラを提供す
る事にある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明における第１の課題解決手段は、通信用ＣＰ
Ｕのメモリ領域に共有メモリから受け取ったデータを一
時的に保持するためのデータバッファと、このデータバ
ッファを管理するためのバッファ管理部と、シリアル通
信回路にデータを受け渡すための通信管理部とを設け、
前記バッファ管理部および通信管理部のソフトウェアに
よる処理により、シリアル通信回線上にデータが途絶え
る確率を低くするように構成にしたものである。

【００１１】また、第２の課題解決手段として、前記通
信管理部にデータ解析部、データフレーム作成部および
通信手順管理部を設け、万一、前記バッファ管理部から
のデータが途絶えた場合に前記データ解析部がそれを検
知し、前記データフレーム作成部にデータの入っていな
い空フレームを作成するように指示し、この空フレーム
を通信手順管理部に引き渡すことによって、シリアル通
信回線上のデータリンクの切断を防止するように構成し
たものである。

【００１２】さらに、第３の課題解決手段として、通信
用ＣＰＵのメモリ領域に形成した共有メモリ管理部は、
共有メモリを複数の領域に分割して管理し、各領域毎に
独立してメインＣＰＵとのデータ授受を行うサブ管理部
を前記分割した共有メモリに対応して複数設け、メイン
ＣＰＵ上で動作する複数のプロセスの通信データを非同
期に受信した時、前記サブ管理部はそれぞれ個別のデー
タバッファ管理部や通信管理部に引き渡し、複数の通信
回線上で同時に通信手順を実行できるように構成したも
のである。

【００１３】

【発明の実施の形態】以下、添付図面に基づいて本発明
の実施例を説明する。図１（Ａ）は本発明による通信コ
ントローラの内部構成を示すブロック図である。

【００１４】メインＣＰＵ上で動作するマルチプロセス
群１１は共有メモリ１２を介して通信用ＣＰＵ上の通信
制御ブロック１３とシリアル通信データの授受を行う。
前記通信制御ブロック１３は、基本的には共有メモリ管
理部１４とシリアル通信管理ブロック群１５とによって
構成されている。

【００１５】図１（Ｂ）は共有メモリと、通信用ＣＰＵ
に設けた共有メモリ管理部のさらに詳細な内部構造を示
したものである。共有メモリは、図１（Ａ）に示すメイ
ンＣＰＵ上で動作するマルチプロセスＡ、Ｂ、Ｃ・・・
にそれぞれ対応して共有メモリＡ、共有メモリＢ、共有
メモリＣ・・・に分割され、これら各共有メモリに対応
して通信用ＣＰＵ内の共有メモリ管理部は共有メモリ管
理部Ａ、共有メモリ管理部Ｂ、共有メモリ管理部Ｃ・・
・のように構成されている。

【００１６】図１（Ｃ）は図１（Ａ）におけるシリアル
通信Ａ管理ブロックの内部構造を示している。共有メモ
リＡサブ管理部は前記共有メモリＡに用意されたシリア
ル通信データをバッファ管理部Ａに受け渡し、該バッフ
ァ管理部Ａは受け取ったシリアルデータを一旦データバ
ッファＡに蓄える。

【００１７】さらに前記バッファ管理部Ａは前記データ
バッファＡに蓄えられた前記シリアル通信データを前記
データバッファＡから引き出し、通信管理部Ａに引き渡
す。該通信管理部Ａはデータ解析部Ａ、データフレーム
作成部Ａおよび通信手順管理部Ａによって構成されてお
り、シリアル通信回路Ａに引き渡すことのできる形に前
記シリアルデータを加工したり、通信手順に則る形にデ
ータフレームを作成したり、受け渡しのタイミングの調
停を行っている。

【００１８】図２に、メインＣＰＵで動作するプロセス
Ａのフローチャートを示す。プロセスＡはシリアル通信
回路Ａ１０に対するデータ送信要求が発生するとまず送
信データを共有メモリＡのサイズ以下に分割し（ステッ
プ２Ａ１）、共有メモリＡに書き込みを行った後、共有
メモリサブ管理部Ａに対してデータの書き込み通知を行
う（ステップ２Ａ３）。

【００１９】この後、前記共有メモリサブ管理部Ａから
の肯定応答を待ち（ステップ２Ａ４）、、さらに送信デ
ータがあれば初めの手順から繰り返す。次に、図３に通
信用ＣＰＵで動作するバッファ管理部Ａのフローチャー
トを示す。

【００２０】バッファ管理部Ａは通常共有メモリサブ管
理部Ａからの通知を待っている（ステップ２Ｂ１）。こ
の通知は、メインＣＰＵで動作するプロセスＡがデータ
の書き込み通知を行った事（ステップ２Ａ２）によって
発生するイベントである。この時に、前記共有メモリサ
ブ管理部Ａからの通知があると、次に共有メモリＡに用
意されたデータをデータバッファＡに格納し（ステップ
２Ｂ２）、送信条件が満たされたを判定し（ステップ２
Ｂ３）、満足しなければ共有メモリサブ管理部Ａに肯定
応答を発生して（ステップ２Ｂ４）初めの手順から繰り
返す。

【００２１】送信条件が満足されたかの判定は次の
(1)、(2)のどちらかの条件を満たしたかどうかで行う。 (１)通信すべき最終データブロックをデータバッファＡ
に格納した場合 (２)メインＣＰＵで動作するプロセスＡが１回に共有メ
モリＡに書き込むデータブロックをＤBとし、シリアル
回線にＤ_Bを送信するために必要な時間をＴとし、メイ
ンＣＰＵと通信用ＣＰＵが共有メモリを介してＤ_Bを授
受するために必要な最大時間をｔとし、共有メモリＡに
すでに蓄えられているデータブロック数をＮとすると、
Ｎ×Ｔ＞ｔを満足したとき。つまり、Ｎ＞ｔ／Ｔを満足
したとき。(１)、(２)のいずれかの条件が満足されたと
き、バッファ管理部Ａは通信管理部Ａとのハンドシェー
クプロセスを起動する。その後も共有メモリサブ管理か
らの通知を待ち続け（ステップ２Ｂ６）、データバッフ
ァＡに空きがある限り送信データを格納し続ける（ステ
ップ２Ｂ７）〜（ステップ２Ｂ１０）。

【００２２】最後に送信すべき最終データを受け取った
後は、通信管理部Ａとのハンドシェークが終了したこと
を確認してから（ステップ２Ｂ１１）共有メモリサブ管
理部Ａに肯定応答を発生し（ステップ２Ｂ１２）、初め
の手順に戻る。この様にすることによって通信管理部Ａ
に引き渡すデータが途絶えることがないようにする事が
でき、さらに最終データに関してのみ、そのデータが通
信管理部に引き渡されたことが確認されたあとにプロセ
スＡに肯定応答が返るため、その次に新たに発生した送
信データを共有メモリＡに書き込むタイミングをプロセ
スＡが意識しなくて良いようになっている。

【００２３】次に、バッファ管理部Ａによって起動され
（図２ステップ２Ｂ５）る、通信管理部Ａとのハンドシ
ェークプロセスのフローチャートを図４に示す。図に示
すように、データバッファＡにデータがある限りそのデ
ータを間断無く通信管理部Ａに引き渡す構成になってい
る。

【００２４】また、図５には、通信管理部Ａの中のデー
タフレーム作成部Ａのフローチャートを示す。データフ
レーム作成部Ａは、通信手順管理部Ａから次のデータフ
レームの要求があると（ステップ２Ｄ１）、データ解析
部Ａに有効データがあるかどうかを調べ（ステップ２Ｄ
２）、もし有効データが無ければ空のフレームを作成し
（ステップ２Ｄ３）、有効データがあれば通常のデータ
フレームを作成して（ステップ２Ｄ４）通信手順管理部
Ａにそのフレームを引き渡す（ステップ２Ｄ５）。

【００２５】こうする事によってデータバッファＡに送
信データが用意されていないタイミングが発生しても、
通信手順上は通信相手に空フレームを送出することによ
ってデータリンクを切断しないようにする事ができる。
以上の説明は主として通信回線Ａに付随するものであっ
たが、図１（Ａ）、図１（Ｂ）に示す通り、通信回線
Ｂ，通信回線Ｃ・・・に関しても全く同様の構成をとっ
ており、複数の通信回線上で非同期かつ並列的に全く異
なる通信手順を実行することができるようになってい
る。

【００２６】

【発明の効果】本発明は、上記のごとき構成にすること
により、まず第１の課題解決手段により、通信回線上の
データが途絶える時間の発生する確率が減少し、また、
第２の課題解決手段を併せて実施することにより、万一
通信回線上にデータが途絶えそうになったら、空のフレ
ームを送出してデータリンクを切断しないようにでき
る。

【００２７】また、第３の課題解決手段により、複数の
通信回線上で同時に通信手順を実行することができる。

【図面の簡単な説明】

【図１】（Ａ）はマルチプロトコル通信コントローラの
内部構成を示すブロック図であり、（Ｂ）は共有メモリ
と共有メモリ管理部の内部構成を示すブロック図であ
り、（Ｃ）はシリアル通信Ａ管理ブロックの内部構成を
示すブロック図である。

【図２】メインＣＰＵで動作するプロセスＡのフローチ
ャートである。

【図３】バッファ管理部Ａのフローチャートである。

【図４】通信管理部Ａとのハンドシェークプロセスのフ
ローチャートである。

【図５】データフレーム作成部Ａのフローチャートであ
る。

【図６】通信コントローラの使用例を示すブロック図で
ある。

【図７】従来の通信コントローラの内部構成を示すブロ
ック図である。

【符号の説明】

１０ シリアル通信回路Ａ １１ マルチプロセス群 １２ 共有メモリ １３ 通信制御ブロック １４ 共有メモリ管理部 １５ シリアル通信管理ブロック群

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森川 達也 千葉県千葉市美浜区中瀬１丁目８番地 セ イコー電子工業株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 オーダリングデバイスからのデータを管
   理するためのメインＣＰＵと、シリアル通信回路によっ
   て前記オーダリングデバイスを含む外部装置との間でデ
   ータ情報の送受信をするための通信用ＣＰＵとを備え、
   前記メインＣＰＵと前記通信ＣＰＵとは、それぞれのデ
   ータバスとアドレスバスに接続された共有メモリを介し
   てデータの授受を行うようにしたマルチＣＰＵ通信コン
   トローラにおいて、 前記通信用ＣＰＵは共有メモリを介してメインＣＰＵと
   データの授受を管理する共有メモリ管理部と、メインＣ
   ＰＵから受け取った前記データを一旦保持するためのデ
   ータバッファとバッファ管理部及びシリアル通信の通信
   手順に準じてシリアル通信回線にデータを受け渡す通信
   管理部とを有し、前記通信管理部は、異なる通信手順の
   オーダリングデバイスに対しても対応可能である事を特
   徴とするマルチプロトコル通信コントローラ。
2. 【請求項２】 前記通信管理部は、少なくともデータ解
   析部、データフレーム作成部、通信手順管理部を有し、
   前記バッファ管理部からのデータが途絶えた時、前記デ
   ータ解析部によってこれを検知し、次のデータを受ける
   までの間、前記データフレーム作成部によって空のデー
   タフレームを作成し、この空のデータフレームを通信手
   順管理部を介してシリアル通信回路に送出し、通信手順
   のデータリンクを切断しないようにしたことを特徴とす
   る請求項１記載のマルチプロトコル通信コントローラ。
3. 【請求項３】 前記共有メモリ管理部は、共有メモリを
   複数の領域に分割して管理し、前記共有メモリに対応
   し、各領域毎に独立して前記メインＣＰＵとデータの授
   受を行うサブ管理部を複数設け、メインＣＰＵ上で動作
   する複数のプロセスの通信データを非同期に受信した
   時、前記サブ管理部はそれぞれ独立のデータバッファ管
   理部や通信管理部に引き渡し、複数の通信回線上で同時
   に通信手順を実行する事ができるようにした事を特徴と
   する請求項１記載のマルチプロトコル通信コントロー
   ラ。