JPH0991969A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 性能を犠牲にすることなく、広範囲での動作
を可能にした半導体集積回路装置を提供する。量産化と
使い勝手をよくした半導体集積回路装置を提供する。 【解決手段】 電源電圧が高いときと低いときとの２通
りに合わせた回路特性を持つように回路を作り込んでお
き、上記電源電圧が高いときか低いときかを検出する電
圧検出回路の出力信号により電源電圧に応じた回路特性
に自動的に切り換えるようすることにより、比較的高い
電源電圧から低い電源電圧までの広範囲にわたって動作
する半導体集積回路装置を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えば、ＣＭＯＳ回路により構成されるＲ
ＡＭ（ランダム・アクセス・メモリ）に利用して有効な
技術に関するものである。

【０００２】

【従来の技術】半導体記憶装置において、入力回路の論
理しきい値電圧や動作速度は、電源電圧依存性が大き
く、同一チップで広範囲の電源電圧で動作させようとす
ると、極端に動作が遅くなったり、あるいはレベルマー
ジンが不足する等の不都合が生じる。このため、同じ回
路構成のものでも、５Ｖ系と３Ｖ系のように電源電圧が
異なるものでは、アルミニュウム配線を利用したマスタ
ースライス方式により一部の回路定数を変えて所望の回
路特性が得られるように調整する。

【０００３】

【発明が解決しようとする課題】従来の半導体集積回路
装置においては、上記動作電圧に対応した品種が異なる
製品を製造することが必要となり、そのための製造工程
及び製品管理が複雑になってしまう。また、使用する側
においても電源電圧を変えるようなシステムの変更がで
きなく、機能の拡張や更新での使い勝手が悪いという問
題がある。

【０００４】この発明の目的は、性能を犠牲にすること
なく、広範囲での動作を可能にした半導体集積回路装置
を提供することにある。この発明の他の目的は、量産化
と使い勝手をよくした半導体集積回路装置を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、電源電圧が高いときと低い
ときとの２通りに合わせた回路特性を持つように回路を
作り込んでおき、上記電源電圧が高いときか低いときか
を検出する電圧検出回路の出力信号により電源電圧に応
じた回路特性に自動的に切り換えるようする。

【０００６】上記した手段によれば、比較的高い電源電
圧から低い電源電圧までの広範囲にわたっての動作する
半導体集積回路装置を得ることができる。

【０００７】

【発明の実施の形態】図１には、この発明が適用された
スタティック型ＲＡＭの一実施例のブロック図が示され
ている。同図のスタティック型ＲＡＭは、公知のＣＭＯ
Ｓ集積回路の製造技術によって、単結晶シリコンのよう
な１個の半導体基板上において形成される。

【０００８】同図には、一対の相補データ線ＤＬ，／Ｄ
Ｌと１本のワード線ＷＬに対応した部分のブロック図が
代表として例示的に示されている。メモリセルＭＣは、
Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦ
ＥＴからなるＣＭＯＳインバータ回路を２個用い、その
入力と出力とを互いに交差接続されてなるラッチ回路か
ら構成される。上記ラッチ回路の一対の入出力ノード
は、ワード線ＷＬにゲートが接続されたＮチャンネル型
の伝送ゲートＭＯＳＦＥＴを介して一対の相補データ線
ＤＬ，／ＤＬにに接続される。同図において、／はロウ
レベルをアクティブレベルとする一般的な論理記号であ
るバーを意味している。

【０００９】上記ワード線ＷＬは、Ｘ系のアドレス信号
ＡＤＲを受けるＸアドレスバッファＸ−ＡＤＢ、Ｘデコ
ーダＸ−ＤＥＣ及びワードドライバＷＤを通して選択信
号が供給される。上記相補データ線ＤＬと／ＤＬは、Ｎ
チャンネル型ＭＯＳＦＥＴＱ６とＱ７からなるカラムス
イッチを介して共通データ線ＣＤ，／ＣＤに接続され
る。上記カラムスイッチとしてのＭＯＳＦＥＴＱ６とＱ
７のゲートには、前記同様にＹ系のアドレス信号ＡＤＲ
を受けるＹアドレスバッファＹ−ＡＤＢ、ＹデコーダＹ
−ＤＥＣ及びＹセレクト回路ＹＳを通して選択信号が供
給される。特に制限されないが、上記Ｙセレクト回路Ｙ
Ｓは、後述するような負荷ＭＯＳＦＥＴの制御信号ＹＷ
も形成する。

【００１０】上記共通データ線ＣＤ，／ＣＤには、書き
込み信号ＤＩＮを受ける入力バッファＤinＢＵＦとライ
トバッファＷＢを通して書き込み信号が供給される。上
記共通データ線ＣＤ，／ＣＤの読み出し信号は、センス
アンプＳＡに入力されて増幅される。このセンスアンプ
ＳＡの増幅信号は、出力バッファＤout ＢＵＦを通して
出力される。

【００１１】上記相補データ線ＤＬと／ＤＬには、書き
込み時の負荷手段として作用するＰチャンネル型ＭＯＳ
ＦＥＴＱ１とＱ２が設けられる。これらのＭＯＳＦＥＴ
Ｑ１とＱ２のゲートは、定常的に回路の接地電位に接続
されることにより、固定抵抗として動作する。これらの
ＭＯＳＦＥＴＱ１とＱ２は、その抵抗値が大きく設定さ
れる。これにより、書き込み時には相補データ線ＤＬと
／ＤＬの信号振幅が大きくされる。これにより、メモリ
セルＭＣの保持電圧を高速に逆転させるようにして、高
速書き込みを可能にしている。

【００１２】読み出し動作のときには相補データ線ＤＬ
と／ＤＬの信号振幅を小さくして、ワード線の切り換え
により前のメモリセルの読み出し信号に対して反転され
た信号を読み出すときの切り換えを高速にするために、
Ｐチャンネル型の負荷ＭＯＳＦＥＴＱ３とＱ４が設けら
れる。つまり、読み出し動作のときには、これらのＭＯ
ＳＦＥＴＱ３とＱ４が上記書き込み用の固定抵抗として
のＭＯＳＦＥＴＱ１とＱ２にそれぞれ並列接続させられ
て、相補データ線ＤＬと／ＤＬの負荷抵抗値を小さくす
る。このようにデータ線ＤＬと／ＤＬの負荷抵抗値が小
さくなると、メモリセルのオン状態にされたＮチャンネ
ル型ＭＯＳＦＥＴと、ワード線の選択によりオン状態に
される伝送ゲートＭＯＳＦＥＴとのコンダクタンス比が
小さくなって相補データ線ＤＬ又は／ＤＬのロウレベル
側の信号振幅を小さくする。

【００１３】上記ＭＯＳＦＥＴＱ３とＱ４は、上記Ｙセ
レクト回路ＹＳにより形成された信号ＹＷにより、書き
込み動作のときにのみオフ状態にされる。つまり、相補
データ線ＤＬと／ＤＬの負荷ＭＯＳＦＥＴの抵抗値を大
きくする必要があるのは、書き込み動作時であるので、
上記ＭＯＳＦＥＴＱ３とＱ４を書き込み動作のときで、
しかも選択された相補データ線ＤＬと／ＤＬに対応した
もののみをオフ状態にするものである。このようにする
ことにより、ランダムに書き込みと読み出しが交互に行
われるような場合、書き込みが行われない相補データ線
のライトリカバリを不要にして読み出し動作の高速化が
可能になる。

【００１４】相補データ線ＤＬと／ＤＬの間には、特に
制限されないが、ＭＯＳＦＥＴＱ５が設けられる。この
ＭＯＳＦＥＴＱ５のゲートには、例えば書き込み終了タ
イミングに発生させられる信号ＥＱが供給され、書き込
み時の相補データ線ＤＬと／ＤＬとを一時的に短絡する
というイコライズを行う。また、制御回路ＣＴＲＬＬＯ
ＧＩＣは、チップセレクト信号／ＣＳとライトイネーブ
ル信号／ＷＥを受けて、ＲＡＭの動作に必要な制御信号
ＷＣ、ＤＯＣ、及びＳＡＣ等をを形成する。

【００１５】ここで、上記例示的に示されたＷＣは、書
き込み制御信号であり上記入力バッファＤinＢＵＦを活
性化して書き込み信号の取り込みを行う。信号ＳＡＣ
は、センスアンプ動作タイミング信号であり、ＤＯＣは
上記出力バッファＤout ＢＵＦを活性化する出力制御信
号である。この他、上記のようなイコライズ信号ＥＱ、
ライトバッファＷＢを活性化させる書き込みパルス等も
上記制御回路ＣＴＲＬＬＯＧＩＣにより発生させられ
る。

【００１６】図２には、上記アドレスバッファ等のよう
な入力バッファの一実施例の回路図が示されている。同
図において、図面を見やすくするために、各回路素子に
付された回路記号が前記図１のものと一部重複している
が、それぞれは別個の回路機能を実現するものであると
理解されたい。このことは、他の図３ないし図５におい
ても同様である。

【００１７】入力バッファは、外部端子Ａｉから供給さ
れた外部信号と、内部の制御回路ＣＴＲＬ ＬＯＧＩＣ
により形成されたチップセレクト信号／ＣＳとを受ける
２入力のノア（ＮＯＲ）ゲート回路により構成される。
すなわち、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ２が直
列形態に接続され、Ｎチャンネル型ＭＯＳＦＥＴＱ３と
Ｑ４が並列形態に接続されてＣＭＯＳノアゲート回路が
構成される。上記Ｐチャンネル型ＭＯＳＦＥＴＱ２とＮ
チャンネル型ＭＯＳＦＥＴＱ３のゲートが共通接続され
て一方の入力である外部端子Ａｉに接続される。上記Ｐ
チャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳ
ＦＥＴＱ４のゲートが共通接続されて他方の入力信号で
あるチップセレクト信号／ＣＳが供給される。

【００１８】これらのＭＯＳＦＥＴＱ１〜Ｑ４からなる
ノアゲート回路の論理しきい値電圧は、特に制限されな
いが、電源電圧ＶＣＣが低い時に対応して設定される。
つまり、ＴＴＬレベルのような入力信号に対して、電源
電圧ＶＣＣが３Ｖ系にあるとき、そのほぼ中間電位の
１．４Ｖ程度になるようにＰチャンネル型ＭＯＳＦＥＴ
Ｑ１，Ｑ２のコンダクタンスと、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ３のコンダクタンスが設定される。

【００１９】しかしながら、電源電圧ＶＣＣが５Ｖ系に
高くされたとき、上記のままではそのしきい値電圧が約
２．５Ｖ付近までまで高くなってしまい、上記ＴＴＬハ
イレベルに対するレベルマージンがなくなって動作不能
になってしまう。そこで、上記ノアゲート回路の出力ノ
ードと回路の接地電位との間には、Ｎチャンネル型ＭＯ
ＳＦＥＴＱ５とＱ６とが直列形態に設けられる。かかる
直列回路を構成する一方のＭＯＳＦＥＴＱ６のゲートに
は上記入力端子Ａｉに接続される。上記直列回路を構成
する他方のＭＯＳＦＥＴＱ５のゲートには、電圧検出回
路ＶＤの検出信号ＶＣが供給される。電圧検出回路ＶＤ
は、特に制限されないが、電源電圧ＶＣＣが上記５Ｖ系
電圧になると検出信号ＶＣをハイレベルにし、上記３Ｖ
系電圧のように低いときには回路の接地電位のようなロ
ウレベルである。

【００２０】これにより、電源電圧ＶＣＣが上記３Ｖ系
電源のように低いときには、上記検出信号ＶＣがロウレ
ベルになり、ＭＯＳＦＥＴＱ５がオフ状態にされる。こ
のため、ＭＯＳＦＥＴＱ６は入力信号Ａｉのハイレベル
／ロウレベルによりオン状態／オフ状態になって論理し
きい値電圧には影響を及ぼさない。これに対して、電源
電圧ＶＣＣが上記５Ｖ系電源のように高くされると、上
記検出信号ＶＣがハイレベルにされる。この結果、上記
ノアゲート回路の出力ノードと回路の接地電位との間に
はＭＯＳＦＥＴＱ５とＱ６からなる直列回路が付加され
る。

【００２１】チップセレクト信号／ＣＳがハイレベルの
チップ選択状態のときには、上記直列ＭＯＳＦＥＴＱ５
とＱ６が付加されても、電源電圧ＶＣＣ側のＰチャンネ
ル型ＭＯＳＦＥＴＱ１がオフ状態であるので、これらに
影響されないで回路の接地電位のようなロウレベルを出
力する。

【００２２】チップセレクト信号／ＣＳがロウレベルの
ときには、外部端子Ａｉから供給される入力信号に応じ
て出力信号が変化される。このとき、論理しきい値電圧
は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ２の合成
コンダクタンスに対して、Ｎチャンネル側は、ＭＯＳＦ
ＥＴＱ３に対して直列ＭＯＳＦＥＴＱ５，Ｑ６が並列形
態に接続される。これにより、電源電圧ＶＣＣが上記３
Ｖ系のような低い電源電圧のときに比べて５Ｖ系のよう
に高くされると、それに応じてＮチャンネル側の合成コ
ンダクタンスが大きくなる。このため、電源電圧ＶＣＣ
が５Ｖ系のように高くなるにもかかわらず、論理しきい
値電圧はロウレベル側に偏倚させられて上記約１．４Ｖ
程度にされる。これにより、上記のようなＴＴＬレベル
の入力信号に対して所望のレベルマージンをもって動作
することができる。

【００２３】図３には、上記各種タイミング信号を形成
するときに用いられる遅延回路の一実施例の回路図が示
されている。この実施例では、反転遅延回路が２つ縦列
接続れて１つの遅延回路を構成するようにされる。同図
においては、上記２つの反転遅延回路が同じ構成である
ので、そのうち入力側の回路素子にのみ回路記号を付し
て説明し、出力側の回路は上記同様であるのでその説明
を省略する。

【００２４】Ｐチャンネル型ＭＯＳＦＥＴＱ１〜Ｑ３が
直列形態に接続される。Ｎチャンネル型ＭＯＳＦＥＴＱ
４〜Ｑ６も直列形態に接続される。これらのＰチャンネ
ル型ＭＯＳＦＥＴＱ１〜Ｑ３とＮチャンネル型ＭＯＳＦ
ＥＴＱ４〜Ｑ６のゲートが共通に接続されて入力端子ｉ
ｎとされる。上記Ｐチャンネル型ＭＯＳＦＥＴ及びＮチ
ャンネル型ＭＯＳＦＥＴは、そのゲート，ソース間の入
力電圧に対してコンダクタンスが非直線的に変化する。
このため、電源電圧ＶＣＣが５Ｖ系のように高いときに
は、ゲート，ソース間に大きな電圧が印加されるので、
そのコンダクタンスは大きくされるのに対して、電源電
圧ＶＣＣが３Ｖ系のように低くなると、上記非直線特性
により大幅にコンダクタンスが小さくなってしまう。こ
れにより、遅延時間が長くなってしまう。

【００２５】この実施例では、上記ＭＯＳＦＥＴＱ１〜
Ｑ６は上記のように電源電圧ＶＣＣが高いときに所望の
遅延時間を持つように素子サイズが設計されている。し
かし、このままでは電源電圧ＶＣＣが上記のように低く
されると、遅延時間が大きくなって動作タイミングが遅
くなり、結局のメモリアクセスが遅くなってしまう。そ
こで、上記電源電圧ＶＣＣの低下による遅延時間の増加
を補うべく次の回路が付加される。特に制限されない
が、上記直列Ｐチャンネル型ＭＯＳＦＥＴＱ１〜Ｑ３に
対して直列Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８が並
列に設けられる。上記直列ＭＯＳＦＥＴＱ７とＱ８のう
ち、一方のＭＯＳＦＥＴＱ７のゲートには上記電圧検出
信号ＶＣが供給される。また、他方のＭＯＳＦＥＴＱ８
のゲートは入力端子ｉｎに接続される。

【００２６】電源電圧ＶＣＣが上記３Ｖ系電源のように
低いときには、上記検出信号ＶＣがロウレベルになり、
ＭＯＳＦＥＴＱ７がオン状態にされる。このため、入力
端子ｉｎに供給される入力信号がロウレベルのときに
は、上記直列ＭＯＳＦＥＴＱ１〜Ｑ３に加えて、直列Ｍ
ＯＳＦＥＴＱ７とＱ８もオン状態になり出力信号を比較
的速くロウレベルからハイレベルに立ち上げる。これに
より、上記３Ｖ系電源での遅延時間が長くなるのを防止
することができる。

【００２７】この実施例のように２つの反転遅延回路に
より１つの遅延回路を構成する場合、上記のようにＰチ
ャンネル側にのみ、言い換えるならば、入力信号がハイ
レベルからロウレベルに変化したときにのみ遅延時間を
補償できるようにしているが、それを２つ組み合せるこ
とにより、入力端子ｉｎと出力端子ｏｕｔでみると信号
の立ち上がりと立ち下がりの両方での遅延時間の増加を
補償できるものである。この実施例では、上記のように
Ｐチャンネル型ＭＯＳＦＥＴ側に補償回路を設けている
が、Ｎチャンネル型ＭＯＳＦＥＴ側にも設けるようにし
てもよいことはいうまでもない。

【００２８】図４には、上記出力バッファの一実施例の
回路図が示されている。出力回路においては、電源電圧
ＶＣＣが５Ｖのように高いときにはゲート，ソース間に
大きな電圧が印加されることに応じて大きな電流を流す
ようにされる。これに対して、電源電圧ＶＣＣが３Ｖの
ように低くされると、それに応じてゲート，ソース間電
圧も小さくなり出力電流も小さくなってしまう。出力バ
ッファは、半導体集積回路装置の実装基板に形成される
比較的大きな寄生容量を持つプリント配線等や、それが
伝えられる半導体集積回路装置の入力容量を高速に駆動
することが必要であり、上記のような電源電圧ＶＣＣが
低くされることにより駆動電流が小さくなるとシステム
全体の動作速度も極端に遅くなってしまう。

【００２９】Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャ
ンネル型ＭＯＳＦＥＴＱ２によるＣＭＯＳ出力回路は、
電源電圧ＶＣＣが５Ｖ系の高いときに所望の駆動電流が
得られるように素子サイズが設計されている。制御回路
としてのゲート回路Ｇ１とＧ２は、出力ハイインピーダ
ンス状態を含むトライステート出力制御動作を行うため
に設けられる。つまり、出力制御信号／ｄｏｃがハイレ
ベル（論理“１”）のときには、オアゲート回路Ｇ１の
出力信号ａがハイレベルに、ノアゲート回路Ｇ２の出力
信号ｂがロウレベルになり、上記Ｐチャンネル型ＭＯＳ
ＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２を共にオ
フ状態にして、出力端子Ｄout をハイインピーダンス状
態にする。

【００３０】出力制御信号／ｄｏｃがロウレベル（論理
“０”）のときには、出力信号ｄｏに応じてオアゲート
回路Ｇ１の出力信号ａが決定され、出力信号／ｄｏに応
じてノアゲート回路Ｇ２の出力信号ｂが決定される。例
えば、上記信号ｄｏがハイレベルで上記信号／ｄｏがロ
ウレベルなら、出力信号ａが上記信号ｄｏのハイレベル
に応じてハイレベルにされてチャンネル型ＭＯＳＦＥＴ
Ｑ１がオフ状態になり、出力信号ｂが上記信号／ｄｏの
ロウレベルに応じてハイレベルにされてＮチャンネル型
ＭＯＳＦＥＴＱ２がオン状態になり、出力端子Ｄout を
ロウレベルにする。逆に、上記信号ｄｏがロウレベルで
上記信号／ｄｏがハイレベルなら、出力信号ａが上記信
号ｄｏのロウレベルに応じてロウレベルにされてチャン
ネル型ＭＯＳＦＥＴＱ１がオン状態になり、出力信号ｂ
が上記信号／ｄｏのハイレベルに応じてロウレベルにさ
れてＮチャンネル型ＭＯＳＦＥＴＱ２がオフ状態にな
り、出力端子Ｄout をハイレベルにする。

【００３１】上記のＭＯＳＦＥＴＱ１とＱ２は、上記の
ように電源電圧ＶＣＣが５Ｖのような高いときに所望の
出力電流を流すように設計されているために、電源電圧
ＶＣＣが３Ｖ系のように低くされると、出力電流が大幅
に小さくなっしまう。このような低い電源電圧ＶＣＣの
ときにも所望の出力電流を得るように、Ｐチャンネル型
ＭＯＳＦＥＴＱ３とＮチャンネル型ＭＯＳＦＥＴＱ４か
らなる出力回路が設けられる。これらのＭＯＳＦＥＴＱ
３とＱ４を、上記のように電源電圧ＶＣＣが低くされた
ときにのみ有効に動作させるようにするために、次のよ
うな回路素子も合わせて付加される。

【００３２】上記Ｐチャンネル型ＭＯＳＦＥＴＱ３のゲ
ートには、並列形態にされたＮチャンネル型ＭＯＳＦＥ
ＴＱ５とＰチャンネル型ＭＯＳＦＥＴＱ６からなるＣＭ
ＯＳスイッチ回路を通して上記オアゲート回路Ｇ１の出
力信号ａが伝えられる。同様に、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ４のゲートには、並列形態にされたＮチャンネ
ル型ＭＯＳＦＥＴＱ８とＰチャンネル型ＭＯＳＦＥＴＱ
９からなるＣＭＯＳスイッチ回路を通して上記ノアゲー
ト回路Ｇ２の出力信号ｂが伝えられる。上記２つのＣＭ
ＯＳスイッチを構成するＮチャンネル型ＭＯＳＦＥＴＱ
５とＱ８のゲートには、上記検出信号ＶＣを受けるイン
バータ回路ＩＮの出力信号が伝えられる。上記２つのＣ
ＭＯＳスイッチを構成するＰチャンネル型ＭＯＳＦＥＴ
Ｑ６とＱ９のゲートには、上記検出信号ＶＣが供給され
る。

【００３３】上記検出信号ＶＣのハイレベルにより、上
記２つのＣＭＯＳスイッチが共にオフ状態にされると
き、上記出力ＭＯＳＦＥＴＱ３とＱ４のゲートがフロー
ティングになって不所望な動作を行うことを防止するた
めに、出力ＭＯＳＦＥＴＱ３のゲートと電源電圧ＶＣＣ
との間にはＰチャンネル型のスイッチＭＯＳＦＥＴＱ７
が設けられ、出力ＭＯＳＦＥＴＱ４のゲートと回路の接
地電位との間にはＮチャンネル型のスイッチＭＯＳＦＥ
ＴＱ１０が設けられる。上記Ｐチャンネル型のスイッチ
ＭＯＳＦＥＴＱ７のゲートには、上記インバータ回路Ｉ
Ｎの出力信号が供給され、上記Ｎチャンネル型のスイッ
チＭＯＳＦＥＴＱ１０のゲートには、上記検出信号ＶＣ
が供給される。これにより、電源電圧ＶＣＣが５Ｖ系の
比較的高いときには、検出信号ＶＣのハイレベルにより
Ｎチャンネル型のスイッチＭＯＳＦＥＴＱ１０がオン状
態になり、出力ＭＯＳＦＥＴＱ４をオフ状態に維持し、
インバータ回路ＩＮの出力信号のロウレベルによりＰチ
ャンネル型のスイッチＭＯＳＦＥＴＱ７がオン状態にな
り、出力ＭＯＳＦＥＴＱ３をオフ状態に維持する。

【００３４】そして、電源電圧ＶＣＣが３Ｖ系の比較的
低いときには、検出信号ＶＣのロウレベルにより２つの
ＣＭＯＳスイッチがオン状態になり、上記出力ＭＯＳＦ
ＥＴＱ３のゲートには上記オアゲート回路Ｇ１の出力信
号ａが伝えられ、上記出力ＭＯＳＦＥＴＱ４のゲートに
はノアゲート回路Ｇ２の出力信号ｂが伝えられる。これ
により、電源電圧ＶＣＣが３Ｖ系の比較的低いときは、
出力ＭＯＳＦＥＴＱ１とＱ３が同時に動作して所望の出
力電流を形成し、出力ＭＯＳＦＥＴＱ２とＱ４が同時に
動作して所望の出力電流を形成するものとなる。

【００３５】図５には、上記電圧検出回路の一実施例の
回路図が示されている。この実施例では、電圧検出回路
での消費電流を低減させるために、キャパシタＣ１とＣ
２により電源電圧ＶＣＣが分圧させられる。この分圧電
圧は、ＭＯＳＦＥＴＱ１のゲートに供給される。ＭＯＳ
ＦＥＴＱ１のソースは回路の接地電位に接続されること
により、上記電圧電圧はＭＯＳＦＥＴＱ１のゲート，ソ
ース間に印加される。上記ＭＯＳＦＥＴＱ１のドレイン
と電源電圧ＶＣＣの間には、高抵抗Ｒ１が設けられる。
上記キャパシタＣ１とＣ２は、特に制限されないが、Ｍ
ＯＳＦＥＴのゲート容量が利用される。かかるキャパシ
タＣ１とＣ２を構成するＭＯＳＦＥＴのチャンネル幅の
比を適当に設定し、電源電圧ＶＣＣが上記３Ｖ系の電圧
に低下したときの分圧電圧がＭＯＳＦＥＴＱ１のしきい
値電圧以下になるようされる。

【００３６】これにより、電源電圧ＶＣＣが５Ｖ系のよ
うに高い電圧のときには、ＭＯＳＦＥＴＱ１がオン状態
になり、ロウレベルの出力信号を形成する。逆に、電源
電圧ＶＣＣが３Ｖ系のように低い電圧のときには、ＭＯ
ＳＦＥＴＱ１がオフ状態になり、高抵抗Ｒ１を介して電
源電圧ＶＣＣのようなハイレベルの出力信号が形成され
る。上記ＭＯＳＦＥＴＱ１のドレインから出力れるハイ
レベルとロウレベルは、ＣＭＯＳインバータ回路ＩＮに
より判定されて上記検出信号ＶＣが形成される。この実
施例では、上記ＭＯＳＦＥＴＱ１がオン状態のときに
は、抵抗Ｒ１が大きな抵抗値にされているために、ＭＯ
ＳＦＥＴＱ１とＲ１を流れる電流は小さくされる。そし
て、上記電源電圧ＶＣＣに対応した分圧電圧は、キャパ
シタによる分圧回路を利用しているために直流電流が流
れることはなく、上記ＭＯＳＦＥＴＱ１とＲ１を流れる
電流は小さくされることとにより、消費電流が極めて小
さな電圧検出回路を得ることができる。

【００３７】上記電圧検出回路は、特に制限されない
が、半導体集積回路装置に１つだけ設けられ、その出力
信号が半導体集積回路装置の上記のような入力バッフ
ァ、遅延回路及び出力バッファ等のような必要な各回路
に伝えられる。この場合、１つ電圧検出回路では負荷が
大きくなりすぎるなら、各回路ブロック毎に上記の検出
信号を増幅するバッファ回路を設けるようにしてもよ
い。

【００３８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 電源電圧が高いときと低いときとの２通りに合
わせた回路特性を持つように回路を作り込んでおき、上
記電源電圧が高いときか低いときかを検出する電圧検出
回路の出力信号により電源電圧に応じた回路特性に自動
的に切り換えるようすることにより、比較的高い電源電
圧から低い電源電圧までの広範囲にわたっての動作する
半導体集積回路装置を得ることができるという効果が得
られる。

【００３９】（２） 上記（１）により、同じ回路機能
を持つものにおいて電源電圧に応じた品種展開を行うこ
とがなくなるために、半導体集積回路装置の量産性を高
めることができるとともに、その製品管理の簡素化を図
ることができるという効果が得られる。

【００４０】（３） 上記（１）により、半導体集積回
路装置のユーザーにおいては、電源電圧を５Ｖ系と３Ｖ
系の相互に切り換え可能になるために、システム拡張や
変更等において使い勝手を良くすることができるという
効果が得られる。

【００４１】（４） 上記電源電圧が高いときと低いと
きとの２通りに合わせた回路特性を持つようにされた回
路として、一方の電源電圧のときに対応された第１の回
路特性に設定された第１の回路と、他方の電源電圧のと
きに上記電圧検出回路の出力信号によりオン状態にされ
るスイッチを介して上記第１の回路に接続された第２の
回路とを形成しておき、上記他方の電源電圧に対応され
た第２の回路特性を上記第１の回路と第２の回路との合
成特性により実現させることにより回路の有効利用を図
ることができるという効果が得られる。

【００４２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、高電
圧用と低電圧用の２通りの回路を形成しておいて、電圧
検出信号によりいずれかを活性化させるようにするもの
であってもよい。半導体集積回路装置は、前記のような
ＣＭＯＳスタティック型ＲＡＭの他に、各種半導体集積
回路装置に広く適用できる。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電源電圧が高いときと低い
ときとの２通りに合わせた回路特性を持つように回路を
作り込んでおき、上記電源電圧が高いときか低いときか
を検出する電圧検出回路の出力信号により電源電圧に応
じた回路特性に自動的に切り換えるようすることによ
り、比較的高い電源電圧から低い電源電圧までの広範囲
にわたっての動作する半導体集積回路装置を得ることが
できる。

【００４４】上記により、同じ回路機能を持つものにお
いて電源電圧に応じた品種展開を行うことがなくなるた
めに、半導体集積回路装置の量産性を高めることができ
るとともに、その製品管理の簡素化を図ることができ
る。

【００４５】上記により、半導体集積回路装置のユーザ
ーにおいては、電源電圧を５Ｖ系と３Ｖ系の相互に切り
換え可能になるために、システム拡張や変更等において
使い勝手を良くすることができる。

【００４６】上記電源電圧が高いときと低いときとの２
通りに合わせた回路特性を持つようにされた回路とし
て、一方の電源電圧のときに対応された第１の回路特性
に設定された第１の回路と、他方の電源電圧のときに上
記電圧検出回路の出力信号によりオン状態にされるスイ
ッチを介して上記第１の回路に接続された第２の回路と
を形成しておき、上記他方の電源電圧に対応された第２
の回路特性を上記第１の回路と第２の回路との合成特性
により実現させることにより回路の有効利用を図ること
ができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のアドレスバッファ等のような入力バッフ
ァの一実施例を示す回路図である。

【図３】各種タイミング信号を形成するときに用いられ
る遅延回路の一実施例を示す回路図である。

【図４】図１の出力バッファの一実施例を示す回路図で
ある。

【図５】図１の電圧検出回路の一実施例を示す回路図で
ある。

【符号の説明】

ＭＣ…メモリセル、Ｘ−ＡＤＢ，Ｙ−ＡＤＢ…アドレス
バッファ、Ｘ−ＤＥＣ…Ｘデコーダ、Ｙ−ＤＥＣ…Ｙデ
コーダ、ＷＤ…ワードドライバ、ＹＳ…Ｙセレクト回
路、ＳＡ…センスアンプ、Ｄin−ＢＵＦ…入力バッフ
ァ、Ｄout −ＢＵＦ…出力バッファ、ＷＢ…ライトバッ
ファ、ＣＴＲＬ ＬＯＧＩＣ…制御回路、ＤＬ，／ＤＬ
…相補データ線、ＣＤ，／ＣＤ…共通相補データ線、Ｖ
Ｄ…電圧検出回路、Ｑ１〜Ｑ１０…ＭＯＳＦＥＴ、Ｒ１
…高抵抗、Ｃ１，Ｃ２…キャパシタ、Ｇ１，Ｇ２…ゲー
ト回路、ＩＮ…インバータ回路。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 Ｈ０３Ｋ 19/094 Ｂ Ｈ０３Ｋ 19/0175 19/0948 (72)発明者 荻原 到 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 中村 英明 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電源電圧が高いときと低いときとの２通
   りに合わせた回路特性を持つようにされた回路と、上記
   電源電圧が高いときか低いときかを検出する電圧検出回
   路とを備え、上記電圧検出回路の出力信号により電源電
   圧に応じて回路特性に切り換えるようにしてなることを
   特徴とする半導体集積回路装置。
2. 【請求項２】 上記電源電圧が高いときと低いときとの
   ２通りに合わせた回路特性を持つようにされた回路は、
   一方の電源電圧のときに対応された第１の回路特性に設
   定された第１の回路と、他方の電源電圧のときに上記電
   圧検出回路の出力信号によりオン状態にされるスイッチ
   を介して上記第１の回路に接続された第２の回路とを備
   え、上記他方の電源電圧に対応された第２の回路特性
   は、上記第１の回路と第２の回路との合成特性により実
   現されることを特徴とする請求項１の半導体集積回路装
   置。
3. 【請求項３】 上記２通りの回路特性は、入力回路の論
   理しきい値電圧と、遅延回路の遅延時間と、出力回路の
   出力電流特性とを含むものであることを特徴とする請求
   項１又は請求項２の半導体集積回路装置。