JPH0992843A - 半導体センサの製造方法 - Google Patents
半導体センサの製造方法Info
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- JPH0992843A JPH0992843A JP24458895A JP24458895A JPH0992843A JP H0992843 A JPH0992843 A JP H0992843A JP 24458895 A JP24458895 A JP 24458895A JP 24458895 A JP24458895 A JP 24458895A JP H0992843 A JPH0992843 A JP H0992843A
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Abstract
(57)【要約】
【課題】ウェハにおけるリーク電流の発生していないセ
ンサチップ形成領域のみを電気化学ストップエッチング
する。 【解決手段】センサチップ形成領域毎のＮ型エピタキシ
ャル層４に対し、それぞれ、ＭＯＳトランジスタ３６を
接続し、電気化学ストップエッチングに先立ち、トラン
ジスタ３６をオンした状態で全てのＮ型エピタキシャル
層４とＰ型シリコン基板３との間に電圧を印加しその時
に流れ電流を測定し、特定のセンサチップ形成領域のト
ランジスタ３６をオフするとともに他のセンサチップ形
成領域のトランジスタ３６をオンした状態にて当該セン
サチップ形成領域のエピタキシャル層４と基板３との間
に電圧を印加しその時に流れる電流を測定し、許容範囲
を越える電流の低下が有ればそのセンサチップ形成領域
におけるＳｉＣｒ薄膜抵抗２２を溶断する。
ンサチップ形成領域のみを電気化学ストップエッチング
する。 【解決手段】センサチップ形成領域毎のＮ型エピタキシ
ャル層４に対し、それぞれ、ＭＯＳトランジスタ３６を
接続し、電気化学ストップエッチングに先立ち、トラン
ジスタ３６をオンした状態で全てのＮ型エピタキシャル
層４とＰ型シリコン基板３との間に電圧を印加しその時
に流れ電流を測定し、特定のセンサチップ形成領域のト
ランジスタ３６をオフするとともに他のセンサチップ形
成領域のトランジスタ３６をオンした状態にて当該セン
サチップ形成領域のエピタキシャル層４と基板３との間
に電圧を印加しその時に流れる電流を測定し、許容範囲
を越える電流の低下が有ればそのセンサチップ形成領域
におけるＳｉＣｒ薄膜抵抗２２を溶断する。
Description
【０００１】
【発明の属する技術分野】この発明は、ダイヤフラム式
半導体圧力センサ等の薄肉部を有する半導体センサの製
造方法に関するものである。
半導体圧力センサ等の薄肉部を有する半導体センサの製
造方法に関するものである。
【０００２】
【従来の技術】半導体加速度センサの薄肉部を作製する
工程として電気化学ストップエッチングが用いられてい
る。これはＰＮ接合に逆電圧を印加してエッチングを停
止させ、精度よくエッチングを行うものである。しか
し、リーク電流があるウェハはエッチングを停止させる
ことができないという問題が生じてくる。このため、特
開平３−２０９７７８号公報に開示されているように、
多数のセンサチップ形成領域を有するシリコンウェハに
対しエッチング前に電圧印加に伴う電流の測定を行い、
電流値が所定の値よりも小さいとリーク電流の発生が無
いとして当該ウェハのみエッチングを行うようにしてい
る。
工程として電気化学ストップエッチングが用いられてい
る。これはＰＮ接合に逆電圧を印加してエッチングを停
止させ、精度よくエッチングを行うものである。しか
し、リーク電流があるウェハはエッチングを停止させる
ことができないという問題が生じてくる。このため、特
開平３−２０９７７８号公報に開示されているように、
多数のセンサチップ形成領域を有するシリコンウェハに
対しエッチング前に電圧印加に伴う電流の測定を行い、
電流値が所定の値よりも小さいとリーク電流の発生が無
いとして当該ウェハのみエッチングを行うようにしてい
る。
【０００３】
【発明が解決しようとする課題】しかし、１つのセンサ
チップ形成領域においてリーク電流があると、ウェハ全
体の加工ができなくなってしまう。
チップ形成領域においてリーク電流があると、ウェハ全
体の加工ができなくなってしまう。
【０００４】そこで、この発明の目的は、複数のセンサ
チップ形成領域を有するウェハにおけるリーク電流の発
生していないセンサチップ形成領域のみを電気化学スト
ップエッチングすることができる半導体センサの製造方
法を提供することにある。
チップ形成領域を有するウェハにおけるリーク電流の発
生していないセンサチップ形成領域のみを電気化学スト
ップエッチングすることができる半導体センサの製造方
法を提供することにある。
【０００５】
【課題を解決するための手段】請求項１に記載の発明
は、Ｐ型シリコン基板上にセンサチップ形成領域毎のＮ
型シリコン層が形成されたシリコンウェハを、エッチン
グ液に浸漬するとともに、浸漬した電極と前記各Ｎ型シ
リコン層との間の電圧印加により前記Ｐ型シリコン基板
のエッチングを行いＰＮ接合部にて当該エッチングを停
止して薄肉部を形成する電気化学ストップエッチング工
程を含む半導体センサの製造方法であって、前記センサ
チップ形成領域毎のＮ型シリコン層に対し、それぞれ、
スイッチング素子を接続し、前記電気化学ストップエッ
チングに先立ち、前記各スイッチング素子をオンした状
態で全てのＮ型シリコン層とＰ型シリコン基板との間に
電圧を印加しその時に流れる電流を測定し、さらに、特
定のセンサチップ形成領域のスイッチング素子をオフす
るとともに他のセンサチップ形成領域のスイッチング素
子をオンした状態にて当該センサチップ形成領域のＮ型
シリコン層とＰ型シリコン基板との間に電圧を印加しそ
の時に流れる電流を測定し、許容範囲を越える電流の低
下が有ればリークがあったとしてオフにしたセンサチッ
プ形成領域における電気化学ストップエッチングの際の
電圧印加ラインを遮断するようにした半導体センサの製
造方法をその要旨とする。
は、Ｐ型シリコン基板上にセンサチップ形成領域毎のＮ
型シリコン層が形成されたシリコンウェハを、エッチン
グ液に浸漬するとともに、浸漬した電極と前記各Ｎ型シ
リコン層との間の電圧印加により前記Ｐ型シリコン基板
のエッチングを行いＰＮ接合部にて当該エッチングを停
止して薄肉部を形成する電気化学ストップエッチング工
程を含む半導体センサの製造方法であって、前記センサ
チップ形成領域毎のＮ型シリコン層に対し、それぞれ、
スイッチング素子を接続し、前記電気化学ストップエッ
チングに先立ち、前記各スイッチング素子をオンした状
態で全てのＮ型シリコン層とＰ型シリコン基板との間に
電圧を印加しその時に流れる電流を測定し、さらに、特
定のセンサチップ形成領域のスイッチング素子をオフす
るとともに他のセンサチップ形成領域のスイッチング素
子をオンした状態にて当該センサチップ形成領域のＮ型
シリコン層とＰ型シリコン基板との間に電圧を印加しそ
の時に流れる電流を測定し、許容範囲を越える電流の低
下が有ればリークがあったとしてオフにしたセンサチッ
プ形成領域における電気化学ストップエッチングの際の
電圧印加ラインを遮断するようにした半導体センサの製
造方法をその要旨とする。
【０００６】請求項２に記載の発明は、請求項１に記載
の発明における前記スイッチング素子は、前記センサチ
ップ毎に形成されたノーマリオンのスイッチング素子で
ある半導体センサの製造方法をその要旨とする。
の発明における前記スイッチング素子は、前記センサチ
ップ毎に形成されたノーマリオンのスイッチング素子で
ある半導体センサの製造方法をその要旨とする。
【０００７】請求項３に記載の発明は、請求項１に記載
の発明における前記電圧印加ラインの遮断は、ヒューズ
の溶断にて行うものである半導体センサの製造方法をそ
の要旨とする。 （作用）請求項１に記載の発明によれば、センサチップ
形成領域毎のＮ型シリコン層に対し、それぞれ、スイッ
チング素子を接続する。そして、電気化学ストップエッ
チングに先立ち、各スイッチング素子をオンした状態で
全てのＮ型シリコン層とＰ型シリコン基板との間に電圧
を印加しその時に流れる電流を測定する。さらに、特定
のセンサチップ形成領域のスイッチング素子をオフする
とともに他のセンサチップ形成領域のスイッチング素子
をオンした状態にて当該センサチップ形成領域のＮ型シ
リコン層とＰ型シリコン基板との間に電圧を印加しその
時に流れる電流を測定する。そして、許容範囲を越える
電流の低下が有ればリークがあったとしてオフにしたセ
ンサチップ形成領域における電気化学ストップエッチン
グの際の電圧印加ラインを遮断する。
の発明における前記電圧印加ラインの遮断は、ヒューズ
の溶断にて行うものである半導体センサの製造方法をそ
の要旨とする。 （作用）請求項１に記載の発明によれば、センサチップ
形成領域毎のＮ型シリコン層に対し、それぞれ、スイッ
チング素子を接続する。そして、電気化学ストップエッ
チングに先立ち、各スイッチング素子をオンした状態で
全てのＮ型シリコン層とＰ型シリコン基板との間に電圧
を印加しその時に流れる電流を測定する。さらに、特定
のセンサチップ形成領域のスイッチング素子をオフする
とともに他のセンサチップ形成領域のスイッチング素子
をオンした状態にて当該センサチップ形成領域のＮ型シ
リコン層とＰ型シリコン基板との間に電圧を印加しその
時に流れる電流を測定する。そして、許容範囲を越える
電流の低下が有ればリークがあったとしてオフにしたセ
ンサチップ形成領域における電気化学ストップエッチン
グの際の電圧印加ラインを遮断する。
【０００８】この後、シリコンウェハをエッチング液に
浸漬するとともに、浸漬した電極とＮ型シリコン層との
間の電圧印加によりＰ型シリコン基板のエッチングを行
いＰＮ接合部にて当該エッチングを停止して薄肉部を形
成する。このとき、リークがあったセンサチップ形成領
域においては、電圧印加ラインから分離されているの
で、当該センサチップ形成領域においては電気化学スト
ップエッチングが行われない。つまり、リーク電流の発
生しているセンサチップ形成領域を電気特性検査により
特定し、当該センサチップ形成領域の電圧印加ラインを
遮断して、リーク電流の発生していないセンサチップ形
成領域のみを電気化学ストップエッチングする。
浸漬するとともに、浸漬した電極とＮ型シリコン層との
間の電圧印加によりＰ型シリコン基板のエッチングを行
いＰＮ接合部にて当該エッチングを停止して薄肉部を形
成する。このとき、リークがあったセンサチップ形成領
域においては、電圧印加ラインから分離されているの
で、当該センサチップ形成領域においては電気化学スト
ップエッチングが行われない。つまり、リーク電流の発
生しているセンサチップ形成領域を電気特性検査により
特定し、当該センサチップ形成領域の電圧印加ラインを
遮断して、リーク電流の発生していないセンサチップ形
成領域のみを電気化学ストップエッチングする。
【０００９】このようにして、リーク電流が有った場合
にも、ウェハそのものの電気化学ストップエッチングを
止めるのではなく、リーク電流が無いセンサチップ形成
領域に対して電気化学ストップエッチングが行われる。
請求項２に記載の発明によれば、請求項１に記載の発明
の作用に加え、ノーマリオンのスイッチング素子を用い
ることにより、各スイッチング素子を全てオン状態する
ことが容易に行われる。
にも、ウェハそのものの電気化学ストップエッチングを
止めるのではなく、リーク電流が無いセンサチップ形成
領域に対して電気化学ストップエッチングが行われる。
請求項２に記載の発明によれば、請求項１に記載の発明
の作用に加え、ノーマリオンのスイッチング素子を用い
ることにより、各スイッチング素子を全てオン状態する
ことが容易に行われる。
【００１０】請求項３に記載の発明によれば、請求項１
に記載の発明の作用に加え、電圧印加ラインの遮断は、
ヒューズの溶断にて容易に行われる。
に記載の発明の作用に加え、電圧印加ラインの遮断は、
ヒューズの溶断にて容易に行われる。
【００１１】
【発明の実施の形態】以下、この発明を半導体圧力セン
サに具体化した実施の形態を図面に従って説明する。
サに具体化した実施の形態を図面に従って説明する。
【００１２】本センサの製造方法を、図１〜図７に基づ
いて説明する。図１には電気化学ストップエッチングを
行う前のシリコンウェハ１の平面図を示す。シリコンウ
ェハ１には多数のセンサチップ形成領域２が形成されて
いる。
いて説明する。図１には電気化学ストップエッチングを
行う前のシリコンウェハ１の平面図を示す。シリコンウ
ェハ１には多数のセンサチップ形成領域２が形成されて
いる。
【００１３】図２にはシリコンウェハ１におけるセンサ
チップ形成領域２を拡大した平面図を示す。図３には図
２のＡ−Ａ断面を示す。図３に示すように、Ｐ型シリコ
ン基板３上にＮ型シリコン層としてのＮ型エピタキシャ
ル層４が形成されている。そして、各センサチップ形成
領域２は、Ｎ型エピタキシャル層４の表面からＰ型シリ
コン基板３に達するように形成されたＰ型領域（図示
略）により互いに絶縁分離されている。又、図２に示す
ように、各センサチップ形成領域２においてその中央部
にはダイヤフラム形成領域５が形成されるとともに、そ
の周辺部に周辺回路領域（図示略）が形成されている。
ダイヤフラム形成領域５におけるＮ型エピタキシャル層
４の表層部には４つのＰ型不純物拡散領域（ピエゾ抵抗
層）６，７，８，９が形成され、これら４つのＰ型不純
物拡散領域（ピエゾ抵抗層）６，７，８，９にてフルブ
リッジ回路が構成されている。
チップ形成領域２を拡大した平面図を示す。図３には図
２のＡ−Ａ断面を示す。図３に示すように、Ｐ型シリコ
ン基板３上にＮ型シリコン層としてのＮ型エピタキシャ
ル層４が形成されている。そして、各センサチップ形成
領域２は、Ｎ型エピタキシャル層４の表面からＰ型シリ
コン基板３に達するように形成されたＰ型領域（図示
略）により互いに絶縁分離されている。又、図２に示す
ように、各センサチップ形成領域２においてその中央部
にはダイヤフラム形成領域５が形成されるとともに、そ
の周辺部に周辺回路領域（図示略）が形成されている。
ダイヤフラム形成領域５におけるＮ型エピタキシャル層
４の表層部には４つのＰ型不純物拡散領域（ピエゾ抵抗
層）６，７，８，９が形成され、これら４つのＰ型不純
物拡散領域（ピエゾ抵抗層）６，７，８，９にてフルブ
リッジ回路が構成されている。
【００１４】図３に示すように、ダイヤフラム形成領域
５におけるＮ型エピタキシャル層４には電圧印加用Ｎ型
不純物拡散領域１０が形成されている。又、ダイヤフラ
ム形成領域５の周辺におけるＮ型エピタキシャル層４に
はＰ型領域１１が形成されている。そして、図示されな
い周辺回路は、このＰ型領域１１内に形成されるもので
ある。周辺回路形成領域にはスイッチング素子としての
ディプレッションタイプのＰチャネルＭＯＳトランジス
タ３６が形成されている。より詳しくは、Ｎ型エピタキ
シャル層４にソース領域（Ｐ型不純物拡散領域）１２と
ドレイン領域（Ｐ型不純物拡散領域）１３とが形成さ
れ、ゲート絶縁膜としてのシリコン酸化膜１４を介して
ゲート電極１５が配置されている。
５におけるＮ型エピタキシャル層４には電圧印加用Ｎ型
不純物拡散領域１０が形成されている。又、ダイヤフラ
ム形成領域５の周辺におけるＮ型エピタキシャル層４に
はＰ型領域１１が形成されている。そして、図示されな
い周辺回路は、このＰ型領域１１内に形成されるもので
ある。周辺回路形成領域にはスイッチング素子としての
ディプレッションタイプのＰチャネルＭＯＳトランジス
タ３６が形成されている。より詳しくは、Ｎ型エピタキ
シャル層４にソース領域（Ｐ型不純物拡散領域）１２と
ドレイン領域（Ｐ型不純物拡散領域）１３とが形成さ
れ、ゲート絶縁膜としてのシリコン酸化膜１４を介して
ゲート電極１５が配置されている。
【００１５】又、Ｐ型領域１１における表層部には電圧
印加用Ｐ型不純物拡散領域１６が形成されている。Ｎ型
エピタキシャル層４の表面はシリコン酸化膜１７にて覆
われ、電圧印加用Ｎ型不純物拡散領域１０へのコンタク
ト用開口部１８、電圧印加用Ｐ型不純物拡散領域１６へ
のコンタクト用開口部１９、ソース領域１２へのコンタ
クト用開口部２０、ドレイン領域１３へのコンタクト用
開口部２１が形成されている。又、シリコン酸化膜１７
の上にはヒューズとしてのＳｉＣｒ薄膜抵抗２２が形成
されている。ＳｉＣｒ薄膜抵抗２２は帯状をなしてお
り、シリコン酸化膜２３にて覆われている。ＳｉＣｒ薄
膜抵抗２２の一端はコンタクト用開口部２４が、他端は
コンタクト用開口部２５が形成されている。
印加用Ｐ型不純物拡散領域１６が形成されている。Ｎ型
エピタキシャル層４の表面はシリコン酸化膜１７にて覆
われ、電圧印加用Ｎ型不純物拡散領域１０へのコンタク
ト用開口部１８、電圧印加用Ｐ型不純物拡散領域１６へ
のコンタクト用開口部１９、ソース領域１２へのコンタ
クト用開口部２０、ドレイン領域１３へのコンタクト用
開口部２１が形成されている。又、シリコン酸化膜１７
の上にはヒューズとしてのＳｉＣｒ薄膜抵抗２２が形成
されている。ＳｉＣｒ薄膜抵抗２２は帯状をなしてお
り、シリコン酸化膜２３にて覆われている。ＳｉＣｒ薄
膜抵抗２２の一端はコンタクト用開口部２４が、他端は
コンタクト用開口部２５が形成されている。
【００１６】図１，２に示すように、各センサチップ領
域２を個々のセンサチップに分離するためのスクライブ
ライン上におけるシリコン酸化膜１７の上面にはアルミ
配線２６が延設され、このアルミ配線２６はアルミパッ
ド２７と接続されている。このアルミパッド２７および
アルミ配線２６は全センサチップ形成領域２共通のもの
である。図２，３に示すように、ＳｉＣｒ薄膜抵抗２２
におけるコンタクト用開口部２４を通してアルミ配線２
８にてＳｉＣｒ薄膜抵抗２２の一端とアルミ配線２６と
が電気的に接続されている。又、ＳｉＣｒ薄膜抵抗２２
におけるコンタクト用開口部２５およびＰチャネルＭＯ
Ｓトランジスタ３６におけるソース領域１２へのコンタ
クト用開口部２０とを通してアルミ配線２９にてＳｉＣ
ｒ薄膜抵抗２２の他端とソース領域１２とが電気的に接
続されている。さらに、ＰチャネルＭＯＳトランジスタ
３６におけるドレイン領域１３へのコンタクト用開口部
２１とダイヤフラム形成領域５における電圧印加用Ｎ型
不純物拡散領域１０へのコンタクト用開口部１８とを通
してアルミ配線３０にてドレイン領域１３とダイヤフラ
ム形成領域５のＮ型エピタキシャル層４とが電気的に接
続されている。
域２を個々のセンサチップに分離するためのスクライブ
ライン上におけるシリコン酸化膜１７の上面にはアルミ
配線２６が延設され、このアルミ配線２６はアルミパッ
ド２７と接続されている。このアルミパッド２７および
アルミ配線２６は全センサチップ形成領域２共通のもの
である。図２，３に示すように、ＳｉＣｒ薄膜抵抗２２
におけるコンタクト用開口部２４を通してアルミ配線２
８にてＳｉＣｒ薄膜抵抗２２の一端とアルミ配線２６と
が電気的に接続されている。又、ＳｉＣｒ薄膜抵抗２２
におけるコンタクト用開口部２５およびＰチャネルＭＯ
Ｓトランジスタ３６におけるソース領域１２へのコンタ
クト用開口部２０とを通してアルミ配線２９にてＳｉＣ
ｒ薄膜抵抗２２の他端とソース領域１２とが電気的に接
続されている。さらに、ＰチャネルＭＯＳトランジスタ
３６におけるドレイン領域１３へのコンタクト用開口部
２１とダイヤフラム形成領域５における電圧印加用Ｎ型
不純物拡散領域１０へのコンタクト用開口部１８とを通
してアルミ配線３０にてドレイン領域１３とダイヤフラ
ム形成領域５のＮ型エピタキシャル層４とが電気的に接
続されている。
【００１７】このように、パッド２７はアルミ配線２６
〜アルミ配線２８〜ヒューズ（ＳｉＣｒ薄膜抵抗２２）
〜アルミ配線２９〜ディプレッションタイプのＰチャネ
ルＭＯＳトランジスタ３６〜アルミ配線３０を介して各
ダイヤフラム形成領域５におけるＮ型エピタキシャル層
４に接続されている。このライン（線路）が、電気化学
ストップエッチングの際の電圧印加ラインとなる。
〜アルミ配線２８〜ヒューズ（ＳｉＣｒ薄膜抵抗２２）
〜アルミ配線２９〜ディプレッションタイプのＰチャネ
ルＭＯＳトランジスタ３６〜アルミ配線３０を介して各
ダイヤフラム形成領域５におけるＮ型エピタキシャル層
４に接続されている。このライン（線路）が、電気化学
ストップエッチングの際の電圧印加ラインとなる。
【００１８】図２に示すように、アルミ配線２９にはパ
ッド３１が接続されるとともに、ＰチャネルＭＯＳトラ
ンジスタ３６のゲート電極１５にはパッド３２が接続さ
れている。
ッド３１が接続されるとともに、ＰチャネルＭＯＳトラ
ンジスタ３６のゲート電極１５にはパッド３２が接続さ
れている。
【００１９】又、図３の電圧印加用Ｐ型不純物拡散領域
１６へのコンタクト用開口部１９を通して電圧印加用Ｐ
型不純物拡散領域１６（Ｐ型領域１１）とパッド３３と
が電気的に接続されている。このパッド３３は全センサ
チップ形成領域２共通のパッドである。
１６へのコンタクト用開口部１９を通して電圧印加用Ｐ
型不純物拡散領域１６（Ｐ型領域１１）とパッド３３と
が電気的に接続されている。このパッド３３は全センサ
チップ形成領域２共通のパッドである。
【００２０】そして、電気化学ストップエッチングに先
立ち、各センサチップ形成領域２におけるリーク電流の
有無の判定およびリーク電流が発生したセンサチップ形
成領域２でのヒューズ溶断を行う。この工程の詳細を以
下、説明する。
立ち、各センサチップ形成領域２におけるリーク電流の
有無の判定およびリーク電流が発生したセンサチップ形
成領域２でのヒューズ溶断を行う。この工程の詳細を以
下、説明する。
【００２１】図４には、リークチェックを行うための等
価回路を示す。この等価回路において、ＰＮ接合は抵抗
Ｒ１，Ｒ２，Ｒ３，…，Ｒn として表している。リーク
チェックの際には、Ｐ型不純物拡散領域１６のパッド３
３をグランド電位とする。又、パッド２７に電流計３４
を介して定電圧電源３５を接続する。このようなリーク
検出回路において、第１のセンサチップ形成領域２ａに
おいてはＳｉＣｒ薄膜抵抗２２にて構成されたヒューズ
Ｆ１と、ディプレッションタイプのＰチャネルＭＯＳト
ランジスタＴｒ１と、ＰＮ接合（Ｐ層３とＮ層４との接
合）による抵抗Ｒ１とが直列に接続され、この直列回路
に対しその一端がグランド電位となり他端がプラス電圧
Ｖccとなる。このプラス電圧Ｖccは後記する電気化学ス
トップエッチングの際の印加電圧と同等なものである。
価回路を示す。この等価回路において、ＰＮ接合は抵抗
Ｒ１，Ｒ２，Ｒ３，…，Ｒn として表している。リーク
チェックの際には、Ｐ型不純物拡散領域１６のパッド３
３をグランド電位とする。又、パッド２７に電流計３４
を介して定電圧電源３５を接続する。このようなリーク
検出回路において、第１のセンサチップ形成領域２ａに
おいてはＳｉＣｒ薄膜抵抗２２にて構成されたヒューズ
Ｆ１と、ディプレッションタイプのＰチャネルＭＯＳト
ランジスタＴｒ１と、ＰＮ接合（Ｐ層３とＮ層４との接
合）による抵抗Ｒ１とが直列に接続され、この直列回路
に対しその一端がグランド電位となり他端がプラス電圧
Ｖccとなる。このプラス電圧Ｖccは後記する電気化学ス
トップエッチングの際の印加電圧と同等なものである。
【００２２】又、第２のセンサチップ形成領域２ｂにお
いては、ＳｉＣｒ薄膜抵抗２２にて構成されたヒューズ
Ｆ２と、ディプレッションタイプのＰチャネルＭＯＳト
ランジスタＴｒ２と、ＰＮ接合による抵抗Ｒ２とが直列
に接続され、この直列回路に対しその一端がグランド電
位となり他端がプラス電圧Ｖccとなる。その他のセンサ
チップ形成領域においても同様である。尚、図４におい
てはセンサチップ形成領域の数（チップ数）を「ｎ」と
する。
いては、ＳｉＣｒ薄膜抵抗２２にて構成されたヒューズ
Ｆ２と、ディプレッションタイプのＰチャネルＭＯＳト
ランジスタＴｒ２と、ＰＮ接合による抵抗Ｒ２とが直列
に接続され、この直列回路に対しその一端がグランド電
位となり他端がプラス電圧Ｖccとなる。その他のセンサ
チップ形成領域においても同様である。尚、図４におい
てはセンサチップ形成領域の数（チップ数）を「ｎ」と
する。
【００２３】図４に示すように、ノーマリオンのＭＯＳ
トランジスタＴｒを全てオンにした状態で電圧を印加す
ると、第１のセンサチップ形成領域２ａにはＰＮ接合の
逆方向電流ＩPNが総電流値Ｉ1 として流れる。又、第２
のセンサチップ形成領域２ｂにはＰＮ接合の逆方向電流
ＩPNが総電流値Ｉ2 として流れる。以下同様に、第ｎの
センサチップ形成領域２ｎにはＰＮ接合の逆方向電流Ｉ
PNが総電流値Ｉn として流れる。よって、電流計３４に
より各電流値の総和（ΣＩ＝Ｉ1 ＋Ｉ2 ＋…＋Ｉn ）が
検出される。この電流値の総和ΣＩをＩtotal と表す。
トランジスタＴｒを全てオンにした状態で電圧を印加す
ると、第１のセンサチップ形成領域２ａにはＰＮ接合の
逆方向電流ＩPNが総電流値Ｉ1 として流れる。又、第２
のセンサチップ形成領域２ｂにはＰＮ接合の逆方向電流
ＩPNが総電流値Ｉ2 として流れる。以下同様に、第ｎの
センサチップ形成領域２ｎにはＰＮ接合の逆方向電流Ｉ
PNが総電流値Ｉn として流れる。よって、電流計３４に
より各電流値の総和（ΣＩ＝Ｉ1 ＋Ｉ2 ＋…＋Ｉn ）が
検出される。この電流値の総和ΣＩをＩtotal と表す。
【００２４】次に、図５に示すように、第１のセンサチ
ップ形成領域２ａにおけるパッド３２にゲート電圧を印
加してＭＯＳトランジスタＴｒ１をオフにする。この
際、他のＭＯＳトランジスタはオンのままにする。この
状態で、電圧を印加すると、第１のセンサチップ形成領
域２ａには電流が流れずに、第２のセンサチップ形成領
域２ｂには電流Ｉ2 が、以下同様に、第ｎのセンサチッ
プ形成領域２ｎには電流Ｉn が流れる。よって、電流計
３４により各電流値の総和（ΣＩ＝Ｉ2 ＋…＋Ｉ n ）が
検出される。この電流値の総和ΣＩをＩa と表す。そし
て、第１のセンサチップ形成領域２ａにおいて電流リー
クが発生していないと、前述の電流検出値Ｉtotal とＩ
a の差ΔＩa （＝Ｉtotal −Ｉa ）が小さい。つまり、
リーク電流が発生していなければ、ΔＩa が許容範囲内
となる。
ップ形成領域２ａにおけるパッド３２にゲート電圧を印
加してＭＯＳトランジスタＴｒ１をオフにする。この
際、他のＭＯＳトランジスタはオンのままにする。この
状態で、電圧を印加すると、第１のセンサチップ形成領
域２ａには電流が流れずに、第２のセンサチップ形成領
域２ｂには電流Ｉ2 が、以下同様に、第ｎのセンサチッ
プ形成領域２ｎには電流Ｉn が流れる。よって、電流計
３４により各電流値の総和（ΣＩ＝Ｉ2 ＋…＋Ｉ n ）が
検出される。この電流値の総和ΣＩをＩa と表す。そし
て、第１のセンサチップ形成領域２ａにおいて電流リー
クが発生していないと、前述の電流検出値Ｉtotal とＩ
a の差ΔＩa （＝Ｉtotal −Ｉa ）が小さい。つまり、
リーク電流が発生していなければ、ΔＩa が許容範囲内
となる。
【００２５】一方、第１のセンサチップ形成領域２ａに
おいて電流リークが発生すると、つまり、例えば、図３
において一点鎖線にて示すようにアルミ配線３０がシリ
コン酸化膜１７を貫通してＰ型領域１１に至った場合
（図３においてスパイク状のアルミ配線を符号１００で
示す）には、図６に示すようにＰＮ接合（抵抗Ｒ１）を
バイパスする電流経路が形成され、その途中に低抵抗Ｒ
leakを有することになる。よって、第１のセンサチップ
形成領域２ａにおいては総電流値Ｉ1 がＰＮ接合の逆方
向電流ＩPNとリーク電流Ｉleakとを加えたものとなる。
ここで、抵抗Ｒle akはＰＮ接合での抵抗値Ｒ１より極め
て小さく、リーク電流ＩleakはＰＮ接合の逆方向電流Ｉ
PNよりも極めて大きな値となる。
おいて電流リークが発生すると、つまり、例えば、図３
において一点鎖線にて示すようにアルミ配線３０がシリ
コン酸化膜１７を貫通してＰ型領域１１に至った場合
（図３においてスパイク状のアルミ配線を符号１００で
示す）には、図６に示すようにＰＮ接合（抵抗Ｒ１）を
バイパスする電流経路が形成され、その途中に低抵抗Ｒ
leakを有することになる。よって、第１のセンサチップ
形成領域２ａにおいては総電流値Ｉ1 がＰＮ接合の逆方
向電流ＩPNとリーク電流Ｉleakとを加えたものとなる。
ここで、抵抗Ｒle akはＰＮ接合での抵抗値Ｒ１より極め
て小さく、リーク電流ＩleakはＰＮ接合の逆方向電流Ｉ
PNよりも極めて大きな値となる。
【００２６】従って、前述の電流検出値Ｉtotal とＩa
の差ΔＩa （＝Ｉtotal −Ｉa ）が極めて大きくなり、
許容範囲を越える。即ち、リーク電流の発生しているセ
ンサチップ形成領域２をその領域のＭＯＳトランジスタ
をオフして電流が流れないようにすると、電流計３４で
検出される各電流値の総和ΣＩは、ほぼそのセンサチッ
プ形成領域で発生しているリーク電流に相当するだけの
電流分、低下することになる。その結果、第１のセンサ
チップ形成領域２ａにおけるリーク電流の発生を検出で
きる。尚、この許容範囲は、例えば、図３に示されるＮ
型エピタキシャル層４と、その周りのＰ型領域１１やＰ
型シリコン基板３との接合面積および、それらの濃度に
よって決まるＰＮ接合の逆方向電流とすることができ
る。その場合、逆方向電流は、１０-6Ａのオーダーであ
り、これに対し、リーク電流は２〜３桁高いオーダーの
値となり、リーク電流は明確にチェックできる。
の差ΔＩa （＝Ｉtotal −Ｉa ）が極めて大きくなり、
許容範囲を越える。即ち、リーク電流の発生しているセ
ンサチップ形成領域２をその領域のＭＯＳトランジスタ
をオフして電流が流れないようにすると、電流計３４で
検出される各電流値の総和ΣＩは、ほぼそのセンサチッ
プ形成領域で発生しているリーク電流に相当するだけの
電流分、低下することになる。その結果、第１のセンサ
チップ形成領域２ａにおけるリーク電流の発生を検出で
きる。尚、この許容範囲は、例えば、図３に示されるＮ
型エピタキシャル層４と、その周りのＰ型領域１１やＰ
型シリコン基板３との接合面積および、それらの濃度に
よって決まるＰＮ接合の逆方向電流とすることができ
る。その場合、逆方向電流は、１０-6Ａのオーダーであ
り、これに対し、リーク電流は２〜３桁高いオーダーの
値となり、リーク電流は明確にチェックできる。
【００２７】このようにリーク電流が発生したセンサチ
ップ形成領域２に対しては図１，２のパッド２７，３１
間に過電流を流してヒューズ（ＳｉＣｒ薄膜抵抗２２）
を溶断する。この溶断によりセンサチップ形成領域２に
おける電気化学ストップエッチングの際の電圧印加ライ
ン（パッド２７〜アルミ配線２６〜アルミ配線２８〜ア
ルミ配線２９〜アルミ配線３０〜Ｎ型エピタキシャル層
４）が遮断される。同様の処理を第２〜第ｎまでの各セ
ンサチップ形成領域に対し行い、リークの発生したセン
サチップ形成領域に対してはヒューズ（ＳｉＣｒ薄膜抵
抗２２）を溶断する。より詳しくは、リーク電流がなく
逆方向電流のみによる電流値を示すまで続ける。実際に
は、多少電流が流れていても電気化学ストップエッチン
グを行うことは可能であり、従って、多少電流が流れて
いるセンサチップ形成領域を電圧印加ラインから遮断す
る必要はない。許容される電流の範囲としては、例え
ば、プラス電圧Ｖccが５ボルトの時、電流値の総和ΣＩ
が１ｍＡ以下であるような電流となる。
ップ形成領域２に対しては図１，２のパッド２７，３１
間に過電流を流してヒューズ（ＳｉＣｒ薄膜抵抗２２）
を溶断する。この溶断によりセンサチップ形成領域２に
おける電気化学ストップエッチングの際の電圧印加ライ
ン（パッド２７〜アルミ配線２６〜アルミ配線２８〜ア
ルミ配線２９〜アルミ配線３０〜Ｎ型エピタキシャル層
４）が遮断される。同様の処理を第２〜第ｎまでの各セ
ンサチップ形成領域に対し行い、リークの発生したセン
サチップ形成領域に対してはヒューズ（ＳｉＣｒ薄膜抵
抗２２）を溶断する。より詳しくは、リーク電流がなく
逆方向電流のみによる電流値を示すまで続ける。実際に
は、多少電流が流れていても電気化学ストップエッチン
グを行うことは可能であり、従って、多少電流が流れて
いるセンサチップ形成領域を電圧印加ラインから遮断す
る必要はない。許容される電流の範囲としては、例え
ば、プラス電圧Ｖccが５ボルトの時、電流値の総和ΣＩ
が１ｍＡ以下であるような電流となる。
【００２８】尚、リーク電流は、図３の配線１００の形
成による場合の他にも、グランド側のライン（パッド３
３、あるいはその配線）と印加電圧側のライン（アルミ
配線２６）とのショート等によっても起こる可能性があ
る。
成による場合の他にも、グランド側のライン（パッド３
３、あるいはその配線）と印加電圧側のライン（アルミ
配線２６）とのショート等によっても起こる可能性があ
る。
【００２９】その後、図７に示すように、電気化学スト
ップエッチングによりダイヤフラム４６を形成する。よ
り詳しくは、シリコンウェハ１におけるＮ型エピタキシ
ャル層４の無い面には、ダイヤフラムを形成しない領域
にマスク材３７を形成する。さらに、シリコンウェハ１
のパッド２７に白金電極３８を接触させた状態でセラミ
ック製支持基板３９に固定する。これにより、白金電極
３８はパッド２７を介してアルミ配線２６，２８，２
９，３０と電気的に接続される。又、シリコンウェハ１
のエッチングを行わない面（Ｎ型エピタキシャル層４形
成面）をワックス４０にて保護する。容器４１内には、
エッチング液としてのＫＯＨ水溶液（３３ｗｔ％，８２
℃）４２が満たされている。容器４１内のＫＯＨ水溶液
４２に前述したシリコンウェハ１を浸漬するとともにシ
リコンウェハ１と対向するように白金電極４３を配置す
る。そして、シリコンウェハ１の白金電極３８と白金電
極４３との間に、定電圧電源（例えば２ボルト）４４を
接続して両電極間に定電圧を印加する。つまり、センサ
チップ形成領域２におけるダイヤフラム形成領域５での
ＰＮ接合の逆電圧を印加する。すると、Ｐ型シリコン基
板３がエッチングされていき、Ｎ型エピタキシャル層４
との接合部近傍でエッチングが停止される。その結果、
図３において二点鎖線で示すようにダイヤフラム形成領
域において凹部４５が形成され、ダイヤフラム（薄肉
部）４６が形成される。このとき、リークが発生してい
ないセンサチップ形成領域にのみ電圧印加ラインが確保
されており、このセンサチップ形成領域にのみダイヤフ
ラムが形成される。
ップエッチングによりダイヤフラム４６を形成する。よ
り詳しくは、シリコンウェハ１におけるＮ型エピタキシ
ャル層４の無い面には、ダイヤフラムを形成しない領域
にマスク材３７を形成する。さらに、シリコンウェハ１
のパッド２７に白金電極３８を接触させた状態でセラミ
ック製支持基板３９に固定する。これにより、白金電極
３８はパッド２７を介してアルミ配線２６，２８，２
９，３０と電気的に接続される。又、シリコンウェハ１
のエッチングを行わない面（Ｎ型エピタキシャル層４形
成面）をワックス４０にて保護する。容器４１内には、
エッチング液としてのＫＯＨ水溶液（３３ｗｔ％，８２
℃）４２が満たされている。容器４１内のＫＯＨ水溶液
４２に前述したシリコンウェハ１を浸漬するとともにシ
リコンウェハ１と対向するように白金電極４３を配置す
る。そして、シリコンウェハ１の白金電極３８と白金電
極４３との間に、定電圧電源（例えば２ボルト）４４を
接続して両電極間に定電圧を印加する。つまり、センサ
チップ形成領域２におけるダイヤフラム形成領域５での
ＰＮ接合の逆電圧を印加する。すると、Ｐ型シリコン基
板３がエッチングされていき、Ｎ型エピタキシャル層４
との接合部近傍でエッチングが停止される。その結果、
図３において二点鎖線で示すようにダイヤフラム形成領
域において凹部４５が形成され、ダイヤフラム（薄肉
部）４６が形成される。このとき、リークが発生してい
ないセンサチップ形成領域にのみ電圧印加ラインが確保
されており、このセンサチップ形成領域にのみダイヤフ
ラムが形成される。
【００３０】そして、シリコンウェハ１をスクライブラ
イン上でダイシングして各チップに裁断する。圧力測定
の際には、図１においてブリッジ回路を組んだ４つのＰ
型不純物拡散領域６，７，８，９の抵抗値変化を検出す
ることにより、印加される圧力をセンシングすることが
できる。
イン上でダイシングして各チップに裁断する。圧力測定
の際には、図１においてブリッジ回路を組んだ４つのＰ
型不純物拡散領域６，７，８，９の抵抗値変化を検出す
ることにより、印加される圧力をセンシングすることが
できる。
【００３１】このように本形態においては、センサチッ
プ形成領域毎のＮ型エピタキシャル層４（Ｎ型シリコン
層）に対し、それぞれ、スイッチング素子としてのＭＯ
Ｓトランジスタ３６を接続し、電気化学ストップエッチ
ングに先立ち、ＭＯＳトランジスタ３６をオンした状態
で全てのＮ型エピタキシャル層４とＰ型シリコン基板３
との間に電圧を印加しその時に流れる電流Ｉtotal を測
定し、さらに、特定のセンサチップ形成領域のＭＯＳト
ランジスタ３６をオフするとともに他のセンサチップ形
成領域のＭＯＳトランジスタ３６をオンした状態にて当
該センサチップ形成領域のＮ型エピタキシャル層４とＰ
型シリコン基板３との間に電圧を印加しその時に流れる
電流Ｉa を測定し、許容範囲を越える電流の低下が有れ
ばリークがあったとしてオフにしたセンサチップ形成領
域における電気化学ストップエッチングの際の電圧印加
ラインを遮断するようにした。よって、電気化学ストッ
プエッチングの際に、リークがあったセンサチップ形成
領域においては、電圧印加ラインから分離されているの
で、当該センサチップ形成領域においては電気化学スト
ップエッチングが行われれず、リーク電流が無いセンサ
チップ形成領域に対して電気化学ストップエッチングを
行うことができる。即ち、ウェハ内にリーク電流の発生
するセンサチップ領域があったとしても電気化学ストッ
プエッチングが確実にできるようになる。
プ形成領域毎のＮ型エピタキシャル層４（Ｎ型シリコン
層）に対し、それぞれ、スイッチング素子としてのＭＯ
Ｓトランジスタ３６を接続し、電気化学ストップエッチ
ングに先立ち、ＭＯＳトランジスタ３６をオンした状態
で全てのＮ型エピタキシャル層４とＰ型シリコン基板３
との間に電圧を印加しその時に流れる電流Ｉtotal を測
定し、さらに、特定のセンサチップ形成領域のＭＯＳト
ランジスタ３６をオフするとともに他のセンサチップ形
成領域のＭＯＳトランジスタ３６をオンした状態にて当
該センサチップ形成領域のＮ型エピタキシャル層４とＰ
型シリコン基板３との間に電圧を印加しその時に流れる
電流Ｉa を測定し、許容範囲を越える電流の低下が有れ
ばリークがあったとしてオフにしたセンサチップ形成領
域における電気化学ストップエッチングの際の電圧印加
ラインを遮断するようにした。よって、電気化学ストッ
プエッチングの際に、リークがあったセンサチップ形成
領域においては、電圧印加ラインから分離されているの
で、当該センサチップ形成領域においては電気化学スト
ップエッチングが行われれず、リーク電流が無いセンサ
チップ形成領域に対して電気化学ストップエッチングを
行うことができる。即ち、ウェハ内にリーク電流の発生
するセンサチップ領域があったとしても電気化学ストッ
プエッチングが確実にできるようになる。
【００３２】又、ＭＯＳトランジスタ３６はディプレッ
ションタイプのＭＯＳトランジスタを用いたので、つま
り、ノーマリオンのスイッチング素子を用いたので、各
スイッチング素子を全てオン状態することが容易に行わ
れる。
ションタイプのＭＯＳトランジスタを用いたので、つま
り、ノーマリオンのスイッチング素子を用いたので、各
スイッチング素子を全てオン状態することが容易に行わ
れる。
【００３３】又、電圧印加ラインの遮断は、ヒューズと
してのＳｉＣｒ薄膜抵抗２２の溶断にて行うようにした
ので、ライン遮断を容易に行うことができる。他の形態
としては、ＭＯＳトランジスタの代わりにサイリスタを
用いてもよい。
してのＳｉＣｒ薄膜抵抗２２の溶断にて行うようにした
ので、ライン遮断を容易に行うことができる。他の形態
としては、ＭＯＳトランジスタの代わりにサイリスタを
用いてもよい。
【００３４】又、ヒューズ溶断の代わりにレーザトリミ
ングにより導体（電圧印加ライン）を切断してもよい。
さらに、ノーマリオンのスイッチング素子でなくてもよ
く、ノーマリオフのスイッチング素子を用いてもよい。
この場合には、全てのスイッチング素子の制御端子（エ
ンハンスメントタイプのＭＯＳトランジスタであればゲ
ート端子）に電圧を印加してオン状態にしてからＩ
total を測定することとなる。
ングにより導体（電圧印加ライン）を切断してもよい。
さらに、ノーマリオンのスイッチング素子でなくてもよ
く、ノーマリオフのスイッチング素子を用いてもよい。
この場合には、全てのスイッチング素子の制御端子（エ
ンハンスメントタイプのＭＯＳトランジスタであればゲ
ート端子）に電圧を印加してオン状態にしてからＩ
total を測定することとなる。
【００３５】又、圧力センサの他にも、加速度センサ等
の薄肉部を有する半導体センサの製造の際に利用でき
る。
の薄肉部を有する半導体センサの製造の際に利用でき
る。
【００３６】
【発明の効果】以上詳述したように、請求項１に記載の
発明によれば、複数のセンサチップ形成領域を有するウ
ェハにおけるリーク電流の発生していないセンサチップ
形成領域のみを電気化学ストップエッチングすることが
できる。
発明によれば、複数のセンサチップ形成領域を有するウ
ェハにおけるリーク電流の発生していないセンサチップ
形成領域のみを電気化学ストップエッチングすることが
できる。
【００３７】請求項２に記載の発明によれば、請求項１
に記載の発明の効果に加え、容易にスイッチング素子を
全てオン状態することができる。請求項３に記載の発明
によれば、請求項１に記載の発明の効果に加え、容易に
電圧印加ラインの遮断を行うことができる。
に記載の発明の効果に加え、容易にスイッチング素子を
全てオン状態することができる。請求項３に記載の発明
によれば、請求項１に記載の発明の効果に加え、容易に
電圧印加ラインの遮断を行うことができる。
【図１】エッチング前のシリコンウェハの平面図。
【図２】図１の一部拡大図。
【図３】図２のＡ−Ａ断面図。
【図４】リークチェックを説明するための等価回路図。
【図５】リークチェックを説明するための等価回路図。
【図６】リークチェックを説明するための等価回路図。
【図７】エッチング工程を説明するための断面図。
１…シリコンウェハ、２…センサチップ形成領域、３…
Ｐ型シリコン基板、４…Ｎ型シリコン層としてのＮ型エ
ピタキシャル層、５…ダイヤフラム形成領域、２２…ヒ
ューズとしてのＳｉＣｒ薄膜抵抗、２６…電圧印加ライ
ンを構成するアルミ配線、２８…電圧印加ラインを構成
するアルミ配線、２９…電圧印加ラインを構成するアル
ミ配線、３０…電圧印加ラインを構成するアルミ配線、
３６…スイッチング素子としてのＭＯＳトランジスタ、
４２…エッチング液としてのＫＯＨ水溶液、４３…白金
電極、４６…薄肉部。
Ｐ型シリコン基板、４…Ｎ型シリコン層としてのＮ型エ
ピタキシャル層、５…ダイヤフラム形成領域、２２…ヒ
ューズとしてのＳｉＣｒ薄膜抵抗、２６…電圧印加ライ
ンを構成するアルミ配線、２８…電圧印加ラインを構成
するアルミ配線、２９…電圧印加ラインを構成するアル
ミ配線、３０…電圧印加ラインを構成するアルミ配線、
３６…スイッチング素子としてのＭＯＳトランジスタ、
４２…エッチング液としてのＫＯＨ水溶液、４３…白金
電極、４６…薄肉部。
Claims (3)
- 【請求項１】 Ｐ型シリコン基板上にセンサチップ形成
領域毎のＮ型シリコン層が形成されたシリコンウェハ
を、エッチング液に浸漬するとともに、浸漬した電極と
前記各Ｎ型シリコン層との間の電圧印加により前記Ｐ型
シリコン基板のエッチングを行いＰＮ接合部にて当該エ
ッチングを停止して薄肉部を形成する電気化学ストップ
エッチング工程を含む半導体センサの製造方法であっ
て、 前記センサチップ形成領域毎のＮ型シリコン層に対し、
それぞれ、スイッチング素子を接続し、前記電気化学ス
トップエッチングに先立ち、前記各スイッチング素子を
オンした状態で全てのＮ型シリコン層とＰ型シリコン基
板との間に電圧を印加しその時に流れる電流を測定し、
さらに、特定のセンサチップ形成領域のスイッチング素
子をオフするとともに他のセンサチップ形成領域のスイ
ッチング素子をオンした状態にて当該センサチップ形成
領域のＮ型シリコン層とＰ型シリコン基板との間に電圧
を印加しその時に流れる電流を測定し、許容範囲を越え
る電流の低下が有ればリークがあったとしてオフにした
センサチップ形成領域における電気化学ストップエッチ
ングの際の電圧印加ラインを遮断するようにしたことを
特徴とする半導体センサの製造方法。 - 【請求項２】 前記スイッチング素子は、前記センサチ
ップ毎に形成されたノーマリオンのスイッチング素子で
ある請求項１に記載の半導体センサの製造方法。 - 【請求項３】 前記電圧印加ラインの遮断は、ヒューズ
の溶断にて行うものである請求項１に記載の半導体セン
サの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24458895A JPH0992843A (ja) | 1995-09-22 | 1995-09-22 | 半導体センサの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24458895A JPH0992843A (ja) | 1995-09-22 | 1995-09-22 | 半導体センサの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0992843A true JPH0992843A (ja) | 1997-04-04 |
Family
ID=17120962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24458895A Pending JPH0992843A (ja) | 1995-09-22 | 1995-09-22 | 半導体センサの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0992843A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102818662A (zh) * | 2012-08-30 | 2012-12-12 | 无锡永阳电子科技有限公司 | 硅传感器压力芯片及其自停止腐蚀工艺 |
| JP2014055933A (ja) * | 2012-08-10 | 2014-03-27 | Denso Corp | 半導体物理量センサおよびその製造方法 |
-
1995
- 1995-09-22 JP JP24458895A patent/JPH0992843A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014055933A (ja) * | 2012-08-10 | 2014-03-27 | Denso Corp | 半導体物理量センサおよびその製造方法 |
| CN102818662A (zh) * | 2012-08-30 | 2012-12-12 | 无锡永阳电子科技有限公司 | 硅传感器压力芯片及其自停止腐蚀工艺 |
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