JPH0993668A - 遠隔制御方式 - Google Patents

遠隔制御方式

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JPH0993668A
JPH0993668A JP25048395A JP25048395A JPH0993668A JP H0993668 A JPH0993668 A JP H0993668A JP 25048395 A JP25048395 A JP 25048395A JP 25048395 A JP25048395 A JP 25048395A JP H0993668 A JPH0993668 A JP H0993668A
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JP
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data
address
station
control
slave
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JP25048395A
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Takayuki Ozaki
隆之 尾▲崎▼
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 親局から１本の伝送線路を通して接続された
それぞれ一つの負荷を持つ複数の子局を制御する際に、
できるだけ少ない情報量で迅速に制御する。 【解決手段】最初、親局が各子局に同一の制御データＤ
i0を送信し、各子局は制御データＤi0を受信し処理し
て、アドレスＡijによって親局に応答し、次に、親局は
応答アドレスＡijを処理して、アドレスＡi0以外の子局
に、制御のためのアドレスＡijとデータＤijを送信し、
子局は前回送出した応答アドレスと受信した制御アドレ
スとの一致検出によって、親局からの制御データを取り
込むタイムスロットを決定して制御データＤijを受信
し、負荷の制御結果に応じて、アドレスＡijによって親
局に応答する手順を繰り返して行ない、子局からのアド
レスＡijが、すべてアドレスＡi0になったとき、親局は
各子局とのデータの送受信の中止を判断し、中止しない
ときは、制御対象事象を変更して同じ動作を繰り返す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、親局と、親局と１
本の伝送線路を通して接続されている、おのおの一つの
負荷を持つ複数の子局より構成されるシステムにおける
遠隔制御方式に関し、特に、親局が各子局に同一制御デ
ータを送信し、唯一の、または複数の子局について同一
の応答データである、アドレスを各子局から受信したと
き、子局群にアドレスとデータよりなる制御データを送
信することによって、複数の子局を同一アドレスによっ
て同時に制御する、遠隔制御システムの複数子局同時制
御方式に関するものである。
【０００２】遠隔制御システムにおいて、親局の制御に
応じて、各子局が接続されている負荷を制御するとき、
負荷をできるだけ速く、親局からできるだけ少ない情報
量で制御することが要求されている。
【０００３】このため、従来、親局が各子局から時分割
に受信した応答データから、親局が判断して、負荷を制
御する方法を示す制御データを各子局に時分割に送信す
る方法が提供されているが、負荷の動作方法を変更する
までに時間がかかり、親局から子局群に送信するデータ
量、すなわち情報量が多くなるので、子局をできるだけ
速く、親局からできるだけ少ない情報量で制御する必要
がある。
【０００４】
【従来の技術】図２１に従来例のフレーム構成図を示
し、図２２に従来例の動作フローを示す。従来例の遠隔
制御システムの接続構成図は、本発明の接続構成図と同
様であり、図１のようになる。
【０００５】従来例の遠隔制御システムにおいては、図
２２に示すように、まず親局（１）からすべての子局
１，２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，…，
２ｎ）に、制御データＳ1p, Ｓ2p，…，Ｓlp，…，Ｓnp
を時分割に送信する（ステップ２００）。
【０００６】次に、子局１，２，…，ｌ，…，ｎ（２
１，２２，…，２ｌ，…，２ｎ）は、制御データＳ1p,
Ｓ2p，…，Ｓlp，…，Ｓnpをそれぞれ処理し、負荷１，
２，…，ｌ，…，ｎ（３１，３２，…，３ｌ，…，３
ｎ）に、制御データＳ1q, Ｓ2q，…，Ｓlq，…，Ｓnqを
それぞれ送信する（ステップ２０１）。
【０００７】負荷１，２，…，ｌ，…，ｎ（３１，３
２，…，３ｌ，…，３ｎ）は、制御データＳ1q, Ｓ2q，
…，Ｓlq，…，Ｓnqをそれぞれ処理し、子局１，２，
…，ｌ，…，ｎ（２１，２２，…，２ｌ，…，２ｎ）
に、制御結果に応じた応答データＲ 1q, Ｒ2q，…，
Ｒlq，…，Ｒnqを送信する（ステップ２０２）。
【０００８】子局１，２，…，ｌ，…，ｎ（２１，２
２，…，２ｌ，…，２ｎ）は、応答データＲ1q, Ｒ2q，
…，Ｒlq，…，Ｒnqを処理し、親局（１）に応答データ
Ｒ1p,Ｒ2p，…，Ｒlp，…，Ｒnpを、図２１に示すよう
に時分割に送信する（ステップ２０３）
【０００９】親局（１）は応答データＲ1p, Ｒ2p，…，
Ｒlp，…，Ｒnpを処理し、親局子局群間のデータの送受
信を中止するかどうか判断する（ステップ２０４）。
【００１０】中止する場合には、親局子局群間のデータ
の送受信を中止する。中止しない場合には、ステップ２
００からの上記と同様の動作を繰り返す。
【００１１】ところが、親局（１）がすべての子局１，
２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，…，２
ｎ）を、同一の制御対象事象について制御するとする
と、応答データが同一であるすべての子局に、それぞれ
に同一の伝送領域を取って同一の制御データを送信し、
応答データから制御データ不要であると判断される子局
についても、送信フレーム上の伝送領域を取って送信す
る。
【００１２】
【発明が解決しようとする課題】従って、親局（１）
が、すべての子局１，２，…，ｌ，…，ｎ（２１，２
２，…，２ｌ，…，２ｎ）を同一の制御対象事象につい
て制御するとすると、応答データが同一であるすべての
子局に、それぞれに送信フレーム上同一の伝送領域を取
って、同一の制御データを送信することになるので、同
じ制御データを何個も送信することになるといった問題
を生じていた。
【００１３】また、応答データから制御データ不要であ
ると判断される子局についても、送信フレーム上の伝送
領域を取って送信するので、無駄な伝送領域が必要にな
るといった問題を生じていた。
【００１４】本発明は、このような従来技術の課題を解
決しようとするものであって、応答データが同一である
すべての子局に対して、送信フレーム上一つの伝送領域
を取って一つの制御データを送信し、親局（１）から子
局１，２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，
…，２ｎ ）に送信する情報伝送量を縮小し、さらに、
応答データから制御データ不要であると判断される子局
について、送信フレーム上の伝送領域を取らずに送信す
ることによって、情報伝送量を縮小するようにして、こ
れらの情報伝送量の縮小により、負荷をできるだけ速く
制御することが可能な、遠隔制御方式を提供することを
目的とする。
【００１５】
【課題を解決するための手段】図１は、本発明の遠隔制
御方式の接続構成を示す図である。また図２，図３は、
本発明の第１の形態の動作フロー(1),(2) を示す。図
４，図５は、本発明の第２の形態の動作フロー(1),(2)
を示す。図６，図７は、本発明の第３の形態の動作フロ
ー(1),(2) を示す。図８，図９は、本発明の第４の形態
の動作フロー(1),(2) を示す。以下、本発明を第１の形
態から第４の形態に分けてそれぞれの図面を参照して説
明する。
【００１６】本発明の第１の形態においては、図１の本
発明の接続構成図に示すように、親局（１）と複数の子
局１，２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，
…，２ｎ）は、１本の伝送線路（１０）を通して接続さ
れている。また、複数の子局１，２，…，ｌ，…，ｎ
（２１，２２，…，２ｌ，…，２ｎ）は、それぞれ一つ
の負荷１，２，…，ｌ，…，ｎ（３１，３２，…，３
ｌ，…，３ｎ）をもっている。
【００１７】本発明の第１の形態では、動作フローは図
２，図３に示すようになる。親局（１）と複数の子局
１，２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，…，
２ｎ）に制御データＳp を送信し、複数の子局１，２，
…，ｌ，…，ｎから負荷の応答データを含む応答データ
Ｒp を受信する。
【００１８】ここで、各子局１，２，…，ｌ，…，ｎ
（２１，２２，…，２ｌ，…，２ｎ）は、それぞれ接続
されている一つの負荷１，２，…，ｌ，…，ｎ（３１，
３２，…，３ｌ，…，３ｎ）との間で、制御データＳiq
を送信し、制御結果に応じた応答データＲiqを受信す
る。
【００１９】図２, 図３に示すように、本発明の動作に
おいては、まず親局（１）がすべての子局１，２，…，
ｌ，…，ｎ（２１，２２，…，２ｌ，…，２ｎ）に、同
一の制御データＤ10を送信する（ステップ１０２）。
【００２０】次に、各子局１，２，…，ｌ，…，ｎ（２
１，２２，…，２ｌ，…，２ｎ）は、同一の制御データ
Ｄ10を受信し処理して、応答データであるアドレスＡ1j
を親局（１）に送信する（ステップ１０３）。
【００２１】ここで、ｊ＝０〜ｋであって、ｋは親局
（１）からアドレスとデータを用いて制御しなければな
らない子局グループの数を示す。子局グループとは、同
一アドレスの１つ以上の子局を１グループとするもので
ある。ｊ＝０のとき、親局（１）はその子局に制御デー
タを送信する必要がない。
【００２２】親局（１）はアドレスＡ1jを受信し処理し
て、アドレスＡ10以外の子局についてのみ、制御のため
アドレスＡ1jとデータＤ1jを送信する（ステップ１０
４）。
【００２３】アドレスＡ10は、その子局がその事象につ
いて、もう制御する必要のないことを表す。アドレスＡ
10以外の制御のためのアドレスＡ1jは、１つ以上の子局
に対して割り当てられる。
【００２４】それから親局（１）は、応答状態に従っ
て、各子局１，２，…，ｌ，…，ｎ（２１，２２，…，
２ｌ，…，２ｎ）からアドレスＡ1jを受信する（ステッ
プ１０５）。ここで、ｊ＝０〜ｋである。
【００２５】親局（１）が受信したアドレスＡ1jに、ア
ドレスＡ10以外の応答データがなくなるまで、アドレス
Ａ10以外の子局についてのみ、親局（１）は制御のため
アドレスとデータを送信し、応答状態に従って、各子局
１，２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，…，
２ｎ）から、アドレスＡ1jを受信する（ステップ１０
６）。
【００２６】親局（１）が受信したアドレスＡ1jに、ア
ドレスＡ10以外の応答データがなくなったとき、親局
（１）とすべての子局１，２，…，ｌ，…，ｎ（２１，
２２，…，２ｌ，…，２ｎ）との、データの送受信を中
止するかどうか、親局（１）が判断する（ステップ１０
７）。
【００２７】中止する場合には、親局子局群間のデータ
の送受信を中止する。データの送受信を中止しない場合
には、親局（１）の子局群に対する制御対象事象を変更
して、上記と同様の動作を行う。つまり、図２，図３の
ステップ１０１〜１０６を、ｉ＝２，３，…として繰り
返す。
【００２８】本発明の第２の形態の接続構成は、第１の
形態の接続構成（図１）と同様であり、動作フローは図
４，図５に示すようになる。
【００２９】図４，図５に示すように、本発明の動作に
おいて、まず親局（１）がすべての子局１，２，…，
ｌ，…，ｎ（２１，２２，…，２ｌ，…，２ｎ）に同一
の制御データＤ10を送信する（ステップ１１２）。
【００３０】次に、各子局１，２，…，ｌ，…，ｎ（２
１，２２，…，２ｌ，…，２ｎ）は、同一の制御データ
Ｄ10を受信し処理して、応答データであるアドレスＡ00
とＡ 1jを親局（１）に送信する（ステップ１１３）。こ
こで、ｊ＝１〜ｋであって、ｋは親局（１）からアドレ
スとデータを用いて制御しなければならない子局グルー
プの数を示す。
【００３１】親局（１）は、アドレスＡ00とＡ1jを受信
し処理して、アドレスＡ00とＡ1j以外の子局についての
み、制御のためのアドレスＡ1jとデータＤ1jを送信する
（ステップ１１４）。
【００３２】アドレスＡ00は、その子局をその事象につ
いて、もう制御する必要がないことを表す。アドレスＡ
00以外の制御のためのアドレスＡ1jは、１つ以上の子局
に対して割り当てられる。
【００３３】それから親局（１）は、応答状態に従っ
て、各子局１，２，…，ｌ，…，ｎ（２１，２２，…，
２ｌ，…，２ｎ）から、アドレスＡ00とＡ1jを受信する
（ステップ１１５）。ここで、ｊ＝１〜ｋである。
【００３４】親局（１）が受信したアドレスＡ00とＡ1j
に、アドレスＡ00以外の応答データがなくなるまで、ア
ドレスＡ00以外の子局についてのみ、親局（１）は制御
のためのアドレスとデータを送信し、応答状態に従って
各子局１，２，…，ｌ，…，ｎ（２１，２２，…，２
ｌ，…，２ｎ）からアドレスＡ00とＡ1jを受信する（ス
テップ１１６）。
【００３５】親局（１）が受信したアドレスに、アドレ
スＡ00以外の応答データがなくなったとき、親局とすべ
ての子局１，２，…，ｌ，…，ｎ（２１，２２，…，２
ｌ，…，２ｎ）との、データの送受信を中止するかどう
か、親局（１）が判断する（ステップ１１７）。
【００３６】データの送受信を中止しない場合には、親
局（１）の子局群に対する制御対象事象を変更して、上
記と同様の動作を行う（ステップ１１１）。つまり、図
４，図５のステップ１１１〜１１７を、ｊ＝２，３，…
として繰り返す。
【００３７】ここで、上記のアドレスＡ00は常にその値
とする。すなわち、親局（１）の子局群に対する制御対
象事象を変更しても、その子局をその事象についてもう
制御する必要のないことを表すアドレスを、一定値Ａ00
とする。
【００３８】本発明の第３の形態の接続構成は、第１の
形態の接続構成（図１）と同様であり、動作フローは図
６，図７に示すようになる。
【００３９】図６，図７に示すように、本発明の動作に
おいて、まず親局（１）がすべての子局１，２，…，
ｌ，…，ｎ（２１，２２，…，２ｌ，…，２ｎ）に同一
の制御データＤ10を送信する（ステップ１２２）。
【００４０】次に、各子局１，２，…，ｌ，…，ｎ（２
１，２２，…，２ｌ，…，２ｎ）は、同一の制御データ
Ｄ10を受信し処理して、応答データであるアドレスＡ1j
を親局（１）に送信する（ステップ１２３）。ここでｊ
＝０〜ｋであって、ｋは親局（１）から、データを用い
て制御しなければならない子局グループの数を示す。
【００４１】親局（１）は、アドレスＡ1jを受信処理し
て、アドレスＡ10以外の子局についてのみ、制御のため
のデータＤ1jを送信する（ステップ１２４）。
【００４２】アドレスＡ10は、その子局をその事象につ
いて、もう制御する必要がないことを表す。アドレスＡ
10以外の制御のためのアドレスＡ1jは、１つ以上の子局
に対して割り当てられる。
【００４３】それから親局（１）は、応答状態に従っ
て、各子局１，２，…，ｌ，…，ｎ（２１，２２，…，
２ｌ，…，２ｎ）から、アドレスＡ1jを受信する（ステ
ップ１２５）。ここで、ｊ＝０〜ｋである。
【００４４】親局（１）が受信したアドレスＡ1jに、ア
ドレスＡ10以外の応答データがなくなるまで、アドレス
Ａ10以外の子局についてのみ、親局（１）は制御のため
のデータを送信し、応答状態に従って、各子局１，２，
…，ｌ，…，ｎ（２１，２２，…，２ｌ，…，２ｎ）か
ら、アドレスＡ1jを受信する（ステップ１２６）。
【００４５】親局（１）が受信したアドレスに、アドレ
スＡ10以外の応答データがなくなったとき、親局（１）
とすべての子局１，２，…，ｌ，…，ｎ（２１，２２，
…，２ｌ，…，２ｎ）との、データの送受信を中止する
かどうか、親局（１）が判断する（ステップ１２７）。
【００４６】データの送受信を中止しない場合には、親
局（１）の子局群に対する制御対象事象を変更して、上
記と同様の動作を行う（ステップ１２１）。つまり、図
６，図７のステップ１２１〜１２７を、ｉ＝２，３，…
として繰り返す。
【００４７】本発明の第４の形態の接続構成は、第１の
形態の接続構成（図１）と同様であり、動作フローは図
８，図９に示すようになる。
【００４８】図８，図９に示すように、本発明の動作に
おいて、まず親局（１）が、すべての子局１，２，…，
ｌ，…，ｎ（２１，２２，…，２ｌ，…，２ｎ）に、同
一の制御データＤ10を送信する（ステップ１３２）。
【００４９】次に、各子局１，２，…，ｌ，…，ｎ（２
１，２２，…，２ｌ，…，２ｎ）は、同一の制御データ
Ｄ10を受信し処理して、応答データであるアドレスＡ1j
を親局（１）に送信する（ステップ１３３）。ここで、
ｊ＝０〜ｋであって、ｋは親局（１）から、アドレスと
データを用いて制御しなければならない子局グループの
数を示す。
【００５０】親局（１）はアドレスＡ1jを受信し処理し
て、アドレスＡ10以外の子局についてのみ、制御のため
の一つのアドレスＡ1rと、１つ以上のアドレスに対応す
る１つ以上のデータＤ1jを送信する（ステップ１３
４）。
【００５１】ここで、アドレスＡ10は、その子局をその
事象について、もう制御する必要がないことを表す。ア
ドレスＡ10以外の応答データであるアドレスＡ1jは、１
つ以上の子局に対して割り当てられる。制御のためのア
ドレスＡ1rにおいて、ｒは１〜ｋのうちの、どれか一つ
の値をとる。
【００５２】それから親局（１）は、応答状態に従っ
て、各子局１，２，…，ｌ，…，ｎ（２１，２２，…，
２ｌ，…，２ｎ）から、アドレスＡ1jを受信する（ステ
ップ１３５）。ここで、ｊ＝０〜ｋである。
【００５３】親局（１）が受信したアドレスＡ1jに、ア
ドレスＡ10以外の応答データがなくなるまで、アドレス
Ａ10以外の子局についてのみ、親局（１）は制御のため
の一つのアドレスＡ1rとデータを送信し、応答状態に従
って、各子局１，２，…，ｌ，…，ｎ（２１，２２，
…，２ｌ，…，２ｎ）から、アドレスＡ1jを受信する
（ステップ１３６）。
【００５４】親局（１）が受信したアドレスに、アドレ
スＡ10以外の応答データがなくなったとき、親局（１）
とすべての子局１，２，…，ｌ，…，ｎ（２１，２２，
…，２ｌ，…，２ｎ）との、データの送受信を中止する
かどうか、親局（１）が判断する（ステップ１３７）。
【００５５】データの送受信を中止しない場合には、親
局（１）の子局群に対する制御対象事象を変更して、上
記と同様の動作を行う（ステップ１３１）。つまり、図
８，図９のステップ１３１〜１３７を、ｉ＝２，３，…
として繰り返す。
【００５６】以下、本発明の遠隔制御方式の作用を説明
する。図１０は、本発明の第１の形態のフレーム構成
(1) を示すものであって、(a) はｉ＝１の場合、 (b)は
ｉ＝２の場合である。図１２は、本発明の第１の形態の
フレーム構成(2) を示すものである。図１３は、本発明
の第２の形態のフレーム構成を示すものである。図１
４，図１５は、それぞれ本発明の第３の形態のフレーム
構成(1),(2) を示すものである。図１６，図１７は、そ
れぞれ本発明の第４の形態のフレーム構成(1),(2)を示
すものである。
【００５７】本発明の第１の形態では、図２，図３の動
作フローに示す如く、ステップ１０４で、親局はアドレ
スＡi0以外の子局についてのみ、制御のためのアドレス
とデータを送信する。
【００５８】このように、本発明においては、図２２の
従来例の動作フローのステップ２００において、そして
図２１の従来例のフレーム構成図の送信フレームにおい
て、親局がすべての子局１，２，…，ｌ，…，ｎ（２
１，２２，…，２ｌ，…，２ｎ）に対して、時分割に絶
えず制御データを送信しているのと比べて、応答データ
から、制御データが不要であると判断される子局につい
ては、送信フレーム上、伝送領域をとらずに送信するの
で、情報伝送量を縮小することができる。
【００５９】本発明の第１の形態では、図１０に示す本
発明の第１の形態のフレーム構成(1) と、図１２に示す
本発明の第１の形態のフレーム構成(2) とによって、親
局と子局群とのデータの送受信を行う。
【００６０】図１０では、子局数は７個であり、図１０
(a）の制御データＳp ，応答データＲp ，制御デー
タＳp ，応答データＲp は、ステップ１０１でｉ＝
１のときの、ステップ１０２の親局から子局群へのデー
タの送信，ステップ１０３の親局の子局群からのデータ
の受信，ステップ１０４の親局から子局群へのデータの
送信、ステップ１０５の親局の子局群からのデータの受
信をそれぞれ表す。
【００６１】また、図１０(b) の制御データＳp ，応
答データＲp ，制御データＳp ，応答データＲp
は、ステップ１０１でｉ＝２のときの、ステップ１０２
の親局から子局群へのデータの送信、ステップ１０３の
親局の子局群からのデータの受信、ステップ１０４の親
局から子局群へのデータの送信、ステップ１０５の親局
の子局群からのデータの受信をそれぞれ表す。
【００６２】図１２では、子局数は７個であり、制御デ
ータＳp , 応答データＲp , 制御データＳp , 応
答データＲp , 制御データＳp , 応答データＲp
は、図２，図３のステップ１０１でｉ＝１のときの、ス
テップ１０２の親局から子局群へのデータの送信、ステ
ップ１０３の親局の子局群からのデータの受信、ステッ
プ１０４の親局から子局群へのデータの送信、ステップ
１０５の親局の子局群からのデータの受信、２回目のス
テップ１０４の親局から子局群へのデータの送信、２回
目のステップ１０５の親局の子局群からのデータの受信
をそれぞれ表す。
【００６３】図１０の制御データＳp と制御データＳ
p は、応答データから、制御データ不要であると判断
される子局について、送信フレーム上、伝送領域をとら
ずに、親局が制御データを送信している。制御データＳ
p では、子局１，３，６，７（２１，２３，２６，２
７）について、制御データを送信していない。また、制
御データＳp では、子局２，３，５，６，７（２２，
２３，２５，２６，２７）について、制御データを送信
していない。
【００６４】図１２の制御データＳp と制御データＳ
p は、応答データから、制御データ不要であると判断
される子局について、送信フレーム上、伝送領域をとら
ずに、親局が制御データを送信している。制御データＳ
p では、子局１，３，４，５，６，７（２１，２３，
２４，２５，２６，２７）について、制御データを送信
していない。また、制御データＳp では、子局１，
３，４，５，６，７（２１，２３，２４，２５，２６，
２７）について、制御データを送信していない。
【００６５】従って、図１０に示す本発明の第１の形態
のフレーム構成(1) と、図１２に示す本発明の第１の形
態のフレーム構成(2) の場合には、応答データから、制
御データ不要であると判断される子局について、送信フ
レーム上、伝送領域を取らずに親局が送信するので、情
報伝送量を縮小することができる。このように、本発明
の第１の形態では、先に述べたように情報伝送量を縮小
することができる。
【００６６】一方、本発明の第１の形態では、図２，図
３の本発明の第１の形態の動作フロー(1),(2) に示すご
とく、ステップ１０４で、親局はアドレスＡi0以外の子
局についてのみ、応答データであるアドレスＡ1jが同一
である、２つ以上の子局について、同一である制御のた
めのアドレスとデータを送信する。すなわち、応答デー
タが同一であるすべての子局に対して、送信フレーム
上、一つの伝送領域をとって、一つのアドレスとデータ
からなる制御データを送信する。
【００６７】従って、本発明の第１の形態の場合には、
図２２の従来例の動作フローのステップ２００で、そし
て図２１の従来例のフレーム構成図の送信フレームで、
親局が、すべての子局１，２，…，ｌ，…，ｎ（２１，
２２，…，２ｌ，…，２ｎ）に、時分割に絶えず制御デ
ータを送信しているのと比べて、親局（１）から、子局
１，２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，…，
２ｎ）に送信する情報伝送量を縮小することができる。
【００６８】図１０の、本発明の第１の形態のフレーム
構成(1) の、(a) ｉ＝１の制御データＳp は、子局
２，４，５，（２２，２４，２５）に、親局がアドレス
Ａ11とデータＤ11よりなる、一つの制御データを送信す
ることを示す。
【００６９】すなわち、従来例のフレーム構成では、送
信フレーム上に３つの伝送領域が必要であったものが、
本発明の第１の形態では、送信フレーム上に一つの伝送
領域をとればよい。従って、図１０(a) の場合には、従
来例と比べて、親局（１）から、子局１，２，…，ｌ，
…，ｎ（２１，２２，…，２ｌ，…，２ｎ）に送信す
る、情報伝送量を縮小することができる。このように、
本発明の第１の形態では、先に述べたように情報伝送量
を縮小することができる。
【００７０】本発明の第２の形態では、図４，図５の本
発明の第２の形態の動作フロー(1),(2) に示すごとく、
ステップ１１３で、親局は、次の制御データが不要であ
ると判断された１つ以上の子局から、応答データである
アドレスＡ00を受信する。この応答データであるアドレ
スＡ00は、親局（１）の子局１，２，…，ｌ，…，ｎ
（２１，２２，…，２ｌ，…，２ｎ）に対する、制御対
象事象を変更しても同一の値をとる。
【００７１】これは、図２，図３に示す、本発明の第１
の形態の動作フローのステップ１０３で、親局（１）
が、子局１，２，…，ｌ，…，ｎ（２１，２２，…，２
ｌ，…，２ｎ）に対する制御対象事象を変更するごと
に、次の制御データが不要であると判断された１つ以上
の子局から、応答データである異なるアドレスを受信す
るのと比べて、親局（１）が、子局１，２，…，ｌ，
…，ｎ（２１，２２，…，２ｌ，…，２ｎ）から受信す
る、次の制御データが不要であると判断される１つ以上
の子局から、応答データとして受信するアドレス数が少
なくてすむ。
【００７２】従って、本発明の第２の形態の場合には、
本発明の第１の形態の場合と比べて、次の制御データが
不要であると判断された１つ以上の子局から、応答デー
タとして受信するアドレス数が少なくてすむので、親局
（１）のメモリーに記憶しておくアドレス数が少なくて
すみ、このため、メモリー使用量を減少できる。従っ
て、親局（１）の回路構成を簡単にできる。
【００７３】図１３に示す、本発明の第２の形態のフレ
ーム構成は、図４，図５に示す、本発明の第２の形態の
動作フローの、ステップ１１３の動作である、各子局
１，２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，…，
２ｎ）から応答データであるアドレスＡ00とＡijを親局
（１）が受信する際の、フレーム構成を示している。
【００７４】図１３では、子局数は７個であり、図１３
(a) は、図２，図３に示す本発明の第１の形態の場合
の、ステップ１０３の、各子局１，２，３，４，５，
６，７（２１，２２，２３，２４，２５，２６，２７）
から、応答データであるアドレスＡijを、親局（１）が
受信する際のフレーム構成を、対比のため示している。
【００７５】そして、図２, 図３のステップ１０１で、
ｉ＝１，２，３の場合について、すなわち親局（１）の
子局１，２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，
…，２ｎ）に対する制御対象事象を変更した、３つの場
合についてフレーム構成を示す。
【００７６】また、図１３(b) は、図４，図５に示す本
発明の第２の形態の場合の、ステップ１１３の、各子局
１，２，３，４，５，６，７（２１，２２，２３，２
４，２５，２６，２７）から、応答データであるアドレ
スＡ00とＡijを親局（１）が受信する際のフレーム構成
を示す。
【００７７】そして、図４，図５のステップ１１１で、
ｉ＝１，２，３の場合について、すなわち親局（１）の
子局１，２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，
…，２ｎ）に対する制御対象事象を変更した、３つの場
合についてフレーム構成を示す。
【００７８】図１３(b) で、次の制御データが不要であ
ると判断される子局から、応答データとして親局が受信
するアドレスは、i ＝１の場合、つまり応答データＲp
の場合、ｉ＝２の場合、つまり応答データＲp の場
合、ｉ＝３の場合、つまり応答データＲp の場合、す
べて同一のアドレスＡ00となる。
【００７９】これは図１３(a) で、ｉ＝１の場合、つま
り応答データＲp の場合、ｉ＝２の場合、つまり応答
データＲp の場合、ｉ＝３の場合、つまり応答データ
Ｒpの場合、次の制御データが不要であると判断され
る子局から、応答データとして親局が受信するアドレス
が、それぞれＡ10，Ａ20，Ａ30となることと比べて、ア
ドレス数が１つでよい。
【００８０】従って、図１３(b) の場合には、図１３
(a) の場合に比べて、次の制御データが不要であると判
断される１つ以上の子局から、応答データとして受信す
るアドレス数が少なくてすむので、親局（１）のメモリ
に記憶しておくアドレス数が少なくてすみ、このための
メモリ使用量を減少できる。従って、親局（１）の回路
構成を簡単にできる。
【００８１】このように、本発明の第２の形態では、本
発明の第１の形態と比べて、前述のように、次の制御デ
ータが不要であると判断される１つ以上の子局から、応
答データとして受信するアドレス数を少なくできる。
【００８２】本発明の第３の形態では、図６，図７の本
発明の第３の形態の動作フロー(1),(2) に示すごとく、
ステップ１２４で、親局はアドレスＡio以外の子局につ
いてのみ、制御のためのデータを送信する。
【００８３】これは、図２，図３に示す、本発明の第１
の形態の動作フローのステップ１０４で、親局はアドレ
スＡi0以外の子局についてのみ、制御のためのアドレス
とデータを送信するのと比べて、親局（１）の、子局
１，２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，…，
２ｎ）に送信する制御データの伝送領域を、制御のため
のアドレスの分だけ減少させるので、情報伝送量を縮小
することができる。
【００８４】本発明の第３の形態では、図１４，図１５
の、本発明の第３の形態のフレーム構成(1),(2) によっ
て、親局と子局群とのデータの送受信を行う。
【００８５】図１４，図１５では、子局数は７個であ
り、制御データＳp , 応答データＲ p , 制御データ
Ｓp , 応答データＲp , 制御データＳp , 応答デ
ータＲ p は、ステップ１２１でｉ＝１のときの、ステ
ップ１２２の親局から子局群へのデータの送信、ステッ
プ１２３の親局の子局群からのデータの受信、ステップ
１２４の親局から子局群へのデータの送信、ステップ１
２５の親局の子局群からのデータの受信、２回目のステ
ップ１２４の親局から子局群へのデータの送信、２回目
のステップ１２５の親局の子局群からのデータの受信を
それぞれ表す。
【００８６】図１５では、子局数は７個であり、制御デ
ータＳp , 応答データＲp , 制御データＳp , 応
答データＲp , 制御データＳp , 応答データＲp
は、ステップ１２１でｉ＝１のときの、ステップ１２２
の親局から子局群へのデータの送信、ステップ１２３の
親局の子局群からのデータの受信、ステップ１２４の親
局から子局群へのデータの送信、ステップ１２５の親局
の子局群からのデータの受信、２回目のステップ１２４
の親局から子局群へのデータの送信、２回目のステップ
１２５の親局の子局群からのデータの受信をそれぞれ表
す。
【００８７】図１４において、親局は子局群へ制御のた
めのアドレスのないデータを、制御データＳp と制御
データＳp として送信するようにしている。また図１
５において、親局は子局群へ制御のためのアドレスのな
いデータを、制御データＳpと制御データＳp とし
て送信するようにしている。
【００８８】従って、図１４と図１５の場合には、図１
０(a) の制御データＳp 、図１０(b) の制御データＳ
p 、図１２の制御データＳp と制御データＳp の
場合に比べて、親局（１）の、子局１，２，…，ｌ，
…，ｎ（２１，２２，…，２ｌ，…，２ｎ）に送信する
制御データの伝送領域を、制御のためのアドレスの分だ
け減少させるので、情報伝送量を縮小することができ
る。このように、本発明の第３の形態では、本発明の第
１の形態に比べて前述のように制御データの情報伝送量
を縮小することができる。
【００８９】本発明の第４の形態では、図８，図９の第
４の形態の動作フロー(1),(2) に示すごとく、ステップ
１３４で、親局はアドレスＡi0以外の子局について、制
御のための一つのアドレスと、１つ以上のアドレスに対
応する１つ以上のデータを送信する。
【００９０】これは、図２，図３に示す、本発明の第１
の形態の動作フローのステップ１０４で、親局はアドレ
スＡi0以外の子局についてのみ、制御のためのアドレス
とデータを送信するのと比べて、親局（１）が、子局
１，２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，…，
２ｎ）に送信する制御データの伝送領域を、制御のため
の一つのアドレスを除いて、制御のためのその他のアド
レスの分だけ減少させるので、情報伝送量を縮小するこ
とができる。
【００９１】本発明の第４の形態では、図１６，図１７
の、本発明の第４の形態のフレーム構成(1),(2) によっ
て、親局と子局群とのデータの送受信を行う。
【００９２】図１６では、子局数は７個であり、制御デ
ータＳp , 応答データＲp , 制御データＳp , 応
答データＲp は、ステップ１３１でｉ＝１のときの、
ステップ１３２の親局から子局群へのデータの送信、ス
テップ１３３の親局の子局群からのデータの受信、ステ
ップ１３４の親局から子局群へのデータの送信、ステッ
プ１３５の親局の子局群からのデータの受信をそれぞれ
表す。
【００９３】図１７では、子局数は７個であり、制御デ
ータＳp , 応答データＲp , 制御データＳp , 応
答データＲp , 制御データＳp , 応答データＲp
は、ステップ１３１でｉ＝１のときの、ステップ１３２
の親局から子局群へのデータの送信、ステップ１３３の
親局の子局群からのデータの受信、ステップ１３４の親
局から子局群へのデータの送信、ステップ１３５の親局
の子局群からのデータの受信、２回目のステップ１３４
の親局から子局群へのデータの送信、２回目のステップ
１３５の親局の子局群からのデータの受信をそれぞれ表
す。
【００９４】図１６において、親局は子局群へ、制御の
ための一つのアドレスと、１つ以上のアドレスに対応す
る１つ以上のデータを、制御データＳp として送信す
るようにしている。また図１７において、親局は子局群
へ、制御のための一つのアドレスと、１つ以上のアドレ
スに対応する１つ以上のデータを、制御データＳp と
制御データＳp として送信するようにしている。
【００９５】従って、図１６と図１７の場合には、図１
０(a) の制御データＳp 、図１０(b) の制御データＳ
p 、図１２の制御データＳp と制御データＳp の
場合と比べて、親局（１）が、子局１，２，…，ｌ，
…，ｎ（２１，２２，…，２ｌ，…，２ｎ）に送信する
制御データの伝送領域を、制御のための一つのアドレス
を除いて、制御のためのその他のアドレスの分だけ減少
させるので、情報伝送量を縮小することができる。この
ように、本発明の第４の形態では、本発明の第１の形態
と比べて、前述のように制御データの情報伝送量を縮小
することができる。
【００９６】前述の課題を解決するため、本発明におい
ては、次の各具体的手段を備えている。
【００９７】(1) 親局（１）と複数の子局１，２，…，
ｎ（２１，２２，…，２ｎ）とが１本の伝送線路（１
０）を介して接続されるとともに、各子局にそれぞれ一
つの負荷１，２，…，ｎ（３１，３２，…，３ｎ）が接
続されており、親局がこの複数の子局に制御データを送
信したとき、各子局がそれぞれの負荷に制御データを送
信し、負荷から制御結果に応じた応答データを受信した
とき、複数の子局からそれぞれの負荷における制御結果
に対応する応答を、子局ごとに定められた順序で、時分
割多重に返送することによって、親局が複数の子局を制
御する遠隔制御システムにおいて、最初、親局がすべて
の子局に対して同一の制御データＤi0（ｉ＝１，２，…
であって、制御対象事象の番号を示す）を送信すること
によって、各子局はこの同一の制御データＤi0を受信し
処理して、アドレスＡij（ｊ＝０〜ｋであって、ｋは親
局が制御すべき子局グループの数を示し、ｊ＝０は親局
がその子局に制御データを送信する必要がないことを示
す）を親局に送信して応答し、次に、親局は応答アドレ
スＡijを受信し処理して、アドレスＡi0以外の子局につ
いてのみ、制御のためのアドレスＡijとデータＤijを送
信し、子局は前回送出した応答アドレスと受信した制御
アドレスとの一致検出によって、親局からの制御データ
を取り込むタイムスロットを決定して親局からの制御デ
ータを受信して負荷に送信し、負荷からの制御結果に応
じた応答データを受信したとき、アドレスＡijによって
親局に応答する手順を繰り返して行ない、親局が受信し
た子局からのアドレスＡij中に、アドレスＡi0以外のア
ドレスがなくなったとき、親局はすべての子局とのデー
タの送受信を中止するか否かを判断し、データの送受信
を中止しないときは、制御対象事象を変更して上記と同
じ動作を繰り返す。
【００９８】(2) (1) の場合に、子局に制御データを送
信する必要がないことを示す応答アドレスを、制御対象
事象の変更にかかわらず同一のアドレスＡ00とする。
【００９９】(3) 親局（１）と複数の子局１，２，…，
ｎ（２１，２２，…，２ｎ）とが１本の伝送線路（１
０）を介して接続されるとともに、各子局にそれぞれ一
つの負荷１，２，…，ｎ（３１，３２，…，３ｎ）が接
続されており、親局がこの複数の子局に制御データを送
信したとき、各子局がそれぞれの負荷に制御データを送
信し、負荷から制御結果に応じた応答データを受信した
とき、複数の子局からそれぞれの負荷における制御結果
に対応する応答を、子局ごとに定められた順序で、時分
割多重に返送することによって、親局が複数の子局を制
御する遠隔制御システムにおいて、最初、親局がすべて
の子局に対して同一の制御データＤi0（ｉ＝１，２，…
であって、制御対象事象の番号を示す）を送信すること
によって、各子局はこの同一の制御データＤi0を受信し
処理して、アドレスＡij（ｊ＝０〜ｋであって、ｋは親
局が制御すべき子局グループの数を示し、ｊ＝０は親局
がその子局に制御データを送信する必要がないことを示
す）を親局に送信して応答し、次に、親局は応答アドレ
スＡijを受信し処理して、アドレスＡi0以外の子局につ
いてのみ、制御のためのデータＤijを送信し、各子局は
自局より前順位のすべての子局の応答アドレスが、自局
が前回送出した応答アドレスと異なるアドレスかまたは
同じアドレスかに応じて、この応答アドレスに対応する
制御データの次の制御データに対応するタイムスロット
またはこの応答アドレスに対応する制御データのタイム
スロットに、親局からの制御データを受信して負荷に送
信し、負荷からの制御結果に応じた応答データを受信し
たとき、アドレスＡijによって親局に応答する手順を繰
り返して行ない、親局が受信した子局からのアドレスＡ
ij中に、アドレスＡi0以外のアドレスがなくなったと
き、親局はすべての子局とのデータの送受信を中止する
か否かを判断し、データの送受信を中止しないときは、
制御対象事象を変更して上記と同じ動作を繰り返す。
【０１００】(4) 親局（１）と複数の子局１，２，…，
ｎ（２１，２２，…，２ｎ）とが１本の伝送線路（１
０）を介して接続されるとともに、各子局にそれぞれ一
つの負荷１，２，…，ｎ（３１，３２，…，３ｎ）が接
続されており、親局がこの複数の子局に制御データを送
信したとき、各子局がそれぞれの負荷に制御データを送
信し、負荷から制御結果に応じた応答データを受信した
とき、複数の子局からそれぞれの負荷における制御結果
に対応する応答を子局ごとに定められた順序で、時分割
多重に返送することによって、親局が複数の子局を制御
する遠隔制御システムにおいて、最初、親局がすべての
子局に対して同一の制御データＤi0（ｉ＝１，２，…で
あって、制御対象事象の番号を示す）を送信することに
よって、各子局はこの同一の制御データＤi0を受信し処
理して、アドレスＡij（ｊ＝０〜ｋであって、ｋは親局
が制御すべき子局グループの数を示し、ｊ＝０は親局が
その子局に制御データを送信する必要がないことを示
す）を親局に送信して応答し、次に、親局は応答アドレ
スＡijを受信し処理して、アドレスＡi0以外の子局につ
いてのみ、制御のための一つのアドレスＡir（ｒは１〜
ｋのうちいずれか一つの値をとる）と一つ以上の応答ア
ドレスに対応する一つ以上の制御データすなわちｋ個の
制御データを送信し、各子局は自局より前順位のすべて
の子局の応答アドレスが、自局が前回送出した応答アド
レスと異なるアドレスかまたは同じアドレスかに応じ
て、この応答アドレスに対応する制御データの次の制御
データに対応するタイムスロットまたはこの応答アドレ
スに対応する制御データのタイムスロットに、親局から
の制御データを受信して負荷に送信し、負荷からの制御
結果に応じた応答データを受信したとき、アドレスＡij
によって親局に応答する手順を繰り返して行ない、親局
が受信した子局からのアドレスＡij中に、アドレスＡi0
以外のアドレスがなくなったとき、親局はすべての子局
とのデータの送受信を中止するか否かを判断し、データ
の送受信を中止しないときは、制御対象事象を変更して
上記と同じ動作を繰り返す。
【０１０１】
【発明の実施の形態】図１１は、本発明における親局と
子局のデータの送受信の実施形態を示したものである。
図中において、(a),(b),(c),(d) は、図１０の制御デー
タＳp ，制御データＳp ，制御データＳp ，応答
データＲp をそれぞれ示す。
【０１０２】図１８は、本発明における子局の実施形態
(1) を示したものである。図１９は、本発明における子
局の実施形態(2) を示したものである。図２０は、本発
明における親局の実施形態を示したものである。
【０１０３】図１８は、本発明の第１の形態から第３の
形態に記載の遠隔制御システムの子局１，２，…，ｌ，
…，ｎ（２１，２２，…，２ｌ，…，２ｎ）の構成例を
示している。以下、まず、本発明の第１の形態に関す
る、図１８の実施形態の動作を説明する。
【０１０４】図１８において、親局（１）から、伝送線
路（１０）を通して送信されてきた制御データＳlpは、
双方向性バッファ（６０）によって受信され、Ｓ／Ｐ変
換回路（６１）に入力される。Ｓ／Ｐ変換回路（６１）
は、シリアルデータである制御データＳlpを、パラレル
データであるアドレスＳlaとデータＳldに分ける。これ
は、図１０(b）では、制御データＳp の切り分けに相
当する。
【０１０５】アドレスＳlaは、比較回路（６４）に入力
され、固有アドレス設定回路（６３）から出力されてい
るデータＡlpと比較され、一致している場合には、
“Ｈ”のクロック信号ＣＫ１２を出力する。クロック信
号ＣＫ１２は、ＯＲ回路（６５）を通してフリップフロ
ップ回路（６６）に入力され、制御データであるアドレ
スＳlaとデータＳldを打ち、データＳcaとＳcdをフリッ
プフロップ回路（６６）から出力する。
【０１０６】ここでデータＡlpは、負荷ｌ（３ｌ）から
送信されてきた応答データＲlqを、双方向性バッファ
（７３）を通して、固有アドレス設定回路（６３）で受
信したものである。ここでは、本発明の第１の形態につ
いて考えているので、先アドレス設定回路（７４）はな
いものとして、図１８の子局の実施形態を扱う。従っ
て、固有アドレス設定回路（６３）の出力データＡ
lpは、負荷ｌ（３ｌ）の応答データＲlqを示していると
考えてよい。例えば図１０(b) では、応答データＲp
の各子局の値となる。
【０１０７】フリップフロップ回路（６６）から出力さ
れたデータＳcaとＳcdは、メモリー１，２，３（６８，
６９，７０，）のうちの、どれか一つのメモリーをアク
セスして、データＤlmをデータバス（７１）上に出力す
る。パラレルデータＤlmは、Ｐ／Ｓ変換回路（７２）に
よって、パラレルデータからシリアルデータＳlqに変換
され、双方向性バッファ（７３）を通して負荷ｌ（３
ｌ）へ送信される。
【０１０８】負荷ｌ（３ｌ）は、これに対して応答デー
タＲlqを発生する。子局ｌ（２ｌ）は、応答データＲlq
を双方向性バッファ（７３）を通して受信し、双方向性
バッファ（６０）を通して、親局（１）に応答データＲ
lpとして送信する。このとき、固有アドレス設定回路
（６３）の出力データＡlpは、応答データＲlqの値によ
って変化する。
【０１０９】図１０(b) において、この応答データＲlq
は、応答データＲp である。ところで、本発明の第１
の形態においては、すべての子局１，２，…，ｌ，…，
ｎ（２１，２２，…，２ｌ，…，２ｎ）は、親局（１）
から同一の制御データＤi0を、まず受信する（図２，図
３のステップ１０２）。これは、図１０(b) において
は、制御データＳp である。
【０１１０】制御データＳp は、親局（１）の、すべ
ての子局１，２，…，ｌ，…，ｎ（２１，２２，…，２
ｌ，…，２ｎ）に対する、このときの制御対象事象を通
知するものである。そして、図１８においては、制御デ
ータＳlpとして、双方向性バッファ（６０）を通して入
力され、Ｓ／Ｐ変換回路（６１）で、シリアルデータか
らパラレルデータに変換される。このとき、データ幅
は、Ｓlaのビット幅だけでよく、Ｓlaに加えて、Ｓldの
ビット幅をもってもよい。
【０１１１】データＳlaの部分は、データ抽出信号発生
回路（６２）に入力され、クロック信号ＣＫ11を発生す
る。クロック信号ＣＫ11は、ＯＲ回路（６５）を通して
フリップフロップ回路（６６）を打ち、制御データ
Ｄi0、すなわち図１０(b) の制御データＳp ・Ｄ
20を、アドレスバス（６７）上に出力する。
【０１１２】アドレスバス（６７）上に出力された制御
データＳp は、メモリ１，２，３（６８，６９，７
０）に入力され、メモリー１，２，３（６８，６９，７
０）のうちの、どれか一つのメモリーをアクセスして、
データＤlmをデータバス（７１）上に出力する。
【０１１３】このパラレルデータＤlmは、Ｐ／Ｓ 変換
回路（７２）によってパラレルデータからシリアルデー
タＳlqに変換され、双方向性バッファ（７３）を通して
負荷ｌ（３ｌ）へ、制御対象事象を知らせるデータおよ
び制御値を知らせるデータとして送信される。
【０１１４】本発明の第２の形態に関する、図１８に示
す子局の実施形態(1) の動作は、上述の第１の形態に関
する動作と同様である。
【０１１５】本発明の第３の形態に関する、図１８に示
す子局の実施形態(1) の動作を以下に説明する。本発明
の第１の形態と第２の形態では、先アドレス設定回路
（７４）はないものとして、図１８の子局の実施形態を
扱ったが、第３の形態では先アドレス設定回路（７４）
があるものとして扱う。
【０１１６】図１８の本発明の子局の実施形態(1) にお
いて、親局（１）から伝送線路（１０）を通して送信さ
れてきた制御データＳlpは、双方向性バッファ（６０）
により受信され、Ｓ／Ｐ変換回路（６１）に入力され
る。
【０１１７】Ｓ／Ｐ変換回路（６１）は、シリアルデー
タである制御データＳlpを、パラレルデータＳleに変換
する。このとき、データ幅は、Ｓlaのビット幅だけでよ
い。ここで、制御データＳlpは、例えば図１５の、本発
明の第３の形態のフレーム構成図(2）の、制御データＳ
p のＤ11, Ｄ12に対応する。
【０１１８】いま、図１５において、図１８の子局を子
局４と考えると、応答データＲp は、制御データＳlp
と同様に、双方向性バッファ（６０）を通して、先アド
レス設定回路（７４）に子局１分から子局３分まで受信
され、アドレスＡ10以外のどういうアドレスがあるか調
べられる。このアドレスＡ10は、図６，図７の本発明の
第３の形態の動作フローの、ステップ１２４のアドレス
Ａi0に相当している。先アドレス設定回路（７４）の出
力データＡlbは、固有アドレス設定回路（６３）に入力
される。
【０１１９】応答データＲp の子局４分は、図１８で
応答データＲlqとして双方向性バッファ（７３）を通し
て負荷ｌ（３ｌ）、この場合には負荷４（３４）から子
局に受信され、固有アドレス設定回路（６３）に入力さ
れ、他方、そのまま双方向性バッファ（６０）を通して
応答データＲlpとして親局（１）に送信されたものであ
る。
【０１２０】固有アドレス設定回路（６３）に入力され
た応答データＲp の子局４分Ａ12は、先アドレス設定
回路（７４）の出力データＡlbと処理され、次の親局
（１）からの制御データＳlpを取り込むタイムスロット
位置を決定し、比較回路（６４）にデータＡlpとして出
力される。
【０１２１】このデータＡlpと、Ｓ／Ｐ変換回路（６
１）から出力される、上述のパラレルデータＳle中のデ
ータＳla（パラレルデータＳleと全く同一とは限らな
い）は、比較回路（６４）に入力され、クロック信号Ｃ
Ｋ１２を出力する。クロック信号ＣＫ１２は、ＯＲ回路
（６５）を通してフリップフロップ回路（６６）に入力
され、パラレルデータＳleを、制御データＳlpを取り込
むタイムスロット位置として、適切なタイミングで打
ち、出力パラレルデータＳlmをフリップフロップ回路
（６６）から出力する。図１５において、制御データＳ
p のタイムスロットデータＤ12が、出力パラレルデー
タＳlmとなる。
【０１２２】本発明の第３の形態である、フリップフロ
ップ回路（６６）から出力されたパラレルデータＳ
lmは、アドレスバス（６７）上のデータとしてメモリ
１，２，３（６８，６９，７０）に入力される。パラレ
ルデータＳlmは、メモリー１，２，３（６８，６９，７
０）のうちの、どれか一つのメモリーをアクセスして、
データＤlmをデータバス（７１）上に出力する。
【０１２３】パラレルデータＤlmは、Ｐ／Ｓ変換回路
（７２）によって、パラレルデータからシリアルデータ
Ｓlqに変換され、双方向性バッファ（７３）を通して負
荷ｌ（３ｌ）へ送信される。
【０１２４】負荷ｌ（３ｌ）は、これに対して応答デー
タＲlqを生じる。子局ｌ（２ｌ）は、応答データＲlqを
双方向性バッファ（７３）を通して受信し、双方向性バ
ッファ（６０）を通して親局（１）に応答データＲlpと
して送信する。このとき応答データＲlqは、固有アドレ
ス設定回路（６３）にも入力される。図１５において、
応答データＲp の子局４分Ａ10がこれに対応する。
【０１２５】ところで、本発明の第３の形態において、
すべての子局１，２，…，ｌ，…，ｎ（２１，２２，
…，２ｌ，…，２ｎ）は、親局（１）から同一の制御デ
ータＤ i0をまず受信する（図６のステップ１２２）。こ
れは、図１５では制御データＳ p である。
【０１２６】制御データＳp は、親局（１）のすべて
の子局１，２，…，ｌ，…，ｎ（２１，２２，…，２
ｌ，…，２ｎ）に対する、このときの制御対象事象を知
らせるものである。そして図１８では、制御データＳlp
として、双方向性バッファ（６０）を通して入力され、
Ｓ／Ｐ変換回路（６１）でシリアルデータからパラレル
データに変換される。このときデータ幅は、Ｓlaのビッ
ト幅だけでよく、Ｓlaに加えてＳldのビット幅をもって
もよい。
【０１２７】データＳla部分は、データ抽出信号発生回
路（６２）に入力され、クロック信号ＣＫ１１を発生す
る。クロック信号ＣＫ１１は、ＯＲ回路（６５）を通し
てフリップフロップ回路（６６）を打ち、制御データＤ
i0、すなわち図１５の制御データＳp ・Ｄ10を、アド
レスバス（６７）上に出力する。
【０１２８】アドレスバス（６７）上に出力された制御
データＳp は、メモリ１，２，３（６８，６９，７
０）に入力され、メモリー１，２，３（６８，６９，７
０）のうちの、どれか一つのメモリをアクセスして、デ
ータＤlmをデータバス（７１）上に出力する。
【０１２９】このパラレルデータＤlmは、Ｐ／Ｓ変換回
路（７２）によって、パラレルデータからシリアルデー
タＳlqに変換され、双方向性バッファ（７３）を通して
負荷ｌ（３ｌ）へ、制御対象事象を知らせるデータおよ
び制御値を知らせるデータとして送信される。
【０１３０】図１９は、本発明の第４の形態の場合の、
遠隔制御システムの子局１，２，…，ｌ，…，ｎ（２
１，２２，…，２ｌ，…，２ｎ）の構成例を示してい
る。以下、本発明の第４の形態に関する、図１９の実施
形態の動作を説明する。
【０１３１】図１９に示す、本発明における子局の実施
形態(2) において、親局（１）から伝送線路（１０）を
通して送信されてきた制御データＳlpは、双方向性バッ
ファ（８０）により受信され、Ｓ／Ｐ変換回路（８１）
に入力される。
【０１３２】Ｓ／Ｐ変換回路（８１）は、シリアルデー
タである制御データＳlpを、パラレルデータＳleに変換
する。制御データＳlpは、アドレスとデータに分類でき
る。
【０１３３】パラレルデータＳleがアドレスＳlaである
とき、アドレスＳlaはデータ抽出信号発生回路（８２）
に入力され、クロック信号ＣＫ２１を発生する。クロッ
ク信号ＣＫ２１は、フリップフロップ回路（８５）を打
ち、制御データであるアドレスＳlaを、パラレルデータ
Ｓcaとしてアドレスバス（８７）上に出力する。これ
は、図１７における、制御データＳp のタイムスロッ
トデータＡ11に対応する。
【０１３４】パラレルデータＳleが、データＳldである
ときを考える。いま、図１７において、図１９に示され
た子局を子局４と考えると、応答データＲp は制御デ
ータＳlpと同様に、双方向性バッファ（８０）を通して
先アドレス設定回路（９４）に子局１分から子局３分ま
で受信され、アドレスＡ10以外のどういうアドレスがあ
るか調べられる。
【０１３５】このアドレスＡ10は、図８，図９に示す本
発明の第４の形態の動作フローにおける、ステップ１３
４のアドレスＡi0に相当している。先アドレス設定回路
（９４）の出力データＡlbは、固有アドレス設定回路
（８３）に入力される。
【０１３６】応答データＲp の子局４分は、図１９に
おいて、応答データＲlqとして双方向性バッファ（９
３）を通して負荷ｌ（３ｌ）、この場合には負荷４（３
４）から子局に受信され、固有アドレス設定回路（８
３）に入力され、他方、そのまま双方向性バッファ（８
０）を通して、応答データＲlpとして親局（１）に送信
されたものである。
【０１３７】固有アドレス設定回路（８３）に入力され
た応答データＲp の子局４分Ａ12は、先アドレス設定
回路（９４）の出力データＡlbと処理され、次の親局
（１）からの制御データＳlpを取り込むタイムスロット
位置を決定し、比較回路（８４）にデータＡlpとして出
力される。
【０１３８】このデータＡlpと、Ｓ／Ｐ変換回路（８
１）から出力される、上述のパラレルデータＳleすなわ
ちデータＳldは、比較回路（８４）に入力され、クロッ
ク信号ＣＫ２２を出力する。クロック信号ＣＫ２２は、
フリップフロップ回路（８６）に入力され、データＳld
を、制御データＳlpを取り込むタイムスロット位置とし
て適切なときに打ち、出力パラレルデータＳcdをフリッ
プフロップ回路（８６）から出力する。図１７におい
て、制御データＳp のタイムスロットデータＤ12が、
出力パラレルデータＳcdとなる。
【０１３９】本発明の第４の形態である、フリップフロ
ップ回路（８５）から出力されたパラレルデータＳ
caと、フリップフロップ回路（８６）から出力されたパ
ラレルデータＳcdは、アドレスバス（８７）上のデータ
として、メモリ１，２，３（８８，８９，９０）に入力
される。パラレルデータＳcaとパラレルデータＳcdは、
メモリ１，２，３（８８，８９，９０）のうちの、どれ
か一つのメモリをアクセスして、データＤlmをデータバ
ス（９１）上に出力する。
【０１４０】ここで、図１７において、図１９に示され
た子局を子局４と考えると、パラレルデータＳcaとパラ
レルデータＳcdは、図１７の制御データＳp におい
て、それぞれタイムスロットデータＡ11, Ｄ12となる。
また、図１９に示された子局を子局２と考えると、パラ
レルデータＳcaとパラレルデータＳcdは、図１７の制御
データＳp において、それぞれタイムスロットデータ
Ａ11, Ｄ11となる。
【０１４１】パラレルデータＤlmは、Ｐ／Ｓ変換回路
（９２）によって、パラレルデータからシリアルデータ
Ｓlqに変換され、双方向性バッファ（９３）を通して負
荷ｌ（３１）へ送信される。
【０１４２】負荷ｌ（３ｌ）は、これに対して応答デー
タＲlqを生じる。子局ｌ（２ｌ）は、応答データＲlqを
双方向性バッファ（９３）を通して受信し、双方向性バ
ッファ（８０）を通して親局（１）に応答データＲlpと
して送信する。このとき応答データＲlqは、固有アドレ
ス設定回路（８３）にも入力される。図１９に示された
子局を子局４と考えると、図１７における応答データＲ
p の子局４分Ａ10がこれに対応する。
【０１４３】ところで、本発明の第４の形態において、
すべての子局１，２，…，ｌ，…，ｎ（２１，２２，
…，２ｌ，…，２ｎ）は、親局（１）から同一の制御デ
ータＤ i0をまず受信する（図５のステップ１３２）。こ
れは、図１７では、制御データＳp に対応する。
【０１４４】制御データＳp は、親局（１）のすべて
の子局１，２，…，ｌ，…，ｎ（２１，２２，…，２
ｌ，…，２ｎ）に対する、このときの制御対象事象を知
らせるものである。そして、図１９において、制御デー
タＳlpとして双方向性バッファ（８０）を通して入力さ
れ、Ｓ／Ｐ変換回路（８１）でシリアルデータからパラ
レルデータに変換される。このときデータ幅は、Ｓlaの
ビット幅とする。
【０１４５】データＳlaはデータ抽出信号発生回路（８
２）に入力され、クロック信号ＣＫ２１を発生する。ク
ロック信号ＣＫ２１はフリップフロップ回路（８５）を
打ち、制御データＤi0、すなわち図１７に示された制御
データＳp ・Ｄ10をアドレスバス（８７）上に出力す
る。
【０１４６】アドレスバス（８７）上に出力された制御
データＳp は、メモリー１，２，３（８８，８９，９
０）に入力され、メモリー１，２，３（８８，８９，９
０）のうちの、どれか一つのメモリをアクセスして、デ
ータＤlmをデータバス（９１）上に出力する。
【０１４７】このパラレルデータＤlmは、Ｐ／Ｓ変換回
路（９２）によって、パラレルデータからシリアルデー
タＳlqに変換され、双方向性バッファ（９３）を通して
負荷ｌ（３ｌ）へ、制御対象事象を知らせるデータおよ
び制御値を知らせるデータとして送信される。
【０１４８】図１１に、図１０に示された本発明の第１
の形態のフレーム構成における、親局（１）と子局１，
２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，…，２
ｎ）のデータの送受信の実施形態を示す。ここで子局数
は７個である。
【０１４９】図１１(a) は、図１０(a) の制御データＳ
p の、親局（１）から子局１，２，…，６，７（２
１，２２，…，２６，２７）へのデータの送信を示す。
ここで、親局からすべての子局へ、同一時間に制御デー
タＤ10を送信している。
【０１５０】図１１(b) は、図１０(a) の制御データＳ
p の、親局（１）から子局１，２，…，６，７（２
１，２２，…，２６，２７）へのデータの送信を示す。
ここで、親局（１）から子局２，４，５（２２，２４，
２５）へ、同一時間にアドレスＡ11とデータＤ11より成
る制御データを送信している。これは、図１０(a) の応
答データＲp の、子局２，４，５分のアドレスＡ11に
対応した送信である。応答データＲp の、子局１，
３，６，７分のアドレスＡ10に対応した送信は行わな
い。
【０１５１】図１１(c) は、図１０(b) の制御データＳ
p の、親局（１）から子局１，２，…，６，７（２
１，２２，…，２６，２７）へのデータの送信を示す。
ここで、親局（１）から子局１（２１）へ、アドレスＡ
21とデータＤ21よりなる制御データを送信している。こ
れは、図１０(b) の応答データＲp の、子局４分のア
ドレスＡ21に対応した送信である。
【０１５２】一方、親局（１）から子局４（２４）へ、
アドレスＡ22とデータＤ22よりなる制御データを送信し
ている。これは、図１０（ｂ）の応答データＲp の、
子局４分のアドレスＡ22に対応した送信である。応答デ
ータＲp の、子局２，３，５，６，７分のアドレスＡ
20に対応した送信は行わない。
【０１５３】図１１(d) は、図１０(a) の応答データＲ
p の、親局の子局１，２，…，６，７（２１，２２，
…，２６，２７）からのデータの受信を示す。ここで、
すべての子局１，２，…，６，７（２１，２２，…，２
６，２７）から、時分割に、それぞれアドレスＡ10，Ａ
11，Ａ10，Ａ11，Ａ11，Ａ10，Ａ10よりなる応答データ
を受信している。これは、図１０(a) の制御データＳp
の送信に対応した受信である。ここで、各タイムスロ
ットに、同一アドレスのものがあってよい。
【０１５４】本発明の第２の形態から第４の形態まで
の、親局（１）と、子局１，２，…，ｌ，…，ｎ（２
１，２２，…，２ｌ，…，２ｎ）のデータの送受信は、
本発明の第１の形態の実施例である図１１と同様に行わ
れる。
【０１５５】図２０に、本発明における親局（１）の実
施形態を示す。図１０に示す、本発明の第１の形態にお
けるフレーム構成(1) の(a) を参照して、図２０の実施
形態の動作を説明する。
【０１５６】図１０(a) の制御データＳp は、親局
（１）に、外部からデータＤr を、データ入力回路（２
１０）を通して入力することにより発生する。データ入
力回路（２１０）は、データＤr を、データＤs として
データ処理回路（２１３）に出力する。データ処理回路
（２１３）は、データＤs を入力として、データＤp を
出力する。データＤp は、制御データＳp 、すなわち
データＤ10そのものであり、出力レジスタ（２１４）を
通して、双方向性バッファ（２１１）から制御データＳ
p として子局群へ出力される。
【０１５７】図１０(a) の応答データＲp は、親局
（１）に、子局群から双方向性バッファ（２１１）を通
して入力され、データ処理回路（２１３）で、記憶回路
（２１５）のメモリー内容を参照することによって処理
し、データＤp を出力する。データＤp は、アドレスＡ
11とデータＤ11よりなる制御データＳp そのものであ
り、出力レジスタ（２１４）を通して、双方向性バッフ
ァ（２１１）から制御データＳp として子局群へ出力さ
れる。
【０１５８】データ処理回路（２１３）において、記憶
回路（２１５）のメモリー内容を参照することによって
処理するとは、１つ以上のアドレス値よりなり、すべて
の子局についてタイムスロットデータであるアドレス値
をもつ応答データＲp の、制御データＳp を送信し
た時点であらかじめ予想されるすべてのアドレス値に対
応するデータ値を、記憶回路（２１５）のメモリー内容
から、応答データＲpの実際のアドレス値に対応して
もってくることによって、アドレスとデータより成る制
御データであるデータＤp を作成することをいう。ここ
で、データＤpのアドレス部分は、応答データＲp の
アドレス値をそのまま使っている。
【０１５９】
【発明の効果】以上説明したように、本発明の第１の形
態によれば、親局は応答データであるアドレスＡio以外
の子局についてのみ、制御のためのアドレスとデータを
送信する。これは、従来例のフレーム構成の送信フレー
ムにおいて、親局がすべての子局１，２，…，ｌ，…，
ｎ（２１，２２，…，２ｌ，…，２ｎ）に、時分割に絶
えず制御データを送信しているのと比べて、応答データ
から制御データ不要であると判断される子局について、
送信フレーム上伝送領域を取らずに送信するので、情報
伝送量を縮小することができる。
【０１６０】一方、本発明の第１の形態では、親局はア
ドレスＡio以外の子局についてのみ、応答データである
アドレスＡ1jが同一である２つ以上の子局について、同
一である、制御のためのアドレスとデータを送信する。
すなわち、同一応答データであるすべての子局に対し
て、送信フレーム上一つの伝送領域を取って、一つの、
アドレスとデータより成る制御データを送信する。
【０１６１】従って、本発明の第１の形態の場合には、
従来例のフレーム構成の送信フレームにおいて、親局が
すべての子局１，２，…，ｌ，…，ｎ（２１，２２，
…，２ｌ，…，２ｎ）に、時分割に絶えず制御データを
送信している場合に比べて、親局（１）から子局１，
２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，…，２
ｎ）に送信する情報伝送量を縮小することができる。
【０１６２】本発明の第２の形態では、親局は、次の制
御データが不要であると判断された１つ以上の子局か
ら、応答データであるアドレスＡooを受信する。この応
答データであるアドレスＡooは、親局（１）の子局１，
２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，…，２
ｎ）に対する、制御対象事象を変更しても同一の値をと
る。
【０１６３】従って、本発明の第１の形態において、親
局（１）の子局１，２，…，ｌ，…，ｎ（２１，２２，
…，２ｌ，…，２ｎ）に対する制御対象事象を変更する
ごとに、次の制御データが不要であると判断された１つ
以上の子局から、応答データである異なるアドレスを受
信するのと比べて、親局（１）が子局１，２，…，ｌ，
…，ｎ（２１，２２，…，２ｌ，…，２ｎ）から受信す
る、次の制御データが不要であると判断される１つ以上
の子局から、応答データとして受信するアドレス数が少
なくてすむ。
【０１６４】このように、本発明の第２の形態の場合に
は、本発明の第１の形態の場合と比べて、次の制御デー
タが不要であると判断される１つ以上の子局から、応答
データとして受信するアドレス数が少なくてすむので、
親局（１）のメモリーに記憶しておくアドレス数が少な
くてすみ、このためメモリー使用量を減少できる。従っ
て、親局（１）の回路構成を簡単にできる。
【０１６５】本発明の第３の形態では、親局はアドレス
Ａio以外の子局についてのみ、制御のためのデータを送
信する。これは、本発明の第１の形態において、親局が
アドレスＡio以外の子局についてのみ、制御のためのア
ドレスとデータを送信するのと比べて、親局（１）が子
局１，２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，
…，２ｎ）に送信する制御データの伝送領域を、制御の
ためのアドレスの分だけ減少するので、情報伝送量を縮
小することができる。
【０１６６】本発明の第４の形態では、親局はアドレス
Ａio以外の子局について、制御のための一つのアドレス
と、１つ以上のアドレスに対応する１つ以上のデータを
送信する。これは、本発明の第１の形態において、親局
がアドレスＡio以外の子局についてのみ、制御のための
アドレスとデータを送信するのと比べて、親局（１）が
子局１，２，…，ｌ，…，ｎ（２１，２２，…，２ｌ，
…，２ｎ）に送信する制御データの伝送領域を、制御の
ための一つのアドレスを除いて、制御のためのその他の
アドレスの分だけ減少するので、情報伝送量を縮小する
ことができる。
【図面の簡単な説明】
【図１】本発明の遠隔制御方式の接続構成を示す図であ
る。
【図２】本発明の第１の形態の動作フロー(1) を示す図
である。
【図３】本発明の第１の形態の動作フロー(2) を示す図
である。
【図４】本発明の第２の形態の動作フロー(1) を示す図
である。
【図５】本発明の第２の形態の動作フロー(2) を示す図
である。
【図６】本発明の第３の形態の動作フロー(1) を示す図
である。
【図７】本発明の第３の形態の動作フロー(2) を示す図
である。
【図８】本発明の第４の形態の動作フロー(1) を示す図
である。
【図９】本発明の第４の形態の動作フロー(2) を示す図
である。
【図１０】本発明の第１の形態のフレーム構成(1) を示
す図であって、(a) はｉ＝１の場合、 (b)はｉ＝２の場
合である。
【図１１】本発明における親局と子局のデータの送受信
の実施形態を示す図であって、(a) は制御データＳ
p 、(b) は制御データＳp 、(c) は制御データＳp
、(d) は応答データＲp をそれぞれ示す。
【図１２】本発明の第１の形態のフレーム構成(2) を示
す図である。
【図１３】本発明の第２の形態のフレーム構成を示す図
であって、(a) は対比のため示した第１の形態の場合、
(b) は第２の形態の場合を示す。
【図１４】本発明の第３の形態のフレーム構成(1) を示
す図である。
【図１５】本発明の第３の形態のフレーム構成(2) を示
す図である。
【図１６】本発明の第４の形態のフレーム構成(1) を示
す図である。
【図１７】本発明の第４の形態のフレーム構成(2) を示
す図である。
【図１８】本発明における子局の実施形態(1) を示す図
である。
【図１９】本発明における子局の実施形態(2) を示す図
である。
【図２０】本発明における親局の実施形態を示す図であ
る。
【図２１】従来例のフレーム構成を示す図である。
【図２２】従来例の動作フローを示す図である。
【符号の説明】
１ 親局 １０ 伝送線路 ２１，２２，…，２ｎ 子局 ３１，３２，…，３ｎ 負荷 ６０ 双方向性バッファ ６１ Ｓ／Ｐ変換回路 ６２ データ抽出信号発生回路 ６３ 固有アドレス設定回路 ６４ 比較回路 ７２ Ｐ／Ｓ変換回路 ７３ 双方向性バッファ ７４ 先アドレス設定回路 ８０ 双方向性バッファ ８１ Ｓ／Ｐ変換回路 ８２ データ抽出信号発生回路 ８３ 固有アドレス設定回路 ８４ 比較回路 ９２ Ｐ／Ｓ変換回路 ９３ 双方向性バッファ ９４ 先アドレス設定回路 ２１０ データ入力回路 ２１１ 双方向性バッファ ２１２ 入力レジスタ ２１３ データ処理回路 ２１４ 出力レジスタ ２１５ 記憶回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 親局と複数の子局とが１本の伝送線路を
    介して接続されるとともに、各子局にそれぞれ一つの負
    荷が接続されており、親局が該複数の子局に制御データ
    を送信したとき、各子局がそれぞれの負荷に制御データ
    を送信し、負荷から制御結果に応じた応答データを受信
    したとき、該複数の子局からそれぞれの負荷における制
    御結果に対応する応答を子局ごとに定められた順序で、
    時分割多重に返送することによって、親局が該複数の子
    局を制御する遠隔制御システムにおいて、 最初、親局がすべての子局に対して同一の制御データＤ
    i0（ｉ＝１，２，…であって、制御対象事象の番号を示
    す）を送信することによって、各子局は該同一の制御デ
    ータＤi0を受信し処理して、アドレスＡij（ｊ＝０〜ｋ
    であって、ｋは親局が制御すべき子局グループの数を示
    し、ｊ＝０は親局がその子局に制御データを送信する必
    要がないことを示す）を親局に送信して応答し、 次に、親局は応答アドレスＡijを受信し処理して、アド
    レスＡi0以外の子局についてのみ、制御のためのアドレ
    スＡijとデータＤijを送信し、子局は前回送出した応答
    アドレスと受信した制御アドレスとの一致検出によっ
    て、親局からの制御データを取り込むタイムスロットを
    決定して親局からの制御データを受信して負荷に送信
    し、負荷からの制御結果に応じた応答データを受信した
    とき、アドレスＡijによって親局に応答する手順を繰り
    返して行ない、 親局が受信した子局からのアドレスＡij中に、アドレス
    Ａi0以外のアドレスがなくなったとき、親局はすべての
    子局とのデータの送受信を中止するか否かを判断し、デ
    ータの送受信を中止しないときは、前記制御対象事象を
    変更して上記と同じ動作を繰り返すことを特徴とする遠
    隔制御方式。
  2. 【請求項２】 請求項１に記載の遠隔制御方式におい
    て、前記子局に制御データを送信する必要がないことを
    示す応答アドレスが、制御対象事象の変更にかかわらず
    同一のアドレスＡ00であることを特徴とする遠隔制御方
    式。
  3. 【請求項３】 親局と複数の子局とが１本の伝送線路を
    介して接続されるとともに、各子局にそれぞれ一つの負
    荷が接続されており、親局が該複数の子局に制御データ
    を送信したとき、各子局がそれぞれの負荷に制御データ
    を送信し、負荷から制御結果に応じた応答データを受信
    したとき、該複数の子局からそれぞれの負荷における制
    御結果に対応する応答を子局ごとに定められた順序で、
    時分割多重に返送することによって、親局が該複数の子
    局を制御する遠隔制御システムにおいて、 最初、親局がすべての子局に対して同一の制御データＤ
    i0（ｉ＝１，２，…であって、制御対象事象の番号を示
    す）を送信することによって、各子局は該同一の制御デ
    ータＤi0を受信し処理して、アドレスＡij（ｊ＝０〜ｋ
    であって、ｋは親局が制御すべき子局グループの数を示
    し、ｊ＝０は親局がその子局に制御データを送信する必
    要がないことを示す）を親局に送信して応答し、 次に、親局は応答アドレスＡijを受信し処理して、アド
    レスＡi0以外の子局についてのみ、制御のためのデータ
    Ｄijを送信し、各子局は自局より前順位のすべての子局
    の応答アドレスが、自局が前回送出した応答アドレスと
    異なるアドレスかまたは同じアドレスかに応じて、該応
    答アドレスに対応する制御データの次の制御データに対
    応するタイムスロットまたは該応答アドレスに対応する
    制御データのタイムスロットに、親局からの制御データ
    を受信して負荷に送信し、負荷からの制御結果に応じた
    応答データを受信したとき、アドレスＡijによって親局
    に応答する手順を繰り返して行ない、 親局が受信した子局からのアドレスＡij中に、アドレス
    Ａi0以外のアドレスがなくなったとき、親局はすべての
    子局とのデータの送受信を中止するか否かを判断し、デ
    ータの送受信を中止しないときは、前記制御対象事象を
    変更して上記と同じ動作を繰り返すことを特徴とする遠
    隔制御方式。
  4. 【請求項４】 親局と複数の子局とが１本の伝送線路を
    介して接続されるとともに、各子局にそれぞれ一つの負
    荷が接続されており、親局が該複数の子局に制御データ
    を送信したとき、各子局がそれぞれの負荷に制御データ
    を送信し、負荷から制御結果に応じた応答データを受信
    したとき、該複数の子局からそれぞれの負荷における制
    御結果に対応する応答を子局ごとに定められた順序で、
    時分割多重に返送することによって、親局が該複数の子
    局を制御する遠隔制御システムにおいて、 最初、親局がすべての子局に対して同一の制御データＤ
    i0（ｉ＝１，２，…であって、制御対象事象の番号を示
    す）を送信することによって、各子局は該同一の制御デ
    ータＤi0を受信し処理して、アドレスＡij（ｊ＝０〜ｋ
    であって、ｋは親局が制御すべき子局グループの数を示
    し、ｊ＝０は親局がその子局に制御データを送信する必
    要がないことを示す）を親局に送信して応答し、 次に、親局は応答アドレスＡijを受信し処理して、アド
    レスＡi0以外の子局についてのみ、制御のための一つの
    アドレスＡir（ｒは１〜ｋのうちいずれか一つの値をと
    る）と一つ以上の応答アドレスに対応する一つ以上の制
    御データすなわちｋ個の制御データを送信し、各子局は
    自局より前順位のすべての子局の応答アドレスが、自局
    が前回送出した応答アドレスと異なるアドレスかまたは
    同じアドレスかに応じて、該応答アドレスに対応する制
    御データの次の制御データに対応するタイムスロットま
    たは該応答アドレスに対応する制御データのタイムスロ
    ットに、親局からの制御データを受信して負荷に送信
    し、負荷からの制御結果に応じた応答データを受信した
    とき、アドレスＡijによって親局に応答する手順を繰り
    返して行ない、 親局が受信した子局からのアドレスＡij中に、アドレス
    Ａi0以外のアドレスがなくなったとき、親局はすべての
    子局とのデータの送受信を中止するか否かを判断し、デ
    ータの送受信を中止しないときは、前記制御対象事象を
    変更して上記と同じ動作を繰り返すことを特徴とする遠
    隔制御方式。
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