JPH09146901A - プログラム転送方式 - Google Patents
プログラム転送方式Info
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- JPH09146901A JPH09146901A JP30113495A JP30113495A JPH09146901A JP H09146901 A JPH09146901 A JP H09146901A JP 30113495 A JP30113495 A JP 30113495A JP 30113495 A JP30113495 A JP 30113495A JP H09146901 A JPH09146901 A JP H09146901A
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Landscapes
- Multi Processors (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】
【課題】あるＤＳＰに対するプログラム転送の失敗が他
のＤＳＰに対するプログラムの転送に影響せず、また、
複数のＤＳＰが同一のプログラムを必要とする場合に
は、一度の処理でプログラムを転送することができるよ
うにする。 【解決手段】ＣＰＵ２は、ＲＯＭ３からＤＳＰ５用のプ
ログラムを読みだしＤＳＰ５に実行させる。ＣＰＵ２
は、ＤＳＰ７１からＤＳＰ７ｎ用のプログラムのうち今
回転送すべきプログラムをＲＯＭ３より読み出し、この
プログラムとこのプログラムの転送先とをＤＳＰ５に転
送する。ＤＳＰ５は、ロードパルスに同期して前記プロ
グラムをシリアルデータバス９に出力する。ＤＳＰ７１
からＤＳＰ７ｎのうち前記転送先で示された複数のＤＳ
Ｐは、ロードパルスに同期してシリアルデータバス９か
ら前記プログラムを同時に入力する。これを繰り返し前
記ＤＳＰ７１からＤＳＰ７ｎのすべてのＤＳＰに対して
プログラムの転送を行う。
のＤＳＰに対するプログラムの転送に影響せず、また、
複数のＤＳＰが同一のプログラムを必要とする場合に
は、一度の処理でプログラムを転送することができるよ
うにする。 【解決手段】ＣＰＵ２は、ＲＯＭ３からＤＳＰ５用のプ
ログラムを読みだしＤＳＰ５に実行させる。ＣＰＵ２
は、ＤＳＰ７１からＤＳＰ７ｎ用のプログラムのうち今
回転送すべきプログラムをＲＯＭ３より読み出し、この
プログラムとこのプログラムの転送先とをＤＳＰ５に転
送する。ＤＳＰ５は、ロードパルスに同期して前記プロ
グラムをシリアルデータバス９に出力する。ＤＳＰ７１
からＤＳＰ７ｎのうち前記転送先で示された複数のＤＳ
Ｐは、ロードパルスに同期してシリアルデータバス９か
ら前記プログラムを同時に入力する。これを繰り返し前
記ＤＳＰ７１からＤＳＰ７ｎのすべてのＤＳＰに対して
プログラムの転送を行う。
Description
【０００１】
【発明の属する技術分野】本発明はプログラム転送方式
に関し、特に複数のプロセッサを有する装置におけるプ
ログラム転送方式に関する。
に関し、特に複数のプロセッサを有する装置におけるプ
ログラム転送方式に関する。
【０００２】
【従来の技術】移動通信システムの基地局内の送受信装
置は、近年の情報社会の発展により、処理量が増加する
とともに複数のアンテナから信号を並列して受信するた
め、内部に高速処理ができる複数のデジタルシグナルプ
ロセッサ（以後ＤＳＰと記載）を有しこれらを並列に動
作させることにより運用している。これらのＤＳＰは、
このＤＳＰの内部にあるＲＡＭ等の揮発生メモリ上でプ
ログラムを実行するため、自身を制御するプログラムを
予め持たないので、この装置の電源立ち上げ時にこれら
のＤＳＰを制御するプログラムを外部から獲得する必要
がある。このため、従来種々のプログラム転送方式が提
案されている。
置は、近年の情報社会の発展により、処理量が増加する
とともに複数のアンテナから信号を並列して受信するた
め、内部に高速処理ができる複数のデジタルシグナルプ
ロセッサ（以後ＤＳＰと記載）を有しこれらを並列に動
作させることにより運用している。これらのＤＳＰは、
このＤＳＰの内部にあるＲＡＭ等の揮発生メモリ上でプ
ログラムを実行するため、自身を制御するプログラムを
予め持たないので、この装置の電源立ち上げ時にこれら
のＤＳＰを制御するプログラムを外部から獲得する必要
がある。このため、従来種々のプログラム転送方式が提
案されている。
【０００３】図４は、従来のプログラム転送方式を示す
ブロック図である。
ブロック図である。
【０００４】同図の方式は、前記複数のＤＳＰを制御す
る複数のプログラムを格納するＲＯＭ４２と、前記ＲＯ
Ｍ４２から前記プログラムを読み出しこのプログラムと
このプログラムの転送先とを出力するＣＰＵ４１と、前
記プログラムの転送先でありかつ高速演算処理を行う第
一層のＤＳＰ（ＤＳＰ４４１からＤＳＰ４４ｎ）と、前
記ＣＰＵ４１と前記第一層のＤＳＰとの間に設けられプ
ログラム等のデータの転送を行う第一層のデュアルポー
トＲＡＭ（以後ＤＰＲＡＭと記載）（ＤＰＲＡＭ４３１
からＤＰＲＡＭ４３ｎ）と、前記プログラムの転送先で
ありかつ高速演算処理を行う第二層のＤＳＰ（ＤＳＰ４
７１からＤＳＰ４７ｎ）と、前記第一層のＤＳＰと前記
第二層のＤＳＰとの間に設けられプログラム等のデータ
の転送を行う第二層のＤＰＲＡＭ（ＤＰＲＡＭ４６１か
らＤＰＲＡＭ４６ｎ）とにより構成されている。
る複数のプログラムを格納するＲＯＭ４２と、前記ＲＯ
Ｍ４２から前記プログラムを読み出しこのプログラムと
このプログラムの転送先とを出力するＣＰＵ４１と、前
記プログラムの転送先でありかつ高速演算処理を行う第
一層のＤＳＰ（ＤＳＰ４４１からＤＳＰ４４ｎ）と、前
記ＣＰＵ４１と前記第一層のＤＳＰとの間に設けられプ
ログラム等のデータの転送を行う第一層のデュアルポー
トＲＡＭ（以後ＤＰＲＡＭと記載）（ＤＰＲＡＭ４３１
からＤＰＲＡＭ４３ｎ）と、前記プログラムの転送先で
ありかつ高速演算処理を行う第二層のＤＳＰ（ＤＳＰ４
７１からＤＳＰ４７ｎ）と、前記第一層のＤＳＰと前記
第二層のＤＳＰとの間に設けられプログラム等のデータ
の転送を行う第二層のＤＰＲＡＭ（ＤＰＲＡＭ４６１か
らＤＰＲＡＭ４６ｎ）とにより構成されている。
【０００５】この従来のプログラム転送方式では、前記
ＣＰＵ４１は、送受信装置４９内のすべてのＤＳＰで使
用するプログラムを格納してある前記ＲＯＭ４２から前
記第一層のＤＳＰのうちの一つのＤＳＰに転送するプロ
グラムを読み出しこのプログラムを前記第一層のＤＰＲ
ＡＭのうちの前記ＤＳＰに対応するＤＰＲＡＭに転送す
る。この操作を前記第一層のＤＳＰのすべてのＤＳＰに
対して行い、前記第一層のＤＰＲＡＭのすべてのＤＰＲ
ＡＭに前記転送すべきプログラムを転送する。
ＣＰＵ４１は、送受信装置４９内のすべてのＤＳＰで使
用するプログラムを格納してある前記ＲＯＭ４２から前
記第一層のＤＳＰのうちの一つのＤＳＰに転送するプロ
グラムを読み出しこのプログラムを前記第一層のＤＰＲ
ＡＭのうちの前記ＤＳＰに対応するＤＰＲＡＭに転送す
る。この操作を前記第一層のＤＳＰのすべてのＤＳＰに
対して行い、前記第一層のＤＰＲＡＭのすべてのＤＰＲ
ＡＭに前記転送すべきプログラムを転送する。
【０００６】次に、リセット解除信号をリセット制御線
４５に出力し前記第一層のすべてのＤＳＰのリセットを
解除してこれらのＤＳＰを起動させる。前記起動した第
一層のそれぞれのＤＳＰは、対応する前記第一層のそれ
ぞれのＤＰＲＡＭから前記プログラムを読み込みこれら
のプログラムを実行する。
４５に出力し前記第一層のすべてのＤＳＰのリセットを
解除してこれらのＤＳＰを起動させる。前記起動した第
一層のそれぞれのＤＳＰは、対応する前記第一層のそれ
ぞれのＤＰＲＡＭから前記プログラムを読み込みこれら
のプログラムを実行する。
【０００７】次に、前記ＣＰＵ４１は、前記第二層のＤ
ＳＰのうちの一つのＤＳＰに転送するプログラムを前記
ＲＯＭ４２から読み出しこのプログラムを前記第一層の
ＤＰＲＡＭのうちの前記一つのＤＳＰに対応するＤＰＲ
ＡＭに転送する。前記一つのＤＳＰに対応する前記第一
層のＤＳＰは、前記転送されたプログラムを前記第一層
のＤＰＲＡＭから読み出し前記一つのＤＳＰに対応する
前記第二層のＤＰＲＡＭへ転送し、リセット解除信号を
前記一つのＤＳＰに対応するリセット制御線（リセット
制御線４８１からリセット制御線４８ｎのうちの対応す
るリセット制御線）に出力し前記一つのＤＳＰのリセッ
トを解除してこのＤＳＰを起動させる。前記一つのＤＳ
Ｐは、前記第二層のＤＰＲＡＭのうち対応するＤＰＲＡ
Ｍから前記プログラムを読み込みこのプログラムを実行
する。これらの操作を前記第二層のＤＳＰのすべてのＤ
ＳＰに対して行い、これらのＤＳＰにそれぞれ対応する
前記プログラムを実行させて前記送受信装置４９の運用
を開始する。
ＳＰのうちの一つのＤＳＰに転送するプログラムを前記
ＲＯＭ４２から読み出しこのプログラムを前記第一層の
ＤＰＲＡＭのうちの前記一つのＤＳＰに対応するＤＰＲ
ＡＭに転送する。前記一つのＤＳＰに対応する前記第一
層のＤＳＰは、前記転送されたプログラムを前記第一層
のＤＰＲＡＭから読み出し前記一つのＤＳＰに対応する
前記第二層のＤＰＲＡＭへ転送し、リセット解除信号を
前記一つのＤＳＰに対応するリセット制御線（リセット
制御線４８１からリセット制御線４８ｎのうちの対応す
るリセット制御線）に出力し前記一つのＤＳＰのリセッ
トを解除してこのＤＳＰを起動させる。前記一つのＤＳ
Ｐは、前記第二層のＤＰＲＡＭのうち対応するＤＰＲＡ
Ｍから前記プログラムを読み込みこのプログラムを実行
する。これらの操作を前記第二層のＤＳＰのすべてのＤ
ＳＰに対して行い、これらのＤＳＰにそれぞれ対応する
前記プログラムを実行させて前記送受信装置４９の運用
を開始する。
【０００８】
【発明が解決しようとする課題】上述した従来のプログ
ラム転送方式は、前記ＣＰＵ４１が前記第一層のＤＳＰ
を起動させ、この起動した前記第一層のＤＳＰの各々の
ＤＳＰを経由して前記第二層のＤＳＰの各々のＤＳＰに
プログラムを転送するため、前記第一層のＤＳＰのうち
のあるＤＳＰに対するプログラムの転送が失敗するとこ
の失敗したＤＳＰに続く前記第二層のＤＳＰ内のＤＳＰ
に対してプログラムの転送が行われない。また、前記第
一層のＤＳＰおよび前記第二層のＤＳＰのうちの複数の
ＤＳＰが同一のプログラムを必要とする場合にも、前記
ＣＰＵ４１はこれら複数のＤＳＰのうちのそれぞれのＤ
ＳＰに対して前記同一のプログラムを個別に転送する必
要があるため、効率が悪く、プログラムの転送に時間が
掛かるという問題がある。
ラム転送方式は、前記ＣＰＵ４１が前記第一層のＤＳＰ
を起動させ、この起動した前記第一層のＤＳＰの各々の
ＤＳＰを経由して前記第二層のＤＳＰの各々のＤＳＰに
プログラムを転送するため、前記第一層のＤＳＰのうち
のあるＤＳＰに対するプログラムの転送が失敗するとこ
の失敗したＤＳＰに続く前記第二層のＤＳＰ内のＤＳＰ
に対してプログラムの転送が行われない。また、前記第
一層のＤＳＰおよび前記第二層のＤＳＰのうちの複数の
ＤＳＰが同一のプログラムを必要とする場合にも、前記
ＣＰＵ４１はこれら複数のＤＳＰのうちのそれぞれのＤ
ＳＰに対して前記同一のプログラムを個別に転送する必
要があるため、効率が悪く、プログラムの転送に時間が
掛かるという問題がある。
【０００９】本発明の目的はこのような従来の欠点を除
去するため、あるＤＳＰに対するプログラムの転送が失
敗しても他のＤＳＰに対してプログラムの転送を行うこ
とができ、また、複数のＤＳＰが同一のプログラムを必
要とする場合には、一度の処理でプログラムを転送する
ことができる、効率の良い、プログラムの転送時間が掛
からないプログラム転送方式を提供することにある。
去するため、あるＤＳＰに対するプログラムの転送が失
敗しても他のＤＳＰに対してプログラムの転送を行うこ
とができ、また、複数のＤＳＰが同一のプログラムを必
要とする場合には、一度の処理でプログラムを転送する
ことができる、効率の良い、プログラムの転送時間が掛
からないプログラム転送方式を提供することにある。
【００１０】
【課題を解決するための手段】本発明のプログラム転送
方式は、複数のプロセッサを有する装置内の前記プロセ
ッサで使用するプログラムをこれらのプロセッサに転送
するプログラム転送方式において、前記転送すべき複数
のプログラムを予め格納する記憶手段と、前記複数のプ
ログラムのうちの一つのプログラムを前記記憶手段から
読み出しこの読み出したプログラムとこのプログラムの
転送先とを出力する第一のプロセッサと、前記第一のプ
ロセッサから前記複数のプログラムのうちの予め決めら
れたプログラムを受信しこれを実行することにより、前
記第一のプロセッサから前記予め決められたプログラム
以外のプログラムとこのプログラムの転送先とを受信
し、この受信したプログラムの転送先により示されるプ
ロセッサへ前記受信したプログラムを出力する第二のプ
ロセッサと、前記第二のプロセッサから出力された前記
プログラムを受信しこのプログラムにより通常の運用を
開始する複数のプロセッサと、を備えて構成されてい
る。
方式は、複数のプロセッサを有する装置内の前記プロセ
ッサで使用するプログラムをこれらのプロセッサに転送
するプログラム転送方式において、前記転送すべき複数
のプログラムを予め格納する記憶手段と、前記複数のプ
ログラムのうちの一つのプログラムを前記記憶手段から
読み出しこの読み出したプログラムとこのプログラムの
転送先とを出力する第一のプロセッサと、前記第一のプ
ロセッサから前記複数のプログラムのうちの予め決めら
れたプログラムを受信しこれを実行することにより、前
記第一のプロセッサから前記予め決められたプログラム
以外のプログラムとこのプログラムの転送先とを受信
し、この受信したプログラムの転送先により示されるプ
ロセッサへ前記受信したプログラムを出力する第二のプ
ロセッサと、前記第二のプロセッサから出力された前記
プログラムを受信しこのプログラムにより通常の運用を
開始する複数のプロセッサと、を備えて構成されてい
る。
【００１１】また、本発明のプログラム転送方式は、前
記記憶手段に格納された前記複数のプログラムのうちの
一つのプログラムを前記複数のプロセッサのうちのいく
つかのプロセッサで使用する場合には、前記第二のプロ
セッサからこの一つのプログラムを前記いくつかのプロ
セッサへ同時に出力し、前記いくつかのプロセッサは前
記第二のプロセッサから出力された前記一つのプログラ
ムを同時に受信するようにしている。
記記憶手段に格納された前記複数のプログラムのうちの
一つのプログラムを前記複数のプロセッサのうちのいく
つかのプロセッサで使用する場合には、前記第二のプロ
セッサからこの一つのプログラムを前記いくつかのプロ
セッサへ同時に出力し、前記いくつかのプロセッサは前
記第二のプロセッサから出力された前記一つのプログラ
ムを同時に受信するようにしている。
【００１２】また、本発明のプログラム転送方式の前記
第二のプロセッサと前記複数のプロセッサとはシリアル
データバスで接続するようにしている。
第二のプロセッサと前記複数のプロセッサとはシリアル
データバスで接続するようにしている。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】図１は、本発明のプログラム転送方式の一
つの実施の形態を示すブロック図である。
つの実施の形態を示すブロック図である。
【００１５】図１に示す本実施の形態は、複数のプロセ
ッサを有する送受信装置１内の前記プロセッサで使用す
るプログラムをこれらのプロセッサに転送するプログラ
ム転送方式において、前記転送すべき複数のプログラム
を予め格納する例えばＲＯＭ等の記憶手段３（以後ＲＯ
Ｍ３と記載）と、前記プログラムを前記ＲＯＭ３から読
み出しこの読み出したプログラムとこのプログラムの転
送先とを出力する第一のプロセッサ２（以後ＣＰＵ２と
記載）と、前記プログラムを受けこれにより高速演算処
理等を実行するディジタルシグナルプロセッサ等の第二
のプロセッサ５（以後ＤＳＰ５と記載）と、前記ＲＯＭ
３と前記ＤＳＰ５との間に設けられプログラム等のデー
タの転送を行うデュアルポートＲＡＭ４（以後ＤＰＲＡ
Ｍ４と記載）と、前記プログラムを受けこれにより高速
演算処理等をそれぞれ実行するディジタルシグナルプロ
セッサ等の複数のプロセッサ（以後ＤＳＰ７１からＤＳ
Ｐ７ｎと記載）と、前記ＤＳＰ５と前記ＤＳＰ７１から
ＤＳＰ７ｎとの間に設けられ前記プログラムの転送先を
表示しかつ前記プログラムの転送を制御する転送制御部
６と、前記ＤＳＰ５と前記ＤＳＰ７１からＤＳＰ７ｎと
を接続し前記プログラムを転送するシリアルデータバス
９と、により構成されている。
ッサを有する送受信装置１内の前記プロセッサで使用す
るプログラムをこれらのプロセッサに転送するプログラ
ム転送方式において、前記転送すべき複数のプログラム
を予め格納する例えばＲＯＭ等の記憶手段３（以後ＲＯ
Ｍ３と記載）と、前記プログラムを前記ＲＯＭ３から読
み出しこの読み出したプログラムとこのプログラムの転
送先とを出力する第一のプロセッサ２（以後ＣＰＵ２と
記載）と、前記プログラムを受けこれにより高速演算処
理等を実行するディジタルシグナルプロセッサ等の第二
のプロセッサ５（以後ＤＳＰ５と記載）と、前記ＲＯＭ
３と前記ＤＳＰ５との間に設けられプログラム等のデー
タの転送を行うデュアルポートＲＡＭ４（以後ＤＰＲＡ
Ｍ４と記載）と、前記プログラムを受けこれにより高速
演算処理等をそれぞれ実行するディジタルシグナルプロ
セッサ等の複数のプロセッサ（以後ＤＳＰ７１からＤＳ
Ｐ７ｎと記載）と、前記ＤＳＰ５と前記ＤＳＰ７１から
ＤＳＰ７ｎとの間に設けられ前記プログラムの転送先を
表示しかつ前記プログラムの転送を制御する転送制御部
６と、前記ＤＳＰ５と前記ＤＳＰ７１からＤＳＰ７ｎと
を接続し前記プログラムを転送するシリアルデータバス
９と、により構成されている。
【００１６】次に、本発明のプログラム転送方式の動作
を図２および図３を参照して詳細に説明する。
を図２および図３を参照して詳細に説明する。
【００１７】図２は、本実施の形態の動作の一例を示す
流れ図である。
流れ図である。
【００１８】図３は、前記シリアルデータバス９の動作
を示す図であり、前記ＤＳＰ５からのデータの出力と前
記ＤＳＰ７１からＤＳＰ７ｎのうちリセットを解除され
たＤＳＰへのデータの入力とのタイミングについて示
し、また、前記ＤＳＰとしてＡＴ＆Ｔ社のＤＳＰ１６１
０を使用した例を示している。このバス９は、データ転
送の開始の同期をとるための信号であるロードパルスと
データを１ビットづつ出力あるいは入力するための同期
信号である動作クロックとの信号用の２本の信号ライン
とＤａｔａＯｕｔｐｕｔおよびＤａｔａＩｎｐｕｔ用の
１本のデータラインとにより構成している。前記動作ク
ロックは、前記送受信装置１の電源ＯＮの時点から前記
転送制御部６より出力される。前記ロードパルスも同様
に前記ＤＳＰ５からのロードパルス発生指示を受けて前
記転送制御部６より出力される。前記転送制御部６が前
記ＤＳＰ５からロードパルス発生指示を受けて前記ロー
ドパルスを前記シリアルデータバス９に出力すると、前
記ＤＳＰ５は、前記ロードパルスに同期して出力動作を
開始し、前記動作クロックの１周期毎に１ビットづつ前
記データラインにデータを出力する。一方、前記ＤＳＰ
７１からＤＳＰ７ｎのうちリセットを解除されたＤＳＰ
は、内部に予め格納していたプログラムを実行し、前記
シリアルデータバス９に出力された前記ロードパルスに
同期して入力動作を開始し、前記動作クロックの１周期
毎に１ビットづつ前記データラインからデータを入力す
る。前述したこれらの操作を行うことにより前記転送す
べきプログラムがＤＳＰ５よりＤＳＰ７１からＤＳＰ７
ｎのうちリセットを解除された複数のＤＳＰへ同時に転
送される。図３では、１６ビットのデータを転送する場
合の例を示したが８ビット，３２ビット，６４ビット等
でも良くビット数にこだわる必要はない。また、前記Ｄ
ＳＰにＡＴ＆Ｔ社のＤＳＰ１６１０を使用した例を示し
たがこのＤＳＰ以外でも良い。
を示す図であり、前記ＤＳＰ５からのデータの出力と前
記ＤＳＰ７１からＤＳＰ７ｎのうちリセットを解除され
たＤＳＰへのデータの入力とのタイミングについて示
し、また、前記ＤＳＰとしてＡＴ＆Ｔ社のＤＳＰ１６１
０を使用した例を示している。このバス９は、データ転
送の開始の同期をとるための信号であるロードパルスと
データを１ビットづつ出力あるいは入力するための同期
信号である動作クロックとの信号用の２本の信号ライン
とＤａｔａＯｕｔｐｕｔおよびＤａｔａＩｎｐｕｔ用の
１本のデータラインとにより構成している。前記動作ク
ロックは、前記送受信装置１の電源ＯＮの時点から前記
転送制御部６より出力される。前記ロードパルスも同様
に前記ＤＳＰ５からのロードパルス発生指示を受けて前
記転送制御部６より出力される。前記転送制御部６が前
記ＤＳＰ５からロードパルス発生指示を受けて前記ロー
ドパルスを前記シリアルデータバス９に出力すると、前
記ＤＳＰ５は、前記ロードパルスに同期して出力動作を
開始し、前記動作クロックの１周期毎に１ビットづつ前
記データラインにデータを出力する。一方、前記ＤＳＰ
７１からＤＳＰ７ｎのうちリセットを解除されたＤＳＰ
は、内部に予め格納していたプログラムを実行し、前記
シリアルデータバス９に出力された前記ロードパルスに
同期して入力動作を開始し、前記動作クロックの１周期
毎に１ビットづつ前記データラインからデータを入力す
る。前述したこれらの操作を行うことにより前記転送す
べきプログラムがＤＳＰ５よりＤＳＰ７１からＤＳＰ７
ｎのうちリセットを解除された複数のＤＳＰへ同時に転
送される。図３では、１６ビットのデータを転送する場
合の例を示したが８ビット，３２ビット，６４ビット等
でも良くビット数にこだわる必要はない。また、前記Ｄ
ＳＰにＡＴ＆Ｔ社のＤＳＰ１６１０を使用した例を示し
たがこのＤＳＰ以外でも良い。
【００１９】図２において、前記送受信装置１に電源を
投入すると前記ＣＰＵ２は、前記プログラム等のデータ
を転送するための前記ＤＰＲＡＭ４のリード・ライト検
査およびクリア等のイニシャライズ処理をおこない（Ｓ
１）、前記ＲＯＭ３から前記ＤＳＰ５用の前記プログラ
ムを読みだし前記ＤＰＲＡＭ４に転送し（Ｓ２）、リセ
ット解除信号をリセット制御線８に出力し前記ＤＳＰ５
のリセットを解除する（Ｓ３）。前記リセット解除信号
によりリセットを解除された前記ＤＳＰ５は、内部に予
め格納していたプログラムを実行し、前記ステップ２
（Ｓ２）で転送された前記ＤＰＲＡＭ４上の前記プログ
ラムを読み込み（Ｓ４）、このプログラムを実行して通
常の制御を開始し制御が開始されたことを前記ＣＰＵ２
に通知するために”制御開始”の状態を前記ＤＰＲＡＭ
４に書き込む（Ｓ５）。前記ＣＰＵ２は、前記ＤＰＲＡ
Ｍ４から”制御開始”の状態を読み出して前記ＤＳＰ５
の起動を確認し（Ｓ６）、前記ＲＯＭ３に予め格納して
ある前記ＤＳＰ７１からＤＳＰ７ｎ用のプログラムのう
ち今回転送すべきプログラムを前記ＲＯＭ３より読み出
し、このプログラムとこのプログラムの転送先とを前記
ＤＰＲＡＭ４に転送する（Ｓ７）。前記ＤＳＰ５は、前
記転送されたプログラムとこのプログラムの転送先とを
前記ＤＰＲＡＭ４から読みとり前記プログラムの転送先
を転送制御部６に転送する（Ｓ８）。前記転送制御部６
は、前記プログラムの転送先を受けこれら転送先を表示
し、これらの転送先で示されるＤＳＰに対しリセット解
除信号をリセット制御線１０に出力し前記ＤＳＰのリセ
ットを解除する（Ｓ９）。
投入すると前記ＣＰＵ２は、前記プログラム等のデータ
を転送するための前記ＤＰＲＡＭ４のリード・ライト検
査およびクリア等のイニシャライズ処理をおこない（Ｓ
１）、前記ＲＯＭ３から前記ＤＳＰ５用の前記プログラ
ムを読みだし前記ＤＰＲＡＭ４に転送し（Ｓ２）、リセ
ット解除信号をリセット制御線８に出力し前記ＤＳＰ５
のリセットを解除する（Ｓ３）。前記リセット解除信号
によりリセットを解除された前記ＤＳＰ５は、内部に予
め格納していたプログラムを実行し、前記ステップ２
（Ｓ２）で転送された前記ＤＰＲＡＭ４上の前記プログ
ラムを読み込み（Ｓ４）、このプログラムを実行して通
常の制御を開始し制御が開始されたことを前記ＣＰＵ２
に通知するために”制御開始”の状態を前記ＤＰＲＡＭ
４に書き込む（Ｓ５）。前記ＣＰＵ２は、前記ＤＰＲＡ
Ｍ４から”制御開始”の状態を読み出して前記ＤＳＰ５
の起動を確認し（Ｓ６）、前記ＲＯＭ３に予め格納して
ある前記ＤＳＰ７１からＤＳＰ７ｎ用のプログラムのう
ち今回転送すべきプログラムを前記ＲＯＭ３より読み出
し、このプログラムとこのプログラムの転送先とを前記
ＤＰＲＡＭ４に転送する（Ｓ７）。前記ＤＳＰ５は、前
記転送されたプログラムとこのプログラムの転送先とを
前記ＤＰＲＡＭ４から読みとり前記プログラムの転送先
を転送制御部６に転送する（Ｓ８）。前記転送制御部６
は、前記プログラムの転送先を受けこれら転送先を表示
し、これらの転送先で示されるＤＳＰに対しリセット解
除信号をリセット制御線１０に出力し前記ＤＳＰのリセ
ットを解除する（Ｓ９）。
【００２０】次に、前記ＤＳＰ５は、前記リセットが解
除されたＤＳＰに対して前記ステップ８（Ｓ８）で獲得
したプログラムを転送するために前記転送制御部６へ前
記ロードパルスを発生する指示を転送する（Ｓ１０）。
前記転送制御部６は、前記ロードパルス発生指示を受け
前記ロードパルスを前記シリアルデータバス９に出力す
る（Ｓ１１）。前記ＤＳＰ５は、前記シリアルデータバ
ス９に出力された前記ロードパルスに同期し図３に示す
タイミングで前記プログラムを前記シリアルデータバス
９に出力する（Ｓ１２）。
除されたＤＳＰに対して前記ステップ８（Ｓ８）で獲得
したプログラムを転送するために前記転送制御部６へ前
記ロードパルスを発生する指示を転送する（Ｓ１０）。
前記転送制御部６は、前記ロードパルス発生指示を受け
前記ロードパルスを前記シリアルデータバス９に出力す
る（Ｓ１１）。前記ＤＳＰ５は、前記シリアルデータバ
ス９に出力された前記ロードパルスに同期し図３に示す
タイミングで前記プログラムを前記シリアルデータバス
９に出力する（Ｓ１２）。
【００２１】また、前記ステップ９（Ｓ９）でリセット
を解除されたＤＳＰは、内部に予め格納していたプログ
ラムを実行し、前記シリアルデータバス９に出力された
前記ロードパルスに同期し図３に示すタイミングで前記
シリアルデータバス９から前記プログラムを入力し（Ｓ
１３）、このプログラムの入力が完了した後にこのプロ
グラムを実行して通常の制御を開始する（Ｓ１４）。
を解除されたＤＳＰは、内部に予め格納していたプログ
ラムを実行し、前記シリアルデータバス９に出力された
前記ロードパルスに同期し図３に示すタイミングで前記
シリアルデータバス９から前記プログラムを入力し（Ｓ
１３）、このプログラムの入力が完了した後にこのプロ
グラムを実行して通常の制御を開始する（Ｓ１４）。
【００２２】一方、前記ＤＳＰ５は、前記プログラムを
前記リセットが解除されたＤＳＰに転送した後に前記Ｃ
ＰＵ２に対して前記プログラムの転送の終了報告をする
ために”プログラム転送終了”の状態を前記ＤＰＲＡＭ
４に書き込む（Ｓ１５）。
前記リセットが解除されたＤＳＰに転送した後に前記Ｃ
ＰＵ２に対して前記プログラムの転送の終了報告をする
ために”プログラム転送終了”の状態を前記ＤＰＲＡＭ
４に書き込む（Ｓ１５）。
【００２３】前記ＣＰＵ２は、前記ＤＰＲＡＭ４から”
プログラム転送終了”の状態を読み出して転送が終了し
たことを確認し（Ｓ１６）、前記ＤＳＰ７１からＤＳＰ
７ｎのすべてのＤＳＰに対するプログラム転送が終了し
たか否かを調べ（Ｓ１７）、プログラム転送が終了して
いないＤＳＰが存在する場合には、前記ステップ７（Ｓ
７）に移り制御を続行する。また、すべてのＤＳＰに対
してプログラムの転送が終了している場合には、プログ
ラム転送作業を終了する。
プログラム転送終了”の状態を読み出して転送が終了し
たことを確認し（Ｓ１６）、前記ＤＳＰ７１からＤＳＰ
７ｎのすべてのＤＳＰに対するプログラム転送が終了し
たか否かを調べ（Ｓ１７）、プログラム転送が終了して
いないＤＳＰが存在する場合には、前記ステップ７（Ｓ
７）に移り制御を続行する。また、すべてのＤＳＰに対
してプログラムの転送が終了している場合には、プログ
ラム転送作業を終了する。
【００２４】
【発明の効果】以上説明したように、本発明のプログラ
ム転送方式によれば、前記ＤＳＰ７１からＤＳＰ７ｎの
各ＤＳＰが前記シリアルデータバス９により前記ＤＳＰ
５に直接接続されているので、前記ＤＳＰ７１からＤＳ
Ｐ７ｎのうちのあるＤＳＰが前記プログラムの受信に失
敗しても他のＤＳＰに対するプログラムの転送に影響が
なく、さらに、前記ＤＳＰ７１からＤＳＰ７ｎのうちの
複数のＤＳＰが同一のプログラムを必要とする場合に
は、前記ＤＳＰ５から前記シリアルデータバス９にこの
プログラムを出力することにより前記複数のＤＳＰが同
時に前記プログラムを前記シリアルデータバス９から入
力するので、一度の処理でプログラムが転送でき、プロ
グラムの転送に時間が掛からない。
ム転送方式によれば、前記ＤＳＰ７１からＤＳＰ７ｎの
各ＤＳＰが前記シリアルデータバス９により前記ＤＳＰ
５に直接接続されているので、前記ＤＳＰ７１からＤＳ
Ｐ７ｎのうちのあるＤＳＰが前記プログラムの受信に失
敗しても他のＤＳＰに対するプログラムの転送に影響が
なく、さらに、前記ＤＳＰ７１からＤＳＰ７ｎのうちの
複数のＤＳＰが同一のプログラムを必要とする場合に
は、前記ＤＳＰ５から前記シリアルデータバス９にこの
プログラムを出力することにより前記複数のＤＳＰが同
時に前記プログラムを前記シリアルデータバス９から入
力するので、一度の処理でプログラムが転送でき、プロ
グラムの転送に時間が掛からない。
【図１】本発明のプログラム転送方式の一つの実施の形
態を示すブロック図である。
態を示すブロック図である。
【図２】本実施の形態の動作の一例を示す流れ図であ
る。
る。
【図３】シリアルデータバスの動作を示す図である。
【図４】従来のプログラム転送方式を示すブロック図で
ある。
ある。
１ 送受信装置 ２ 第一のプロセッサ（ＣＰＵ） ３ 記憶手段（ＲＯＭ） ４ デュアルポートＲＡＭ（ＤＰＲＡＭ） ５ 第二のプロセッサ（ＤＳＰ） ６ 転送制御部 ７１から７ｎ プロセッサ（ＤＳＰ） ８ リセット制御線 ９ シリアルデータバス １０ リセット制御線 ４１ ＣＰＵ ４２ ＲＯＭ ４３１から４３ｎ ＤＰＲＭ ４４１から４４ｎ ＤＳＰ ４５ リセット制御線 ４６１から４６ｎ ＤＰＲＭ ４７１から４７ｎ ＤＳＰ ４８１から４８ｎ リセット制御線 ４９ 送受信装置
Claims (5)
- 【請求項１】 複数のプロセッサを有する装置内の前記
プロセッサで使用するプログラムをこれらのプロセッサ
に転送するプログラム転送方式において、 前記転送すべき複数のプログラムを予め格納する記憶手
段と、 前記複数のプログラムのうちの一つのプログラムを前記
記憶手段から読み出しこの読み出したプログラムとこの
プログラムの転送先とを出力する第一のプロセッサと、 前記第一のプロセッサから前記複数のプログラムのうち
の予め決められたプログラムを受信しこれを実行するこ
とにより、前記第一のプロセッサから前記予め決められ
たプログラム以外のプログラムとこのプログラムの転送
先とを受信し、この受信したプログラムの転送先により
示されるプロセッサへ前記受信したプログラムを出力す
る第二のプロセッサと、 前記第二のプロセッサから出力された前記プログラムを
受信しこのプログラムにより通常の運用を開始する複数
のプロセッサと、を備えたことを特徴とするプログラム
転送方式。 - 【請求項２】 前記記憶手段に格納された前記複数のプ
ログラムのうちの一つのプログラムを前記複数のプロセ
ッサのうちのいくつかのプロセッサで使用する場合に
は、前記第二のプロセッサからこの一つのプログラムを
前記いくつかのプロセッサへ同時に出力し、前記いくつ
かのプロセッサは前記第二のプロセッサから出力された
前記一つのプログラムを同時に受信するようにしたこと
を特徴とする請求項１記載のプログラム転送方式。 - 【請求項３】 前記第二のプロセッサと前記複数のプロ
セッサとはシリアルデータバスで接続したことを特徴と
する請求項１および２記載のプログラム転送方式。 - 【請求項４】 前記第二のプロセッサと前記複数のプロ
セッサとの間に前記転送すべきプログラムの転送先を表
示しかつ前記転送すべきプログラムの転送を制御する転
送制御手段を設けたことを特徴とする請求項１、２およ
び３記載のプログラム転送方式。 - 【請求項５】 前記第二のプロセッサと前記複数のプロ
セッサとは高速演算処理ができるプロセッサであること
を特徴とする請求項１、２、３および４記載のプログラ
ム転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30113495A JPH09146901A (ja) | 1995-11-20 | 1995-11-20 | プログラム転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30113495A JPH09146901A (ja) | 1995-11-20 | 1995-11-20 | プログラム転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09146901A true JPH09146901A (ja) | 1997-06-06 |
Family
ID=17893227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30113495A Pending JPH09146901A (ja) | 1995-11-20 | 1995-11-20 | プログラム転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09146901A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008108064A (ja) * | 2006-10-25 | 2008-05-08 | Toshiba Corp | ディジタルシグナルプロセッサシステム及びディジタルシグナルプロセッサの起動方法 |
| JP2009176232A (ja) * | 2008-01-28 | 2009-08-06 | Fujitsu Ltd | 起動装置、起動方法、及び、起動プログラム |
| CN102890635A (zh) * | 2011-07-20 | 2013-01-23 | 中兴通讯股份有限公司 | 一种数字信号处理器的加载方法和装置 |
-
1995
- 1995-11-20 JP JP30113495A patent/JPH09146901A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008108064A (ja) * | 2006-10-25 | 2008-05-08 | Toshiba Corp | ディジタルシグナルプロセッサシステム及びディジタルシグナルプロセッサの起動方法 |
| JP2009176232A (ja) * | 2008-01-28 | 2009-08-06 | Fujitsu Ltd | 起動装置、起動方法、及び、起動プログラム |
| CN102890635A (zh) * | 2011-07-20 | 2013-01-23 | 中兴通讯股份有限公司 | 一种数字信号处理器的加载方法和装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981027 |