JPH0997351A - グラフィック表示生成装置及び方法、レンダリングｌｓｉ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 線形補間（いわゆるグーロー・シェーディン
グ）によってポリゴン内部の各画素の色等を補間してレ
ンダリングする。 【解決手段】 座標系ＸＹＺ（但しＸＹ座標平面は表示
画面と等価であり、Ｚ軸は補間すべき画素データと等
価）上の３角形Ｐ_WＱ_WＲ_Wの各頂点に与えられた画素デ
ータに基づいて該３角形のＸＹ平面への投影３角形ＰＱ
Ｒ内部の画素データｚを補間するグラフィック表示生成
装置において、Ｙ軸方向に順次走査して該３角形ＰＱＲ
内部の各画素の座標位置を発生するｘｙ座標発生手段
と、座標系上における３角形Ｐ_WＱ_WＲ_Wの平面方程式β
の係数成分及び定数成分を求めて一時格納する係数／定
数計算・記憶手段と（ここで、平面方程式βをＡ・（ｘ
−ｘ₁）＋Ｂ・（ｙ−ｙ₁）＋Ｃ・（ｚ−ｚ₁）＝０とお
く。但し、点（ｘ₁，ｙ₁，ｚ₁）は平面β上の点であ
る。この場合、係数成分はＡ，Ｂ，Ｃであり、定数成分
はｚ₁）値Ｚを求める演算機能とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディスプレイ上でコン
ピュータ・グラフィックス（Ｃｏｍｐｕｔｅｒ Ｇｒａ
ｐｈｉｃｓ）の生成及び表示を行うためのグラフィック
表示生成装置及び方法、レンダリングＬＳＩに係り、特
に、３次元オブジェクトの表面を小さなポリゴン（多角
形）に分割して近似表現することによって３次元グラフ
ィックスを生成及び表示するタイプのグラフィック表示
生成装置及び方法、レンダリングＬＳＩに関する。更に
詳しくは、本発明は、線形補間（いわゆるグーロー・シ
ェーディング（Ｇｏｕｒａｕｄ Ｓｈａｄｉｎｇ）法）
によってポリゴン内部の色や奥行きなどの各画素データ
を補間（ｉｎｔｅｒｐｏｌａｔｅ）してレンダリング
（ｒｅｎｄｅｒｉｎｇ：描画）するタイプのグラフィッ
ク表示生成装置及び方法、レンダリングＬＳＩに関す
る。

【０００２】

【従来の技術】昨今の技術革新に伴い、コンピュータの
利用分野も拡大してきた。コンピュータによる図形や画
像（いわゆる「コンピュータ・グラフィックス」）の作
成や処理はその一例である。最近では、コンピュータの
表示能力の強化やグラフィックス処理の高機能化に伴っ
て、３次元オブジェクトの２次元的イメージを生成し表
示するという「３次元グラフィックス」が脚光を浴びる
ようになってきた。ここでいう３次元グラフィックスと
は、３次元オブジェクトが光源によって照らされたとき
などの光学現象を数式モデルで表現し、該モデルに基づ
いてオブジェクト表面に陰影（シェーディング：ｓｈａ
ｄｉｎｇ）若しくは濃淡をつけた画像を生成して、３次
元的なイメージとして表示する、というものである。陰
影は人間の視覚系統が奥行き形状を認識するための手が
かりになる。したがって、３次元グラフィックスの究極
目的は、人間が眼で見たときと同じ画像を生成すること
にある、と言うこともできよう。このような３次元グラ
フィックス技術は、科学、工学、製造その他の応用分野
でのＣＡＤ/ＣＡＭや、各種ソフトウェア開発などの分
野において、ますます重要になってきている。

【０００３】３次元グラフィックス処理は、当該分野で
は周知なように、３次元オブジェクトの表面を多数の小
さなポリゴン（ｐｏｌｙｇｏｎ：通常は３角形又は４角
形）に分割して（ポリゴンを構成する画素数は５０ピク
セル乃至１０００ピクセル程度の大きさである）、ポリ
ゴンを定義する各頂点ごとに算出された色や奥行き等の
データに基づいてポリゴン内部の画像を近似表現して行
うのが一般的である。３次元オブジェクトをポリゴン化
して扱う理由は、３角形などの一定の形式に面をそろえ
ると、一律の処理によってさまざまな曲面を表現でき、
取扱いデータや計算量を減ずることができるので、処理
手順をハードウェア化し易くなるからである。

【０００４】図９には、コンピュータ・システムによっ
て３次元グラフィックスを生成し表示する際に必要とな
る処理手順を示している。該処理手順は、ジオメトリ段
階と、レンダリング（ｒｅｎｄｅｒｉｎｇ：描画）段階
の２段階に大別される。

【０００５】ジオメトリ段階では、まず、ポリゴンを定
義する各頂点ごと奥行き、色（ＲＧＢ）などの描画に必
要なパラメータを求める。ジオメトリ段階は、さらに、
座標変換と、クリッピングと、光源計算の各段階に細分
化される。座標変換ルーチンでは、画像ソースから与え
られた３次元オブジェクトを複数の微小なポリゴンに分
割し、ポリゴンを定義する頂点ごとに各パラメータ
（ｘ，ｙ，ｚなどの座標値やＲ，Ｇ，Ｂなどの色データ
など）を取り出して、さらに各頂点の座標を視点の位置
に合わせて変換する。クリッピング・ルーチンでは、３
次元オブジェクトのうちディスプレイ画面に表示されな
い部分を検出して切り除く。光源計算ルーチンでは、光
源との位置関係をもとに各頂点の輝度を求める。この光
源計算によって、各頂点の色データなどは、奥行きや光
源からの距離・角度に応じた陰影処理（すなわち濃淡度
の調整）がなされる。但し、画像ソースによっては、３
次元オブジェクトの生データとしてではなく、既にポリ
ゴンの各頂点ごとに各パラメータを計算して与えるだけ
のもの、あるいはＤＡＳＤ（直接アクセス記憶装置：フ
ロッピ・ディスク，ハード・ディスク，ＣＤ−ＲＯＭ，
ＭＯなど）に各頂点の画素データを予め格納しておくも
のもある。このような場合の３次元グラフィックス処理
では、ジオメトリ段階は当然省略可能である。

【０００６】次いで、レンダリング段階では、３次元オ
ブジェクトの２次元イメージを生成する。より詳しく
は、ジオメトリ段階にて求められたポリゴンの各頂点の
パラメータをもとにして、ポリゴン内部の各画素（ピク
セルともいう）のパラメータを補間して求める訳であ
る。レンダリング段階は、さらに、ポリゴンを構成する
各画素のデータを補間（ｉｎｔｅｒｐｏｌａｔｅ）する
ラスタライジング・ルーチンと、手前にある画素をフレ
ーム・バッファに書き込む隠面処理ルーチンの各段階に
細分化している。ラスタライジング・ルーチンにおける
補間は、ポリゴンの各頂点の色データとＺ値（奥行き：
ｄｅｐｔｈともいう）などをもとにして行う。また、隠
面処理は、各画素のＺ値を大小比較して、手前にある画
素のデータをフレーム・バッファに書き込むことによっ
て行う。

【０００７】そして、レンダリングによって生成された
各画素のデータは、一旦フレーム・バッファに格納され
た後、Ｄ−Ａ変換器によってアナログ信号に変換され、
ＣＲＴディスプレイ上に表示される。

【０００８】３次元グラフィックス処理は、勿論ソフト
ウェア的な手法によっても実現可能である。但し、最近
では、演算量が膨大なことやリアルタイム性が求められ
ていることなどから、３次元グラフィックス・ボードの
ような専用のハードウェアを用いることによって高速化
が図られている。図１０には、３次元グラフィックス処
理を行うシステムのアーキテクチャを模式的に示してい
る。図１０(a)では、３次元グラフィックス・ボード
は、座標変換等を行うジオメトリＬＳＩ（LargeScale I
ntegrated Circuit：以下同様）と、レンダリング処理
を行うレンダリングＬＳＩとを含んでいる。ジオメトリ
ＬＳＩは、例えば浮動小数点演算性能を持つ演算用プロ
セッサである。また、レンダリングＬＳＩは、与えられ
たポリゴンの各頂点の画素データをもとに画素データを
補間しながらポリゴンを塗りつぶす機能を備えたＬＳＩ
である。例えば日本アイ・ビー・エム（株）が市販する
ワークステーションＲＳ／６０００は、図１０(a)のよ
うな方式を採用している。ジオメトリＬＳＩやレンダリ
ングは、例えばＡＳＩＣ（Application Specific Integ
rated Circuit）の形態で製造される。一方、図１０(b)
では、ジオメトリ演算をメイン・ボード上のＭＰＵ（Mi
cro Processing Unit）で実行するようになっている。
この場合、メイン・ボードとレンダリングＬＳＩとは、
例えばＰＣＩ（Peripheral Component Interconnect）
バスのような高速バスによって接続されている。

【０００９】ところで、レンダリング段階で行われるポ
リゴン内部の各画素の補間方法としては、３角形内の全
ての画素を特定あるいは任意の頂点の色で代表して一色
で塗りつぶしてしまうという『フラット・シェーディン
グ』や、３角形内部の色を各頂点の色で線形的に補間す
るという『グーロー・シェーディング（Ｇｏｕｒａｕｄ
Ｓｈａｄｉｎｇ）』などがある。フラット・シェーデ
ィングは計算速度の点で優れているが、表示される２次
元イメージは、当然、モザイク状の、粗くて平面的なも
のになってしまう。これに対して、グーロー・シェーデ
ィングは、計算量はある程度多くなってしまうものの、
陰影効果を充分備え、かなり滑らかでリアルな色づけを
することができる。したがって、高品位な３次元グラフ
ィックスを必要とする場合は、グーロー・シェーディン
グ法が採用されることが多い。

【００１０】ここで、線形補間によるパラメータの算出
方法を、図１１を参照しながら簡単に説明しておく。同
図において、世界空間（Ｗｏｒｌｄ−Ｓｐａｃｅ）は、
ＸＹＺの３軸からなる世界座標系（Ｗｏｒｌｄ−Ｃｏｏ
ｒｄｉｎａｔｅ）で表現される。そのＸＹ平面は、所定
の座標変換によってディスプレイ上の画素と一対一の関
係にあり、いわゆる「視面（Ｖｉｅｗｐｌａｎｅ）」と
等価な平面である。また、Ｚ軸は視面からの距離（若し
くは奥行き）と等価である。いま、ディスプレイ（若し
くは視面ＸＹ）上の３つの頂点Ｐ（ｘ₁，ｙ₁），Ｑ（ｘ
₂，ｙ₂），及びＲ（ｘ₃，ｙ₃）で定義される３角形の内
部における点Ｓ（ｘ_s，ｙ_s）の奥行きｚ_Sを求めたいと
する。３つの頂点Ｐ，Ｑ，ＲのＸＹＺ世界座標系におけ
る各座標値Ｐ_W（ｘ₁，ｙ₁，ｚ₁），Ｑ_W（ｘ₂，ｙ₂，
ｚ₂），Ｒ_W（ｘ₃，ｙ₃，ｚ₃）は、ジオメトリ段階で既
に算出されている（前述）。また、３角形ＰＱＲは、Ｘ
ＹＺ世界座標系における３角形Ｐ_WＱ_WＲ_WをＸＹ平面に
投影させたものであり、同様に点Ｓは、３角形Ｐ_WＱ_WＲ
_W内の点Ｓ_W（ｘ_s，ｙ_s，ｚ_s）をＸＹ平面上に投影させ
た点である、ということは自明であろう。したがって、
点Ｓの奥行きｚ_Sは、Ｚ軸に平行な直線α_Z： Ｘ＝ｘ_S，Ｙ＝ｙ_S …（１） と、３角形Ｐ_WＱ_WＲ_Wを含む平面β_Z： Ａ_Z・（Ｘ−ｘ₁）＋Ｂ_Z・（Ｙ−ｙ₁）＋Ｃ_Z・（Ｚ−ｚ₁）＝０ …（２） との交点のＺ座標値でもある。但し、点（ｘ₁，ｙ₁，ｚ
₁）は平面β_Z上の任意の点であり、例えば３角形の１つ
の頂点Ｐ_Wの座標値でもよい。ベクトル（Ａ_Z，Ｂ_Z，
Ｃ_Z）は、３角形Ｐ_WＱ_WＲ_Wを含む該平面β_Zの法線ベク
トルであり、幾何学上の既知の公式に基づき、以下の３
式（１），（２），及び（３）のように表すことができ
る。

【００１１】 Ａ_Z ＝（ｚ₂−ｚ₃）×（ｙ₂−ｙ₁）−（ｚ₂−ｚ₁）×（ｙ₂−ｙ₃） …（３） Ｂ_Z ＝（ｚ₂−ｚ₁）×（ｘ₂−ｘ₃）−（ｚ₂−ｚ₃）×（ｘ₂−ｘ₁） …（４） Ｃ_Z ＝（ｘ₂−ｘ₃）×（ｙ₂−ｙ₁）−（ｘ₂−ｘ₁）×（ｙ₂−ｙ₃） …（５）

【００１２】また、上式（２）の定数成分Ｃ_Z×ｚ₁が容
易に求まることは当業者には自明であろう。したがっ
て、ｚ_Sは、直線α_Zと平面β_Zとの交点を直接的に解く
ことによって求められ、下式（６）のように表される。

【００１３】

【数１】

【００１４】要するに、補間すべき画素データＺ，Ｒ，
Ｇ，Ｂ…は、このような線形方程式に点Ｓの座標値（ｘ
_S，ｙ_S）を代入して解くことによって容易に求まる。ま
た、３角形ＰＱＲ内の全ての画素の画素データは、該線
形方程式（６）に当該画素の座標値（ｘ_S，ｙ_S）を逐次
代入していくことで求まる訳である。なお、補間データ
が奥行きＺではなく、Ｒ，Ｇ，Ｂなど別のパラメータを
求める場合は、先述のＺ軸をそれぞれＲ軸、Ｇ軸、また
はＢ軸といった具合に適宜置き換えれて、ＸＹＲ，ＸＹ
Ｇ，ＸＹＢ各座標系における直線α_Rと平面β_R，直線α
_Gと平面β_G，又は直線α_Bと平面β_B，の交点を求めてい
けばよいだけである（図１１(b)参照）。

【００１５】一方、このような３次元グラフィックス処
理に必要とされるパラメータの数は、表示の高品位化と
ともに増大してきた。例えば、旧態依然とした２次元グ
ラフィックスでは、２次元座標位置を示すｘ，ｙの他
に、対応する画素の色を示すＲ，Ｇ，Ｂという合計５個
のデータで充分であった。ところが、最近の３次元グラ
フィックスでは、座標パラメータとしてｘ，ｙの他に奥
行きｚが必要となる。また、単なるＲ，Ｇ，Ｂという色
データの他に、ポリゴンが半透明のガラス板越しに存在
しているか否かをしめすａ（ａｌｐｈａ），霧か否かを
示すｆ（ｆｏｇ），テクスチャ（すなわち山あいや波の
リアリティ）を表現するためのｔ（ｔｅｘｔｕｒｅ）な
ど、多数のパラメータを持つようになっている。

【００１６】このようにパラメータ数が増大するに伴っ
て、当然、演算時間が長くなるとともに、レンダリング
処理を行うためのＬＳＩ（レンダリングＬＳＩ）の使用
セル数も増大することになる。なぜならば、例えば上述
したレンダリング処理では、各画素毎にこれら各パラメ
ータＺ，Ｒ，Ｇ，Ｂ，ａ，ｆ…の全ての値を線形補間し
ていかなければならないからである。特に、直線αと平
面βとの交点を直接的に解くような場合、上式（６）を
見ても分かるように２つの乗算と２つの加算を含んでい
る。したがって、３次元グラフィックス用ＬＳＩは、そ
のレンダリング部分だけでも２つの乗算器と２つの加算
器を備えなければならない。ＡＳＩＣチップ上で乗算器
を実装するためには、非常に多くのセル数を要する（例
えば２０Ｋセル程度）。もし、線形方程式を上式（６）
に従って直接解くようにレンダリングＬＳＩを設計した
のであれば、乗算器部分だけでチップの実装面積はあふ
れてしまうであろう。

【００１７】

【発明が解決しようとする課題】グラフィックスの高品
位化のために各画素のパラメータの数は増大してたが
（前述）、これに伴ってレンダリングＬＳＩの処理速度
の高速化も急務となってきている。

【００１８】計算速度を向上させる一般的手法の１つ
は、パイプライン化である。ポリゴンの各頂点データか
ら内部の画素を補間するというタイプのレンダリング自
体は、パイプライン処理に適用し易い側面を持ってい
る。なぜならば、平面方程式を解くことは、一定の処理
手順の繰り返しに過ぎないからである。したがって、パ
イプライン形式のグラフィック表示生成装置及び方法、
レンダリングＬＳＩが好ましいと言えよう。

【００１９】本発明の目的は、３次元オブジェクトの表
面を小さなポリゴンに分割して近似表現することによっ
て３次元グラフィックスを生成及び表示するタイプの、
優れたグラフィック表示生成装置及び方法、レンダリン
グＬＳＩを提供することにある。

【００２０】本発明の更なる目的は、線形補間（いわゆ
るグーロー・シェーディング（Ｇｏｕｒａｕｄ Ｓｈａ
ｄｉｎｇ））によってポリゴン内部の各画素の色等を補
間してレンダリング（ｒｅｎｄｅｒｉｎｇ：描画）する
タイプの、優れたグラフィック表示生成装置及び方法、
レンダリングＬＳＩを提供することにある。

【００２１】本発明の更なる目的は、ポリゴン内部の各
画素のデータを高能率且つ高速に補間してレンダリング
することができるグラフィック表示生成装置及び方法、
レンダリングＬＳＩを提供することにある。

【００２２】本発明の更なる目的は、３次元グラフィッ
クスの生成及び表示を、使用セル数を極力少なくした構
成の３次元グラフィックス用ＬＳＩによって実現できる
グラフィック表示生成装置及び方法、レンダリングＬＳ
Ｉを提供することにある。

【００２３】本発明の更なる目的は、線形補間によって
ポリゴン内部の各画素のデータをレンダリングするタイ
プの３次元グラフィックスの生成及び表示において、レ
ンダリング段階をパイプライン処理化することができる
グラフィック表示生成装置及び方法、レンダリングＬＳ
Ｉを提供することにある。

【００２４】

【課題を解決するための手段及び作用】本発明は、上記
課題を参酌してなされたものであり、その第１の側面
は、世界座標系ＸＹＺ（但し、ＸＹ座標平面は視面（表
示画面）と等価であり、Ｚ軸は補間すべき画素データと
等価）上の３角形Ｐ_WＱ_WＲ_Wを定義する各頂点Ｐ_W，
Ｑ_W，Ｒ_Wに与えられた画素データに基づいて該３角形Ｐ
_WＱ_WＲ_WのＸＹ平面への投影３角形ＰＱＲ内部の各画素
位置の画素データｚを補間するタイプのグラフィック表
示生成装置において、Ｙ軸方向に順次走査して該３角形
ＰＱＲ内部の各画素の座標位置を発生するｘｙ座標発生
手段と、世界座標系上における３角形Ｐ_WＱ_WＲ_Wの平面
方程式βの係数成分及び定数成分を求めて一時格納する
係数／定数計算・記憶手段と（ここで、平面方程式βを
Ａ・（ｘ−ｘ₁）＋Ｂ・（ｙ−ｙ₁）＋Ｃ・（ｚ−ｚ₁）
＝０とおく。但し、点（ｘ₁，ｙ₁，ｚ₁）は平面β上の
点である。この場合、係数成分はＡ，Ｂ，Ｃであり、定
数成分はｚ₁）、差ｘ−ｘ₁又はｙ−ｙ₁のいずれか一方
を選択的に求める引算手段と、Ａとｘ₁−ｘとの積又は
Ｂとｙ₁−ｙとの積のいずれか一方を求める乗算手段
と、積Ａ・（ｘ₁−ｘ）を一時格納するための第１のラ
ッチ手段と、積Ｂ・（ｙ₁−ｙ）を一時格納するための
第２のラッチ手段と、前記第１及び第２のラッチ手段の
保持データの和を求める第１の加算手段と、前記第１の
加算手段の出力データを係数Ｃで割るための割算手段
と、前記割算手段と定数成分ｚ₁との和を求める第２の
加算手段と、を含む特徴とするグラフィック表示生成装
置である。

【００２５】また、本発明の第２の側面は、世界座標系
ＸＹＺ（但し、ＸＹ座標平面は視面（表示画面）と等価
であり、Ｚ軸は補間すべき画素データと等価）上の３角
形Ｐ_WＱ_WＲ_Wを定義する各頂点Ｐ_W，Ｑ_W，Ｒ_Wに与えられ
た画素データに基づいて該３角形Ｐ_WＱ_WＲ_WのＸＹ平面
への投影３角形ＰＱＲ内部の各画素位置の画素データｚ
を補間するタイプのグラフィック表示生成方法におい
て、Ｙ軸方向に順次走査して該３角形ＰＱＲ内部の各画
素の座標位置を発生するｘｙ座標発生段階と、世界座標
系上における３角形Ｐ_WＱ_WＲ_Wの平面方程式βの係数成
分及び定数成分を求めて一時格納する係数／定数計算・
記憶段階と（ここで、平面方程式βをＡ・（ｘ−ｘ₁）
＋Ｂ・（ｙ−ｙ₁）＋Ｃ・（ｚ−ｚ₁）＝０とおく。但
し、点（ｘ₁，ｙ₁，ｚ₁）は平面β上の点である。この
場合、係数成分はＡ，Ｂ，Ｃであり、定数成分は
ｚ₁）、差ｘ−ｘ₁又はｙ−ｙ₁のいずれか一方を選択的
に求める引算段階と、Ａとｘ₁−ｘとの積又はＢとｙ₁−
ｙとの積のいずれか一方を求める乗算段階と、積Ａ・
（ｘ₁−ｘ）を一時格納するための第１のラッチ段階
と、積Ｂ・（ｙ₁−ｙ）を一時格納するための第２のラ
ッチ段階と、前記第１及び第２のラッチ段階で得た両デ
ータの和を求める第１の加算段階と、前記第１の加算手
段の出力データを係数Ｃで割るための割算段階と、前記
割算段階で得たデータと定数成分ｚ₁との和を求める第
２の加算段階と、を含む特徴とするグラフィック表示生
成方法である。

【００２６】また、本発明の第３の側面は、世界座標系
ＸＹＺ（但し、ＸＹ座標平面は視面（表示画面）と等価
であり、Ｚ軸は補間すべき画素データと等価）上の３角
形Ｐ_WＱ_WＲ_Wを定義する各頂点Ｐ_W，Ｑ_W，Ｒ_Wに与えられ
た画素データに基づいて該３角形Ｐ_WＱ_WＲ_WのＸＹ平面
への投影３角形ＰＱＲ内部の各画素位置の画素データｚ
を補間するタイプのレンダリングＬＳＩにおいて、Ｙ軸
方向に順次走査して該３角形ＰＱＲ内部の各画素の座標
位置を発生するｘｙ座標発生回路と、世界座標系上にお
ける３角形Ｐ_WＱ_WＲ_Wの平面方程式βの係数成分及び定
数成分を求めて一時格納する係数／定数計算・記憶回路
と（ここで、平面方程式βをＡ・（ｘ−ｘ₁）＋Ｂ・
（ｙ−ｙ₁）＋Ｃ・（ｚ−ｚ₁）＝０とおく。但し、点
（ｘ₁，ｙ₁，ｚ₁）は平面β上の点である。この場合、
係数成分はＡ，Ｂ，Ｃであり、定数成分はｚ₁）、差ｘ
−ｘ₁又はｙ−ｙ₁のいずれか一方を選択的に求める引算
回路と、Ａとｘ₁−ｘとの積又はＢとｙ₁−ｙとの積のい
ずれか一方を求める乗算回路と、積Ａ・（ｘ₁−ｘ）を
一時格納するための第１のラッチ回路と、積Ｂ・（ｙ₁
−ｙ）を一時格納するための第２のラッチ回路と、前記
第１及び第２のラッチ回路の保持データの和を求める第
１の加算回路と、前記第１の加算回路の出力データを係
数Ｃで割るための割算回路と、前記割算回路と定数成分
ｚ₁との和を求める第２の加算回路と、を含む特徴とす
るレンダリングＬＳＩである。

【００２７】また、本発明の第４の側面は、線形補間
（いわゆるグーロー・シエーディング）により３角形内
部の画素（ｘ，ｙ）の画素データｚを求めるタイプ（す
なわち線形方程式ｚ＝Ａ'・（ｘ₁−ｘ）＋Ｂ'・（ｙ₁−
ｙ）＋ｚ₁により画素データｚを求めるタイプ。但し、
点（ｘ₁，ｙ₁，ｚ₁）は該３角形を含め平面上の点）の
レンダリングＬＳＩにおいて、差ｘ₁−ｘ又は差ｙ₁−ｙ
のいずれか一方を選択的に求める引算回路と、積Ａ'・
（ｘ₁−ｘ）又は積Ｂ'・（ｙ₁−ｙ）のいずれか一方を
選択的に求める乗算回路と、積Ａ'・（ｘ₁−ｘ）を一時
的に格納する第１のラッチ回路と、積Ｂ'・（ｙ₁−ｙ）
を一時的に格納する第２のラッチ回路と、前記第１及び
第２のラッチ回路の保持データの和を求める第１の加算
回路と、前記第１の加算回路の出力データＡ'・（ｘ₁−
ｘ）＋Ｂ'・（ｙ₁−ｙ）と前記方程式の係数成分ｚ₁と
の和を求める第２の加算回路と、を含むことを特徴とす
るレンダリングＬＳＩである。

【００２８】しかして、本発明に係るグラフィック表示
生成装置及び方法、レンダリングＬＳＩによれば、ポリ
ゴン内部の画素を補間する際に、ただ１つの乗算手段、
乗算段階、若しくは乗算回路しか持たない。したがっ
て、ＬＳＩの使用セル数を極力少なくすることができ
る。

【００２９】また、レンダリングのためのこのような各
手段、各段階、若しくは各回路は、分岐や条件分岐な
ど、処理を滞らせるルーチンを含まないで構成される。
また、３次元グラフィックス処理の高品位化のために、
扱うべきパラメータ数が増加しても、並列処理により比
較的容易に高速化を図ることができよう。

【００３０】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。

【００３１】

【実施例】以下、図面を参照しながら本発明の実施例を
詳解する。

【００３２】Ａ．コンピュータ・システム１００のハー
ドウェア構成 図１には、３次元グラフィックス処理を行うコンピュー
タ・システム１００のハードウェア構成を示している。

【００３３】システム１００は、「グライックス・ワー
クステーション（ＷＳ）」と呼ばれるものである。ＷＳ
は、一般には、ネットワークにおける端末としての機能
と、１台でもさまざまな処理が行える機能とを兼ね備え
た、パーソナル・コンピュータ（ＰＣ）よりも性能的に
上位のコンピュータを指す。ＷＳとして機能するシステ
ム１００は、高速なＲＩＳＣ型ＭＰＵ（例えば米ＩＢＭ
社、米Ｍｏｔｏｒｏｌａ社及び米Ａｐｐｌｅ社が共同開
発したＰｏｗｅｒＰＣ ６０４／６２０（"Ｐｏｗｅｒ
ＰＣ"は米ＩＢＭ社の商標））１１と、大容量メモリ
（メイン・メモリ１２及びビデオＲＡＭ１５。メイン・
メモリ１２は１０ＭＢ以上）と、高解像度ビットマップ
・ディスプレイ（１０００×１０００以上）１３と、高
速ビデオ・アダプタ１４と、大容量ＤＡＳＤ（Direct A
ccess Storage Device：例えばハード・ディスク，ＣＤ
−ＲＯＭ，ＭＯなど）１６と、通信用アダプタ（例えば
Ｅｔｈｅｒｎｅｔインターフェース）１７とを備えてい
る。ＭＰＵ１１とこれらデバイス類１４…とは、アドレ
ス・バス、データ・バス、コントロール・バスなどから
なる共通信号伝送路（「バス」ともいう）１８を介して
相互に連絡している。なお、バス１８は、例えばＰＣＩ
（Peripheral Component Interconnect）バスでもよ
い。

【００３４】システム１００が特にグラフィックスＷＳ
として機能するためには、さらにグラフィックス機能を
拡充するためのグラフィックス・ボード５０を備え、且
つ、グラフィック処理用のアプリケーションを揃えてい
る（アプリケーションは、通常はＤＡＳＤ１６にされ、
使用時にメモリ１２にロードされる）。なお、グラフィ
ックス・ボード５０は、一般にはオプション部品であ
り、システム１００に装着した際には、高性能グラフィ
ックス処理を提供するとともに、ビデオ・アダプタ１４
の機能を吸収して通常のコンピュータ画面処理も行う
（詳細はＢ項、及びＣ項参照）。

【００３５】システム１００は、その他、３次元オブジ
ェクトの画像データを生成する画像ソース（例えばＣＴ
スキャナなどの３次元物体計測装置やビデオ・カメラの
ような撮像装置）２０を、インターフェース回路２１経
由で接続していてもよい。

【００３６】このようなコンピュータ・システム１００
の具体例は、日本アイ・ビー・エム（株）が市販するワ
ークステーション"ＲＳ／６０００"である。なお、現在
市販されている殆どのＷＳは、参照番号１１乃至１８に
示すハードウェア・ブロックと等価なものを備えてい
る。また、ＷＳを構成するためには、図１に記載した以
外に多くのハードウェア構成要素が必要であるが、これ
らは当業者には周知なので、本明細書では説明の簡略化
のため省略してある。

【００３７】Ｂ．グラフィックス・ボード５０のハード
ウェア構成 ＷＳがグラフィック機能を拡充する目的でグラフィック
ス・ボード２０をオプション的に装着する、ということ
は既にＡ項で述べた。この項では、ＷＳに対して３次元
グラフィックス機能を提供するグラフィックス・ボード
５０を詳細に説明する。図２には、グラフィックス・ボ
ード５０の構成を模式的に示してある。

【００３８】グラフィックス・ボード５０は、［従来の
技術］の項で既に述べたように、ジオメトリ部と、レン
ダリング部と、ＤＡ変換部とを含んでいる。ビデオ・ア
ダプタ１４の機能を提供する部分も含むが、本発明の要
旨とは関係ないので図２では省略してある。

【００３９】ジオメトリ部６０は、３次元オブジェクト
を多数のポリゴンに分割し、ポリゴンを定義する各頂点
ごとに必要なパラメータを求めるようになっている。ジ
オメトリ部６０は、例えばＡＳＩＣ技術を用いてＬＳＩ
化されている。ジオメトリ処理自体は本発明の要旨とは
関係ないので、これ以上の詳しい説明はしない。算出さ
れた各頂点のパラメータは、ローカル・バッファ６１に
一時的に格納される。ローカル・バッファ６１内では、
後続のレンダリング部７０が３角形単位でパラメータを
取り出して処理する便宜のため、各３角形の３頂点ごと
に１つのレコードを割り当てられた形式のテーブル（図
３参照）によって、必要なパラメータを格納するように
してもよい。以下、本明細書では、このローカル・バッ
ファ６１のことを、頂点単位でデータを保管しているこ
とから、「頂点メモリ（Ｖｅｒｔｅｘ Ｍｅｍｏｒ
ｙ）」と呼ぶことにする。

【００４０】レンダリング部７０は、３次元オブジェク
トの２次元イメージを生成する部分であるが、より具体
的には、頂点メモリ６１に格納されたポリゴンの各頂点
のパラメータをもとに、３角形内部の画素データの補間
を行うようになっている。補間して求められた各画素の
データは、フレーム・バッファ８０に書き込まれる。補
間された画素データと同じ位置（ＸＹ座標位置）に既に
データが書き込まれている場合には、奥行き（Ｚ座標
値）を比較して、手前側の画素データに逐次更新してい
く（隠面処理）。なお、レンダリング部７０は、例えば
ＡＳＩＣ（Application Specific Integrated Circui
t）技術を用いて１チップ化することもできる。本明細
書では、１チップ化されたレンダリング部のことを「レ
ンダリングＬＳＩ」と呼ぶことにする。レンダリングＬ
ＳＩの詳細な構成はＣ項を参照されたい。

【００４１】ＤＡ変換器９０は、フレーム・バッファ８
０に書き込まれたデジタル・データをディスプレイ用の
アナログ信号に変換して、ＣＲＴディスプレイ１３に出
力するようになっている。ＤＡ変換器には、例えばＲＡ
ＭＤＡＣのような、高速変換可能なものが用いられる。

【００４２】Ｃ．レンダリングＬＳＩの構成 本実施例のレンダリングＬＳＩ７０は、ポリゴン単位で
レンダリング処理を行うためのＬＳＩである。すなわ
ち、レンダリングＬＳＩ７０は、頂点メモリ６１から
は、３角形単位で各頂点の画素データ（ｘ，ｙ，ｚ，
Ｒ，Ｇ，Ｂ，ａ，ｆ，ｔ，…）を読み出して、３角形内
に含まれる全ての画素の画素データを逐次補間していく
ようになっている。図４には、グラフィックス・ボード
５０上のレンダリングＬＳＩ７０の構成をより詳細に示
している。同図において、レンダリングＬＳＩ１０は、
ｘｙ発生器７１と、係数計算部７２と、定数抽出部７３
と、補間部７４と、ＦＩＦＯ７５と、Ｚ値比較部７６と
を含んでいる。

【００４３】ｘｙ発生器７１は、頂点メモリ６１から、
ある１つの３角形の各頂点のｘｙ座標値（すなわち１レ
コード分のデータ）を受け取ると、この３角形に含まれ
る画素のｘｙ座標値を順次発生して、補間部７４に出力
するようになっている。図５は、ｘｙ発生器７１の動作
特性を図解したものである。同図においてｘｙ平面は視
面（若しくはディスプレイの表示画面）と等価な平面で
ある。ｘｙ発生器７１は、ある１つの３角形の各頂点の
ｘｙ座標値Ｐ（ｘ₁，ｙ₁），Ｑ（ｘ₂，ｙ₂），及びＲ
（ｘ₃，ｙ₃）を、頂点メモリ６１より読み出すと、該３
角形ＰＱＲ内部に含まれる各画素のｘｙ座標値を順次出
力するようになっている。座標値を発生する順序は、例
えば図５中の矢印で示すように、ノン・インターレース
形式でＹ軸方向に逐次走査していく形式でもよい。ま
た、ｘｙ発生器７１は、１つの３角形内における処理の
開始（ｓｔａｒｔ）及び終了（ｅｎｄ），走査線上での
次の画素の座標値の出力（ｏｐｅｒａｔｉｏｎ），次の
走査線上の移行（ｘ−ｃｏｕｎｔｕｐ），出力なし（ｎ
ｏ−ｏｐｅｒａｔｉｏｎ）などの各状態を示すためのコ
マンドＣＭＤも後続の各部に出力するようになっている
（後述）。なお、本明細書では、ｉ番目の走査線上のｊ
番目の画素の座標値を（ｘ_i，ｙ_j）、同走査線上のｊ＋
１番目の画素の座標値を（ｘ_i，ｙ_j+1）というように、
添字を用いて表現することにする。

【００４４】係数計算部７２は、頂点メモリ６１から順
次必要なデータを読み出して、ＸＹ軸とＺ，Ｒ，Ｇ，Ｂ
…各パラメータを第３軸とする各３次元空間ＸＹＺ，Ｘ
ＹＲ，ＸＹＧ，…における、各平面β_Z，β_R，β_G，β_B
…の平面方程式（式（２）参照）の係数成分（Ａ_Z，
Ｂ_Z，Ｃ_Z），（Ａ_R，Ｂ_R，Ｃ_R），（Ａ_G，Ｂ_G，Ｃ_G），
（Ａ_B，Ｂ_B，Ｃ_B）…を算出するようになっている。係
数計算部７２の詳細な構成は、Ｄ項で後述する。

【００４５】定数抽出部７３は、各平面β_Z，β_R，
β_G，β_B…の各平面方程式（式（２）参照）の定数成分
を、補間部７４に渡すためのものである。ここでいう定
数成分とは、例えば先述の式（６）ではｚ₁であり（前
述）、パラメータＲのときはｒ₁、Ｇのときはｇ₁、Ｂの
ときはｂ₁…である。要するに、定数抽出部７３は、頂
点メモリ６１からレコード中の特定の１つの頂点のパラ
メータ値ｚ，ｒ，ｇ，ｂ…を順次読み出して、補間部７
４に渡すだけでよい。

【００４６】係数計算部７２及び定数計算部７３によっ
て、各平面β_Z，β_R，β_G，β_B…の平面方程式が求ま
る。補間部７４は、これら平面方程式をもとに、３角形
ＰＱＲ内の各画素位置におけるＺ，Ｒ，Ｇ，Ｂ…各々の
画素データ値を逐次補間していくためのものである。こ
の補間処理は、［従来の技術］の項で述べたように、各
パラメータの線形方程式を解くことによって行われる
（式（６）及び図１１参照）。補間部７４は、実際に
は、各パラメータＺ，Ｒ，Ｇ，Ｂ…ごとに、独立したＺ
値補間部７４−１，Ｒ値補間部７４−２，Ｇ値補間部７
４−３，Ｂ値補間部７４−４…が設けられている（図４
参照）。したがって、各画素データＺ，Ｒ，Ｇ，Ｂ…の
計算は、パイプライン化が図られている訳である。各補
間部７４−１，７４−２，７４−３，７４−４…は、と
もに略同一の構成をしているが、その詳細はＥ項で後述
する。

【００４７】ＦＩＦＯ７５は、いわゆる先入れ先出し
（First-In First-Out）メモリである。上述した各補間
部７４−１，７４−２，７４−３…は分岐や条件分岐な
ど処理を滞らせるような要因を排除した設計を採用して
おり（後述）、各々の演算速度はほぼ均一化されてい
る。但し、補間部内部の乗算器による僅かな演算時間の
ばらつきをがあるので、時間差を吸収して１画素単位で
まとめて画素データを送り出す目的で、ＦＩＦＯ７５は
設けられているのである。

【００４８】隠面処理部７６は、３角形内の画素のうち
他の３角形が手前にあるために隠れてしまう部分の画素
データを取り除く処理を行うブロックである。隠面か否
かの判断は、一般には求めた画素データが手前側かどう
か、すなわちＺ値を大小比較することによって行われ
る。図６には、隠面処理部７６が行う処理ルーチンを概
略的に示している。隠面処理部７６は、ＦＩＦＯ７５か
ら画素データを受け取ると（ステップＳ１０）、フレー
ム・バッファ８０上の対応画素位置に既に画素データが
書き込まれているか否かを判断する（ステップＳ１
２）。もし、該画素位置がブランクであれば新しい画素
データをそのまま書き込む（ステップＳ１４）。逆に、
画素データが既に書き込み済みであれば、画素データの
うちＺ値を比較して、手前側のものに更新する（ステッ
プＳ１６）。

【００４９】フレーム・バッファ８０は、ＣＲＴディス
プレイ１３に表示すべき画像情報を一旦格納するための
メモリである。フレーム・バッファ８０は、物理的には
平面的にアドレスが割り振られているが、図４では、理
解の便宜上、各パラメータごとに１プレーンを設けられ
た立体的な構造にして示してある。（各パラメータのた
めのバッファをそれぞれＺバッファ、Ｒバッファ…と呼
ぶことにする。）

【００５０】Ｄ．係数計算部の構造 係数計算部７２は、各平面β_Z，β_R，β_G，β_B…の平面
方程式（式（２）参照）の係数部分（Ａ_Z，Ｂ_Z，
Ｃ_Z），（Ａ_R，Ｂ_R，Ｃ_R），（Ａ_G，Ｂ_G，Ｃ_G），
（Ａ_B，Ｂ_B，Ｃ_B）…を算出するためのブロックである
（上述）。既に［従来の技術］の項で述べたように、平
面方程式の係数成分は平面の法線ベクトルであり、式
（３）〜（５）に示すように、平面上の任意の２つのベ
クトルの外積で表される。

【００５１】本実施例の係数計算部７２は、各平面方程
式β_Z，β_Rz…ごとに個別に演算回路を設けることはせ
ず、外積を求めるための演算回路をただ１つだけ持ち、
各係数値Ａ_Z，Ｂ_Z，Ｃ_Z，Ａ_R，Ｂ_R，Ｃ_R，Ａ_G…を順次
算出して、各補間部７４−１，７４−２，７４−３…内
の係数記憶部（後述）に分配するようになっている。平
面方程式の係数部分の計算は、補間部７４における画素
の補間に比べて計算回数が少ないので、このように複数
の補間部７４−１…で１つの係数計算部７２を共有して
も、スループットへの影響はないと考えられる。

【００５２】図７には、係数計算部７２の詳細な構造を
示している。同図において、係数計算部７２は、２つの
選択器７２−ａ，７２−ｂと、５つの引算器７２−ｃ，
７２−ｄ，７２−ｅ，７２−ｆ及び７２−ｉと、２つの
乗算器７２−ｇ，７２−ｈとを含んでいる。

【００５３】２つの選択器７２−ａ，７２−ｂは、ある
１つの係数成分を計算するに必要なパラメータ値を頂点
メモリ６１から随時読み出して、後続の引算器７２−
ｃ，７２−ｄ，７２−ｅ，７２−ｆに渡すようになって
いる。例えば３角形ＰＱＲを含む平面の方程式について
の係数成分Ａ_Zを求めるとき、第１の選択器７２−ａ
は、成分ｚ₂及びｚ₃を読み出して第１の引算器７２−ｃ
に渡すとともに、成分ｙ₂及びｙ₁を読み出して第２の引
算器７２−ｄに渡す。また、第２の選択器７２−ｂは、
成分ｚ₂及びｚ₁を読み出して第３の引算器７２−ｅに渡
すとともに、成分ｙ₂及びｙ₃を読み出して第４の引算器
７２−ｆに渡す。第１の乗算器７２−ｇは第１及び第２
の引算器７２−ｃ，７２−ｄの各出力の積を求め、ま
た、第２の乗算器７２−ｈは第３及び第４の引算器７２
−ｅ，７２−ｆの各出力の積を求める。引算器７２−ｉ
は、各乗算器７２−ｇ，７２−ｈで求めた積の差分をと
って、所望の係数成分（この場合Ａ_Z＝（ｚ₂−ｚ₃）×
（ｙ₂−ｙ₁）−（ｚ₂−ｚ₁）×（ｙ₂−ｙ₃））を出力す
るようになっている。

【００５４】他の係数値Ｂ_Z，Ｃ_Z，Ａ_R，Ｂ_R，Ｃ_R，Ａ_G
…を求めるときは、選択器７２−ａ及び７２−ｂが頂点
メモリ６１中のレコードから随時所望の座標値を読み出
してくればよい。しかして、引算器７２−ｉの出力値
は、各補間部７４−１，７４−２に順次渡され、その係
数記憶部２０２（後述）に一時格納され、後続の画素補
間処理に利用されることになる。

【００５５】Ｅ．補間部 補間部７４は、係数計算部７２及び定数抽出部７３によ
り求められた平面方程式β_Z，β_R，β_G，β_B…をもと
に、３角形ＰＱＲ内の各画素位置におけるＺ，Ｒ，Ｇ，
Ｂ…各々の画素データ値を逐次補間していくためのもの
であるが、実際には、各パラメータＺ，Ｒ，Ｇ，Ｂ…ご
とに、独立したＺ値補間部７４−１，Ｒ値補間部７４−
２，Ｇ値補間部７４−３，Ｂ値補間部７４−４…が設け
られている（前述）。各補間部７４−１，７４−２，７
４−３，７４−４…は、ともに略同一の構成をしてい
る。図８には、これらを代表して、Ｚ値補間部７４−２
の詳細な構成を示している。

【００５６】図８に示すように、補間部７４−１は、入
力調節回路２０１と、係数記憶部２０２と、引算器２０
３と、乗算器２０４と、第１のラッチ２０５と、第２の
ラッチ２０６と、第１の加算器２０７と、割算器２０８
と、第２の加算器２０９とを含んでいる。

【００５７】ｘｙ発生器７１は、３角形ＰＱＲの各頂点
のｘｙ座標値を入力すると、図５中の矢印で示すよう
に、ノン・インターレース形式でＹ軸方向に１画素ずつ
逐次走査して、３角形ＰＱＲ内部に含まれる各画素の
ｘ，ｙ各座標値を同時出力するようになっている（前
述）。また、ｘｙ発生器７１は、それ以外にもコマンド
（ＣＭＤ）信号を出力するようになっている。このＣＭ
Ｄの内容は、１つの３角形内における処理の開始（ｓｔ
ａｒｔ）及び終了（ｅｎｄ），同一走査線上での次の画
素の座標値の出力（すなわちＹ軸方向への１画素のイン
クリメント：ｙ＿ｏｐｅｒａｔｉｏｎ），次の走査線上
の移行（すなわちＸ軸方向への１画素のインクリメン
ト：ｘ＿ｃｏｕｎｔｕｐ），出力なし（ｎｏ−ｏｐｅｒ
ａｔｉｏｎ）などである（前述）。

【００５８】入力調節回路２０１は、ｘｙ発生器７１か
ら３角形内部の各画素のｘｙ座標値とコマンドＣＭＤと
を入力して、ＣＭＤの内容に応じて、ｘ又はｙいずれか
一方を出力するようになっている。入力調節回路２０１
の主なオペレーションは、１：ｘｙ発生回路７１が３角
形中の最初の画素のｘｙ座標値を出力したとき（ｓｔａ
ｒｔコマンドのとき）や、次の走査線に進んだとき（ｘ
＿ｃｏｕｎｔｕｐ）などのように、新しいｘ座標値を入
力したときは、同時入力したｘ，ｙ各座標値のうちまず
ｘ座標値を次いでｙ座標値を、順次出力する。２：同じ
走査線上で１画素ずつＹ軸方向にインクリメントしてい
るだけの間（ｙ＿ｏｐｅｒａｔｉｏｎコマンドのとき）
は、同時入力したｘ，ｙ各座標値のうちｙ座標値だけを
出力する。というものである。要するに、入力調節回路
２０１は、ｘｙ発生器７１から逐次入力するｘｙ座標値
を、後続の処理の便宜を図って調節する役目を果たして
いる訳である。

【００５９】係数記憶部２０２は、各補間部７４−１，
７４−２，７４−３…間で共有する係数計算部より、処
理中の３角形の平面方程式β_Zの係数部分Ａ_Z，Ｂ_Z，Ｃ_Z
の分配を受けるとともに、定数抽出部７３から定数値ｚ
₁を受けると、該３角形内の補間処理が終了するまでは
（すなわちｘｙ発生器７１からＣＭＤ＝'ｅｎｄ'を受け
取るまでは）これらの係数値及び定数値を保持し続け
る。そして、乗算器２０４、割算器２０８及び加算器２
０９に対して、所定のタイミングで適宜これらの値を出
力するようになっている。

【００６０】引算器２０３は、入力調節回路２０３より
ｘ座標値を受け取ると、差分（ｘ₁−ｘ）を計算し、他
方、ｙ座標値を受け取ると、差分（ｙ₁−ｙ）を計算す
るようになっている。ｘ又はｙのいずれを入力したか
は、ｘ＿ｖａｌｉｄ又はｙ＿ｖａｌｉｄいずれの信号線
が活性化されているかによって判断される。

【００６１】乗算器２０４は、引算器２０３よりｘ座標
値を受け取ると乗算Ａ_Z×（ｘ₁−ｘ）を行い、ｙ座標値
を受け取ると乗算Ｂ_Z×（ｙ₁−ｙ）を行うようになって
いる。各係数値Ａ_Z及びＢ_Zは、係数記憶部２０２より入
力される。また、ｘ又はｙのいずれを入力したかは、ｘ
＿ｖａｌｉｄ又はｙ＿ｖａｌｉｄいずれの信号線が活性
化されているかによって判断される。

【００６２】第１のラッチ２０５は、信号線ｘ＿ｖａｌ
ｉｄが活性化されたときに入力された乗算値Ａ_Z×（ｘ₁
−ｘ）を、次の入力までの間保持し続ける。ｘｙ発生器
７１が同一走査線上を１画素ずつインクリメントしてい
る間はｘ＿ｖａｌｉｄは活性化されないので、第１のラ
ッチ２０５は同一走査線の間は乗算値Ａ_Z×（ｘ₁−ｘ）
を保持し続けることになる。

【００６３】第２のラッチ２０６は、信号線ｙ＿ｖａｌ
ｉｄが活性化されたときに入力された乗算値Ｂ_Z×（ｙ₁
−ｙ）を、次の入力までの間保持し続ける。ｘｙ発生器
７１がｙ軸方向に１画素インクリメントする度に新しい
ｙ座標値が入力され、その都度第２のラッチ２０６の値
は更新されることになる。

【００６４】第１の加算器２０７は、第１及び第２のラ
ッチ２０５，２０６の各出力値Ａ_Z×（ｘ₁−ｘ）及びＢ
_Z×（ｙ₁−ｙ）を加算するようになっている。

【００６５】割算器２０８は、加算器２０７の出力値Ａ
_Z×（ｘ₁−ｘ）＋Ｂ_Z×（ｙ₁−ｙ）を、係数記憶部２０
２から受け取った係数値Ｃ_Zで割算するようになってい
る。

【００６６】第２の加算器２０９は、割算器２０８の出
力値｛Ａ_Z×（ｘ₁−ｘ）＋Ｂ_Z×（ｙ₁−ｙ）｝／Ｃ
_Zと、係数記憶部２０２から受け取った定数値ｚ₁とを加
算するようになっている。

【００６７】しかして、このようにして求められた加算
器２０９の出力値｛Ａ_Z×（ｘ₁−ｘ）＋Ｂ_Z×（ｙ₁−
ｙ）｝／Ｃ_Z＋ｚ₁は、視面（ｘｙ平面）上の３角形内の
点（ｘ，ｙ）におけるｚパラメータに他ならない（上式
（６）参照）。したがって、ｘｙ発生器７１より３角形
内部の各画素の座標値を受け取ることによって、その画
素の画素データを逐次出力できる訳なのである。

【００６８】本実施例におけるレンダリングＬＳＩで
は、各補間部７４−１，７４−２，７４−３…は図８と
同一の構成を採っており、その中には分岐や条件分岐な
どの処理時間を不均一化する要素を含んでいない。した
がって、各パラメータの計算処理を容易にパイプライン
化することができる訳である。また、２つのラッチ（図
８中ではラッチ２０５及び２０６）を備えることによっ
て、乗算器や割算器の個数を最低の各１個に抑えること
ができる。これによって、レンダリングＬＳＩをＡＳＩ
Ｃによって容易に実装することが可能になる。

【００６９】Ｄ．追補 以上、特定の実施例を参照しながら、本発明について詳
解してきた。しかしながら、本発明の要旨を逸脱しない
範囲で当業者が該実施例の修正や代用を成し得ることは
自明である。すなわち、例示という形態で本発明を開示
してきたのであり、限定的に解釈されるべきではない。
本発明の要旨を判断するためには、冒頭に記載した特許
請求の範囲の欄を参酌すべきである。

【００７０】

【発明の効果】以上詳記したように、本発明に係るグラ
フィック表示生成装置及び方法、レンダリングＬＳＩに
よれば、ポリゴン内部の画素を補間する際に、ただ１つ
の乗算手段、乗算段階、若しくは乗算回路しか持たない
なくて済む。したがって、ＬＳＩの使用セル数を極力少
なくすることができる。

【００７１】また、本発明に係るグラフィック表示生成
装置及び方法、レンダリングＬＳＩによれば、レンダリ
ングのための各手段、各段階、若しくは各回路は、分岐
や条件分岐など、処理を滞らせるルーチンを含まないで
構成される。したがって、３次元グラフィックス処理の
高品位化のために、扱うべきパラメータ数が増加して
も、パイプライン処理により比較的容易に高速化を図る
ことができる。

【図面の簡単な説明】

【図１】図１は、３次元グラフィックス処理を行うコン
ピュータ・システム１００のハードウェア構成を示した
図である。

【図２】図２は、３次元グラフィックス処理を好適に実
現するためのグラフィックス・ボード２０の構成を模式
的に示した図である。

【図３】図３は、頂点メモリの構成を示した図である。

【図４】図４は、グラフィックス・ボード５０上のレン
ダリングＬＳＩ７０の構成をより詳細に示した図であ
る。

【図５】図５は、ｘｙ発生器７１の動作特性を図解した
ものである。

【図６】図６は、隠面処理部７６が行う処理ルーチンを
概略的に示した図である。

【図７】図７は、レンダリングＬＳＩ７０内の係数計算
部の構成をより詳細に示した図である。

【図８】図８は、レンダリングＬＳＩ７０内の画素補間
部の構成をより詳細に示した図である。

【図９】図９は、コンピュータ・システムがディスプレ
イ上で３次元グラフィックスを表示する際に必要となる
処理手順を示した図である。

【図１０】図１０は、３次元グラフィックス処理を行う
システムのアーキテクチャを模式的に示した図である。

【図１１】図１１は、線形補間によって画素データを求
める手法を説明するための図である。

【符号の説明】

１１…ＭＰＵ、１２…メイン・メモリ、１３…ＣＲＴデ
ィスプレイ、１４…ビデオ・アダプタ、１５…ＶＲＡ
Ｍ、１６…ＤＡＳＤ、１７…通信用アダプタ、１８…バ
ス、２０画像ソース、２１…インターフェース回路、５
０…グラフィックス・ボード、６０…ジオメトリ部、６
１…ローカル・バッファ（頂点メモリ）、７０…レンダ
リング部、７１…ｘｙ発生器、７２…係数計算部、７３
…定数抽出部、７４…補間部、７５…ＦＩＦＯ、７６…
隠面処理（Ｚ値比較）部、８０…フレーム・バッファ、
９０…ＤＡ変換器、１００…ワークステーション、２０
１…入力調節回路、２０２…係数記憶部、２０３…引算
器、２０４…乗算器、２０５…第１のラッチ、２０６…
第２のラッチ、２０７…第１の加算器、２０８…割算
器、２０９…第２の加算器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 神崎 英介 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 (72)発明者 安田 浩明 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】世界座標系ＸＹＺ（但し、ＸＹ座標平面は
   視面（表示画面）と等価であり、Ｚ軸は補間すべき画素
   データと等価）上の３角形Ｐ_WＱ_WＲ_Wを定義する各頂点
   Ｐ_W，Ｑ_W，Ｒ_Wに与えられた画素データに基づいて該３
   角形Ｐ_WＱ_WＲ_WのＸＹ平面への投影３角形ＰＱＲ内部の
   各画素位置の画素データｚを補間するタイプのグラフィ
   ック表示生成装置において、Ｙ軸方向に順次走査して該
   ３角形ＰＱＲ内部の各画素の座標位置を発生するｘｙ座
   標発生手段と、世界座標系上における３角形Ｐ_WＱ_WＲ_W
   の平面方程式βの係数成分及び定数成分を求めて一時格
   納する係数／定数計算・記憶手段と（ここで、平面方程
   式βをＡ・（ｘ−ｘ₁）＋Ｂ・（ｙ−ｙ₁）＋Ｃ・（ｚ−
   ｚ₁）＝０とおく。但し、点（ｘ₁，ｙ₁，ｚ₁）は平面β
   上の点である。この場合、係数成分はＡ，Ｂ，Ｃであ
   り、定数成分はｚ₁）、差ｘ−ｘ₁又はｙ−ｙ₁のいずれ
   か一方を選択的に求める引算手段と、Ａとｘ₁−ｘとの
   積又はＢとｙ₁−ｙとの積のいずれか一方を求める乗算
   手段と、積Ａ・（ｘ₁−ｘ）を一時格納するための第１
   のラッチ手段と、積Ｂ・（ｙ₁−ｙ）を一時格納するた
   めの第２のラッチ手段と、前記第１及び第２のラッチ手
   段の保持データの和を求める第１の加算手段と、前記第
   １の加算手段の出力データを係数Ｃで割るための割算手
   段と、前記割算手段と定数成分ｚ₁との和を求める第２
   の加算手段と、を含む特徴とするグラフィック表示生成
   装置
2. 【請求項２】世界座標系ＸＹＺ（但し、ＸＹ座標平面は
   視面（表示画面）と等価であり、Ｚ軸は補間すべき画素
   データと等価）上の３角形Ｐ_WＱ_WＲ_Wを定義する各頂点
   Ｐ_W，Ｑ_W，Ｒ_Wに与えられた画素データに基づいて該３
   角形Ｐ_WＱ_WＲ_WのＸＹ平面への投影３角形ＰＱＲ内部の
   各画素位置の画素データｚを補間するタイプのグラフィ
   ック表示生成方法において、Ｙ軸方向に順次走査して該
   ３角形ＰＱＲ内部の各画素の座標位置を発生するｘｙ座
   標発生段階と、世界座標系上における３角形Ｐ_WＱ_WＲ_W
   の平面方程式βの係数成分及び定数成分を求めて一時格
   納する係数／定数計算・記憶段階と（ここで、平面方程
   式βをＡ・（ｘ−ｘ₁）＋Ｂ・（ｙ−ｙ₁）＋Ｃ・（ｚ−
   ｚ₁）＝０とおく。但し、点（ｘ₁，ｙ₁，ｚ₁）は平面β
   上の点である。この場合、係数成分はＡ，Ｂ，Ｃであ
   り、定数成分はｚ₁）、差ｘ−ｘ₁又はｙ−ｙ₁のいずれ
   か一方を選択的に求める引算段階と、Ａとｘ₁−ｘとの
   積又はＢとｙ₁−ｙとの積のいずれか一方を求める乗算
   段階と、積Ａ・（ｘ₁−ｘ）を一時格納するための第１
   のラッチ段階と、積Ｂ・（ｙ₁−ｙ）を一時格納するた
   めの第２のラッチ段階と、前記第１及び第２のラッチ段
   階で得た両データの和を求める第１の加算段階と、前記
   第１の加算手段の出力データを係数Ｃで割るための割算
   段階と、前記割算段階で得たデータと定数成分ｚ₁との
   和を求める第２の加算段階と、を含む特徴とするグラフ
   ィック表示生成方法
3. 【請求項３】世界座標系ＸＹＺ（但し、ＸＹ座標平面は
   視面（表示画面）と等価であり、Ｚ軸は補間すべき画素
   データと等価）上の３角形Ｐ_WＱ_WＲ_Wを定義する各頂点
   Ｐ_W，Ｑ_W，Ｒ_Wに与えられた画素データに基づいて該３
   角形Ｐ_WＱ_WＲ_WのＸＹ平面への投影３角形ＰＱＲ内部の
   各画素位置の画素データｚを補間するタイプのレンダリ
   ングＬＳＩにおいて、Ｙ軸方向に順次走査して該３角形
   ＰＱＲ内部の各画素の座標位置を発生するｘｙ座標発生
   回路と、世界座標系上における３角形Ｐ_WＱ_WＲ_Wの平面
   方程式βの係数成分及び定数成分を求めて一時格納する
   係数／定数計算・記憶回路と（ここで、平面方程式βを
   Ａ・（ｘ−ｘ₁）＋Ｂ・（ｙ−ｙ₁）＋Ｃ・（ｚ−ｚ₁）
   ＝０とおく。但し、点（ｘ₁，ｙ₁，ｚ₁）は平面β上の
   点である。この場合、係数成分はＡ，Ｂ，Ｃであり、定
   数成分はｚ₁）、差ｘ−ｘ₁又はｙ−ｙ₁のいずれか一方
   を選択的に求める引算回路と、Ａとｘ₁−ｘとの積又は
   Ｂとｙ₁−ｙとの積のいずれか一方を求める乗算回路
   と、積Ａ・（ｘ₁−ｘ）を一時格納するための第１のラ
   ッチ回路と、積Ｂ・（ｙ₁−ｙ）を一時格納するための
   第２のラッチ回路と、前記第１及び第２のラッチ回路の
   保持データの和を求める第１の加算回路と、前記第１の
   加算回路の出力データを係数Ｃで割るための割算回路
   と、前記割算回路と定数成分ｚ₁との和を求める第２の
   加算回路と、を含む特徴とするレンダリングＬＳＩ
4. 【請求項４】線形補間（いわゆるグーロー・シエーディ
   ング）により３角形内部の画素（ｘ，ｙ）の画素データ
   ｚを求めるタイプ（すなわち線形方程式ｚ＝Ａ'・（ｘ₁
   −ｘ）＋Ｂ'・（ｙ₁−ｙ）＋ｚ₁により画素データｚを
   求めるタイプ。但し、点（ｘ_{1，ｙ 1}，ｚ₁）は該３角形
   を含め平面上の点）のレンダリングＬＳＩにおいて、差
   ｘ₁−ｘ又は差ｙ₁−ｙのいずれか一方を選択的に求める
   引算回路と、積Ａ'・（ｘ₁−ｘ）又は積Ｂ'・（ｙ₁−
   ｙ）のいずれか一方を選択的に求める乗算回路と、積
   Ａ'・（ｘ₁−ｘ）を一時的に格納する第１のラッチ回路
   と、積Ｂ'・（ｙ₁−ｙ）を一時的に格納する第２のラッ
   チ回路と、前記第１及び第２のラッチ回路の保持データ
   の和を求める第１の加算回路と、前記第１の加算回路の
   出力データＡ'・（ｘ₁−ｘ）＋Ｂ'・（ｙ₁−ｙ）と前記
   方程式の係数成分ｚ₁との和を求める第２の加算回路
   と、を含むことを特徴とするレンダリングＬＳＩ