JPH0997500A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0997500A JPH0997500A JP7253402A JP25340295A JPH0997500A JP H0997500 A JPH0997500 A JP H0997500A JP 7253402 A JP7253402 A JP 7253402A JP 25340295 A JP25340295 A JP 25340295A JP H0997500 A JPH0997500 A JP H0997500A
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- JP
- Japan
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- electrons
- voltage
- source region
- gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【課題】 自己電界によるフローティングゲート（Ｆ
Ｇ）中の電子の抜けを短時間で検出可能とする 【解決手段】 テストのデータ消去を行う際には切替え
制御信号をテストモードとして切替え回路１１の出力端
子１２を入力端子１５に接続し、ソース領域２に電圧源
１６からＶs を印加し、コントロールゲート（ＣＧ）
５，７を接地にする。すると、酸化膜４にトンネル電流
が流れ、ＦＧ６，８からソース領域２へ電子が引抜かれ
る。テストデータはＣＧ５，７に０Ｖ、半導体基板１に
０Ｖ、ドレイン領域３を解放状態にし、電圧源１６で複
数種のＶs を所定時間印加してストレスを与え適時Ｖth
を測定する。ソース領域２への電圧印加によりＦＧ４２
から電子の抜けるセルが短時間でスクリーニング可能に
なる。 【効果】 ＦＧ中の電子が抜け易くなったセルをソース
領域に電圧を掛けることで電子の流れを加速させ短時間
で不良セルがリジェクト可能となる。
Ｇ）中の電子の抜けを短時間で検出可能とする 【解決手段】 テストのデータ消去を行う際には切替え
制御信号をテストモードとして切替え回路１１の出力端
子１２を入力端子１５に接続し、ソース領域２に電圧源
１６からＶs を印加し、コントロールゲート（ＣＧ）
５，７を接地にする。すると、酸化膜４にトンネル電流
が流れ、ＦＧ６，８からソース領域２へ電子が引抜かれ
る。テストデータはＣＧ５，７に０Ｖ、半導体基板１に
０Ｖ、ドレイン領域３を解放状態にし、電圧源１６で複
数種のＶs を所定時間印加してストレスを与え適時Ｖth
を測定する。ソース領域２への電圧印加によりＦＧ４２
から電子の抜けるセルが短時間でスクリーニング可能に
なる。 【効果】 ＦＧ中の電子が抜け易くなったセルをソース
領域に電圧を掛けることで電子の流れを加速させ短時間
で不良セルがリジェクト可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は電気的に書き込み・
消去可能な不揮発性メモリ(EEPROM)を構成する半導体記
憶装置に関する。
消去可能な不揮発性メモリ(EEPROM)を構成する半導体記
憶装置に関する。
【０００２】
【従来の技術】従来、電気的に書き込み・消去可能な不
揮発性メモリにおいて、書込み時はコントロールゲート
とドレインとに高電圧を印加することによりホットエレ
クトロンをフローティングゲートに注入してデータの書
き込みを行う。また、消去はソースに高電圧を印加し、
コントロールゲートを接地あるいは負電圧にすることに
よりトンネル電流によってフローティングゲートからソ
ースへ電子を引き抜いてデータの消去を行っている。
揮発性メモリにおいて、書込み時はコントロールゲート
とドレインとに高電圧を印加することによりホットエレ
クトロンをフローティングゲートに注入してデータの書
き込みを行う。また、消去はソースに高電圧を印加し、
コントロールゲートを接地あるいは負電圧にすることに
よりトンネル電流によってフローティングゲートからソ
ースへ電子を引き抜いてデータの消去を行っている。
【０００３】
【発明が解決しようとする課題】従来、ＥＥＰＲＯＭに
おいて、書き込み・消去（以下、Ｗ／Ｅと称す。）を繰
り返し行うと、消去時にはソースに高電圧を印加するた
め、ソース近傍でバンド間トネリングによって正孔が生
成される。また、トンネル酸化膜中において、トンネル
電流で流れる電子の衝突電離によっても正孔が発生す
る。図３（ａ）は酸化膜での正孔トラップが無いとき、
同図（ｂ）は酸化膜での正孔トラップが有るときのフロ
ーティングゲート（ＦＧ）とソースとの間の酸化膜障壁
を示している。これらの図に示すように、正孔が酸化膜
中に捕獲されると、酸化膜の障壁を下げてトンネル現象
が生じやすくなり、データが書き込まれた（即ち、電子
がフローティングゲートに注入された）状態で長時間放
置するとフローティングゲートとソースとの間には数Ｍ
Ｖ／ｃｍの自己電界が掛かるためにトンネル現象により
フローティングゲート中の電子が抜けてデータが消える
問題が生じていた。
おいて、書き込み・消去（以下、Ｗ／Ｅと称す。）を繰
り返し行うと、消去時にはソースに高電圧を印加するた
め、ソース近傍でバンド間トネリングによって正孔が生
成される。また、トンネル酸化膜中において、トンネル
電流で流れる電子の衝突電離によっても正孔が発生す
る。図３（ａ）は酸化膜での正孔トラップが無いとき、
同図（ｂ）は酸化膜での正孔トラップが有るときのフロ
ーティングゲート（ＦＧ）とソースとの間の酸化膜障壁
を示している。これらの図に示すように、正孔が酸化膜
中に捕獲されると、酸化膜の障壁を下げてトンネル現象
が生じやすくなり、データが書き込まれた（即ち、電子
がフローティングゲートに注入された）状態で長時間放
置するとフローティングゲートとソースとの間には数Ｍ
Ｖ／ｃｍの自己電界が掛かるためにトンネル現象により
フローティングゲート中の電子が抜けてデータが消える
問題が生じていた。
【０００４】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは自己電
界によりフローティングゲート中の電子の抜けを検出し
高信頼性な電気的に書き込み・消去可能な不揮発性メモ
リを提供することにある。
鑑みてなされたもので、その目的とするところは自己電
界によりフローティングゲート中の電子の抜けを検出し
高信頼性な電気的に書き込み・消去可能な不揮発性メモ
リを提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、電気的に書き込み・消去可能な不揮発性メモリを構
成するものであって、半導体基板の記憶素子領域上に絶
縁膜を介して形成されたコントロールゲートと、前記半
導体基板と前記コントロールゲートとの間に前記絶縁膜
中で孤立するように形成されたフローティングゲート
と、基準電圧を発生する基準電圧発生手段と、テストバ
イアス電圧を発生するバイアス電圧発生手段と、前記フ
ローティングゲートに電荷が注入されているときであっ
て、ノーマルモードのときには前記基準電圧がソースと
前記コントロールゲートとの間に印加され、テストモー
ドのときには前記テストバイアス電圧が前記ソースと前
記コントロールゲートとの間に印加されるように、前記
基準電圧発生手段と前記バイアス電圧発生手段とを前記
ソースに対し選択的に接続する電源切替え手段とを備え
ていることを特徴とする。
は、電気的に書き込み・消去可能な不揮発性メモリを構
成するものであって、半導体基板の記憶素子領域上に絶
縁膜を介して形成されたコントロールゲートと、前記半
導体基板と前記コントロールゲートとの間に前記絶縁膜
中で孤立するように形成されたフローティングゲート
と、基準電圧を発生する基準電圧発生手段と、テストバ
イアス電圧を発生するバイアス電圧発生手段と、前記フ
ローティングゲートに電荷が注入されているときであっ
て、ノーマルモードのときには前記基準電圧がソースと
前記コントロールゲートとの間に印加され、テストモー
ドのときには前記テストバイアス電圧が前記ソースと前
記コントロールゲートとの間に印加されるように、前記
基準電圧発生手段と前記バイアス電圧発生手段とを前記
ソースに対し選択的に接続する電源切替え手段とを備え
ていることを特徴とする。
【０００６】これにより、書き込み／消去の繰り返しに
よりトンネル酸化膜中に正孔が捕獲され、トンネル現象
によりフローティングゲート中の電子が抜けやすくなっ
たセルをソース領域もしくは半導体基板に電圧を掛ける
ことにより抜けを加速させ短時間で不良セルをリジェク
ト可能としている。
よりトンネル酸化膜中に正孔が捕獲され、トンネル現象
によりフローティングゲート中の電子が抜けやすくなっ
たセルをソース領域もしくは半導体基板に電圧を掛ける
ことにより抜けを加速させ短時間で不良セルをリジェク
ト可能としている。
【０００７】
【発明の実施の形態】以下に本発明の実施例について図
面を参照しつつ説明する。図１は本発明の一実施例に係
る半導体記憶装置のセル構造を示すものである。同図に
おいて、ｎ型シリコン基板１の表面部にはｐ+ 型ソース
領域２とその両側にｐ+ 型ドレイン領域３とが形成され
ている。シリコン基板１上には酸化膜４が形成され、こ
の酸化膜４内であってソース領域２と一方のドレイン領
域３との間のチャネル形成領域上にはコントロールゲー
ト５が形成され、このコントロールゲート５とチャネル
形成領域との間にはフローティングゲート６が形成され
ている。酸化膜４はトンネル絶縁層部分４１とゲート絶
縁層部分４２とを備え、当該チャネル形成領域とフロー
ティングゲート６との間にはトンネル絶縁層部分４１が
介在され、コントロールゲート５とフローティングゲー
ト６との間にはゲート絶縁層部分４２が介在されてい
る。この酸化膜４内であってソース領域２と他方のドレ
イン領域３との間のチャネル形成領域上にはコントロー
ルゲート７が形成され、このコントロールゲート７とチ
ャネル形成領域との間にはフローティングゲート８が形
成されている。９，１０は各ドレイン領域３引出し用の
コンタクト電極である。当該チャネル形成領域とフロー
ティングゲート８との間にはトンネル絶縁層部分４１が
介在され、コントロールゲート７とフローティングゲー
ト８との間にはゲート絶縁層部分４２が介在されてい
る。
面を参照しつつ説明する。図１は本発明の一実施例に係
る半導体記憶装置のセル構造を示すものである。同図に
おいて、ｎ型シリコン基板１の表面部にはｐ+ 型ソース
領域２とその両側にｐ+ 型ドレイン領域３とが形成され
ている。シリコン基板１上には酸化膜４が形成され、こ
の酸化膜４内であってソース領域２と一方のドレイン領
域３との間のチャネル形成領域上にはコントロールゲー
ト５が形成され、このコントロールゲート５とチャネル
形成領域との間にはフローティングゲート６が形成され
ている。酸化膜４はトンネル絶縁層部分４１とゲート絶
縁層部分４２とを備え、当該チャネル形成領域とフロー
ティングゲート６との間にはトンネル絶縁層部分４１が
介在され、コントロールゲート５とフローティングゲー
ト６との間にはゲート絶縁層部分４２が介在されてい
る。この酸化膜４内であってソース領域２と他方のドレ
イン領域３との間のチャネル形成領域上にはコントロー
ルゲート７が形成され、このコントロールゲート７とチ
ャネル形成領域との間にはフローティングゲート８が形
成されている。９，１０は各ドレイン領域３引出し用の
コンタクト電極である。当該チャネル形成領域とフロー
ティングゲート８との間にはトンネル絶縁層部分４１が
介在され、コントロールゲート７とフローティングゲー
ト８との間にはゲート絶縁層部分４２が介在されてい
る。
【０００８】ソース領域２には図示しないコンタクト電
極等を含む配線層を介してトランジスタからなる切替回
路１１の出力端子１２が接続される。切替回路１１の一
方の入力端子１３には基準電圧源１４が接続され、他方
の入力端子１５には正バイアス電圧源１６が接続され
る。切替回路１１の制御端子１７にはスイッチング動作
を制御する切替制御信号が入力されるようになってお
り、この切替制御信号がノーマルモードを示していると
きには入力端子１３が出力端子１２に接続され、同切替
制御信号がテストモードを示しているときには入力端子
１５が出力端子１２に接続されるようになっている。こ
のバイアス電圧源１６からの電圧は例えば１〜７［Ｖ］
間の電圧である。
極等を含む配線層を介してトランジスタからなる切替回
路１１の出力端子１２が接続される。切替回路１１の一
方の入力端子１３には基準電圧源１４が接続され、他方
の入力端子１５には正バイアス電圧源１６が接続され
る。切替回路１１の制御端子１７にはスイッチング動作
を制御する切替制御信号が入力されるようになってお
り、この切替制御信号がノーマルモードを示していると
きには入力端子１３が出力端子１２に接続され、同切替
制御信号がテストモードを示しているときには入力端子
１５が出力端子１２に接続されるようになっている。こ
のバイアス電圧源１６からの電圧は例えば１〜７［Ｖ］
間の電圧である。
【０００９】このような構成にすると、データ書込み時
はコントロールゲート５，７とドレイン領域３とに高電
圧を印加することによりホットエレクトロンをフローテ
ィングゲート６，８に注入することとなる。
はコントロールゲート５，７とドレイン領域３とに高電
圧を印加することによりホットエレクトロンをフローテ
ィングゲート６，８に注入することとなる。
【００１０】そして、通常のデータ消去（フローティン
グゲート６，８の電荷放出）を行う場合には、切替え制
御信号をノーマルモードとして切替え回路１１の出力端
子１２を入力端子１３に接続し、ソース領域２に基準電
圧源１４からの高電圧を印加し、コントロールゲート
５，７を接地あるいは負電圧にする。これにより酸化膜
４にトンネル電流が流れ、フローティングゲート６，８
からソース領域２へ電子が引抜かれ、データが消去され
るようになる。
グゲート６，８の電荷放出）を行う場合には、切替え制
御信号をノーマルモードとして切替え回路１１の出力端
子１２を入力端子１３に接続し、ソース領域２に基準電
圧源１４からの高電圧を印加し、コントロールゲート
５，７を接地あるいは負電圧にする。これにより酸化膜
４にトンネル電流が流れ、フローティングゲート６，８
からソース領域２へ電子が引抜かれ、データが消去され
るようになる。
【００１１】また、動作テストのためのデータ消去を行
う場合には、切替え制御信号をテストモードとして切替
え回路１１の出力端子１２を入力端子１５に接続し、ソ
ース領域２にバイアス電圧源１６からの高電圧Ｖs を印
加し、コントロールゲート５，７を接地あるいは負電圧
にする。これにより酸化膜４にトンネル電流が流れ、フ
ローティングゲート６，８からソース領域２へ電子が引
抜かれ、データが消去される。なお、バイアス電圧源１
６は基準電圧源１４からの電圧を分圧する等して得るこ
ともできる。
う場合には、切替え制御信号をテストモードとして切替
え回路１１の出力端子１２を入力端子１５に接続し、ソ
ース領域２にバイアス電圧源１６からの高電圧Ｖs を印
加し、コントロールゲート５，７を接地あるいは負電圧
にする。これにより酸化膜４にトンネル電流が流れ、フ
ローティングゲート６，８からソース領域２へ電子が引
抜かれ、データが消去される。なお、バイアス電圧源１
６は基準電圧源１４からの電圧を分圧する等して得るこ
ともできる。
【００１２】次に、上述のように構成されたセルを有す
る一つのチップの動作テストの際には、そのチップを構
成する各セルに関し、コントロールゲート４に０
［Ｖ］、半導体基板１に０［Ｖ］、ドレイン拡散層３を
解放状態にし、各バイアス電圧源１６によりＶth未満の
電圧をソース電圧Ｖs として所定時間印加して酸化膜４
１にストレスを与える。このようにすることで、フロー
ティングゲート６，８−ソース領域２間に疑似的に自己
電界がかかっている状態を生成し、適時スレシュホール
ド電圧Ｖthを測定する。これにより、書き込み／消去の
繰り返しでトンネル酸化膜４１中に正孔が捕獲され、ト
ンネル現象によりフローティングゲート６，８中の電子
が抜けやすくなったセルを短時間でリジェクト可能とし
ている。
る一つのチップの動作テストの際には、そのチップを構
成する各セルに関し、コントロールゲート４に０
［Ｖ］、半導体基板１に０［Ｖ］、ドレイン拡散層３を
解放状態にし、各バイアス電圧源１６によりＶth未満の
電圧をソース電圧Ｖs として所定時間印加して酸化膜４
１にストレスを与える。このようにすることで、フロー
ティングゲート６，８−ソース領域２間に疑似的に自己
電界がかかっている状態を生成し、適時スレシュホール
ド電圧Ｖthを測定する。これにより、書き込み／消去の
繰り返しでトンネル酸化膜４１中に正孔が捕獲され、ト
ンネル現象によりフローティングゲート６，８中の電子
が抜けやすくなったセルを短時間でリジェクト可能とし
ている。
【００１３】図２はＥＥＰＲＯＭのデータリテンション
の加速性を示すものである。同図において、横軸はスト
レス時間（ｓｅｃ）、縦軸はスレシュホールド電圧Ｖth
（Ｖ）であり、同図よりソース拡散層の電圧が０［Ｖ］
から５［Ｖ］に増えるにつれてスレシュホールド電圧Ｖ
thが低下し易くなる。言い換えれば、ソース領域２への
正電圧印加によってフローティングゲート４２から電子
の抜けるセルが短時間でスクリーニング可能になること
が判る。
の加速性を示すものである。同図において、横軸はスト
レス時間（ｓｅｃ）、縦軸はスレシュホールド電圧Ｖth
（Ｖ）であり、同図よりソース拡散層の電圧が０［Ｖ］
から５［Ｖ］に増えるにつれてスレシュホールド電圧Ｖ
thが低下し易くなる。言い換えれば、ソース領域２への
正電圧印加によってフローティングゲート４２から電子
の抜けるセルが短時間でスクリーニング可能になること
が判る。
【００１４】また、この図２に示すように、フローティ
ングゲート６，８−ソース領域２間に印加される電圧が
高いほど不良セルを短時間で見出だすことができること
が判る。よって、テスト時のソース電圧Ｖs はできるだ
け高い方が望ましい。
ングゲート６，８−ソース領域２間に印加される電圧が
高いほど不良セルを短時間で見出だすことができること
が判る。よって、テスト時のソース電圧Ｖs はできるだ
け高い方が望ましい。
【００１５】しかし、そのテスト時のソース電圧Ｖs が
Ｖthに近いほど、セルが消去動作と同じ状態になる危険
性があるため、ソース電圧Ｖs は、このような観点から
は消去電圧に比べて低くする方が望ましい。
Ｖthに近いほど、セルが消去動作と同じ状態になる危険
性があるため、ソース電圧Ｖs は、このような観点から
は消去電圧に比べて低くする方が望ましい。
【００１６】
【発明の効果】以上説明したように本発明によれば、テ
ストモードのときにはフローティングゲート−ソース領
域間に疑似的に自己電界がかかっている状態を生成し、
適時スレシュホールド電圧を測定することにより、書き
込み／消去の繰り返しでトンネル酸化膜中に正孔が捕獲
され、トンネル現象によりフローティングゲート中の電
子が抜けやすくなったセルを短時間でリジェクト可能と
なる。
ストモードのときにはフローティングゲート−ソース領
域間に疑似的に自己電界がかかっている状態を生成し、
適時スレシュホールド電圧を測定することにより、書き
込み／消去の繰り返しでトンネル酸化膜中に正孔が捕獲
され、トンネル現象によりフローティングゲート中の電
子が抜けやすくなったセルを短時間でリジェクト可能と
なる。
【図１】本発明の一実施例に係る半導体記憶装置の構造
を示す説明図。
を示す説明図。
【図２】図１に示す半導体記憶装置の評価のための特性
図。
図。
【図３】従来の問題点を示すもので、（ａ）は酸化膜で
の正孔トラップが無いとき、（ｂ）は酸化膜での正孔ト
ラップが有るときのフローティングゲート（ＦＧ）とソ
ースとの間の酸化膜障壁を示す説明図。
の正孔トラップが無いとき、（ｂ）は酸化膜での正孔ト
ラップが有るときのフローティングゲート（ＦＧ）とソ
ースとの間の酸化膜障壁を示す説明図。
１ シリコン基板 ２ ソース領域 ３ ドレイン領域 ４ 酸化膜 ４１ トンネル絶縁層部分 ４２ ゲート絶縁層部分 ５，７ コントロールゲート ６，８ フローティングゲート ９，１０ ドレイン引出し電極 １１ 切替え回路 １２ 出力端子 １３ ノーマルモード入力端子 １４ 基準電圧源 １５ テストモード入力端子 １６ バイアス電圧源 １７ 制御端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792
Claims (1)
- 【請求項１】電気的に書き込み・消去可能な不揮発性メ
モリを構成する半導体記憶装置において、 半導体基板の記憶素子領域上に絶縁膜を介して形成され
たコントロールゲートと、 前記半導体基板と前記コントロールゲートとの間に前記
絶縁膜中で孤立するように形成されたフローティングゲ
ートと、 基準電圧を発生する基準電圧発生手段と、 テストバイアス電圧を発生するバイアス電圧発生手段
と、 前記フローティングゲートに電荷が注入されているとき
であって、ノーマルモードのときには前記基準電圧がソ
ースと前記コントロールゲートとの間に印加され、テス
トモードのときには前記テストバイアス電圧が前記ソー
スと前記コントロールゲートとの間に印加されるよう
に、前記基準電圧発生手段と前記バイアス電圧発生手段
とを前記ソースに対し選択的に接続する電源切替え手段
とを備えたことを特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253402A JPH0997500A (ja) | 1995-09-29 | 1995-09-29 | 不揮発性半導体記憶装置 |
| US08/967,264 US5901080A (en) | 1995-09-29 | 1997-11-07 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253402A JPH0997500A (ja) | 1995-09-29 | 1995-09-29 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997500A true JPH0997500A (ja) | 1997-04-08 |
Family
ID=17250886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7253402A Pending JPH0997500A (ja) | 1995-09-29 | 1995-09-29 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5901080A (ja) |
| JP (1) | JPH0997500A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339557B1 (en) | 1999-06-02 | 2002-01-15 | Denso Corporation | Charge retention lifetime evaluation method for nonvolatile semiconductor memory |
| CN100365789C (zh) * | 2004-03-31 | 2008-01-30 | 恩益禧电子股份有限公司 | 用于检测半导体器件缺陷部分的方法和设备 |
| JP2012038402A (ja) * | 2010-08-11 | 2012-02-23 | Fujitsu Semiconductor Ltd | 半導体メモリ、半導体装置及び半導体メモリの制御方法 |
| CN115762614A (zh) * | 2022-11-24 | 2023-03-07 | 华虹半导体(无锡)有限公司 | 一种筛查晶圆缺陷的测试方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW520513B (en) * | 2001-08-02 | 2003-02-11 | Macronix Int Co Ltd | Accelerated test method and circuit for non-volatile memory |
| JP2004342682A (ja) * | 2003-05-13 | 2004-12-02 | Sharp Corp | 半導体装置及びその製造方法、携帯電子機器、並びにｉｃカード |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03137900A (ja) * | 1989-07-27 | 1991-06-12 | Nec Corp | 不揮発性半導体メモリ |
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