JPH09510051A

JPH09510051A - ファウラーノルドハイムプログラミング及び消去を利用する、低電圧単一トランジスタ型フラッシュｅｅｐｒｏｍセル

Info

Publication number: JPH09510051A
Application number: JP7522941A
Authority: JP
Inventors: チャン、シャン・デ; チャン、ジア・ホヮン; チョウ、エドウィン
Original assignee: ローム・コーポレーション
Priority date: 1994-03-03
Filing date: 1995-02-22
Publication date: 1997-10-07
Anticipated expiration: 2019-11-04
Also published as: EP0933821B1; US5587947A; DE69530527D1; ATE208536T1; KR970701929A; CN1057171C; WO1995024057A2; US5940325A; JP3584338B2; EP0748521B1; WO1995024057A3; CN1147314A; EP0933821A2; EP0748521A1; KR100256322B1; JP2002289713A; US5615147A; US5689459A; DE69530527T2; ATE238610T1

Abstract

(57)【要約】ファウラーノルドハイムトンネリングを用いてプログラミング及び消去でき、さらに、低電圧を用いて作動可能な、電気的に消去及びプログラム可能な単一トランジスタのメモリでデバイスである。ソース及びドレイン領域の各々の一部が第１ゲート絶縁層と重複し、また、中間絶縁層が高誘電率を持ち、フローティングゲート、制御ゲート、ソース及びドレインの間の容量結合比を最大化するように選択される。アレー内のセルの論理状態は最初にセルのブロックを高い電圧閾値まで用い上げ、そして選択されたセルの電圧閾値を個別に下げることに設定される。

Description

【発明の詳細な説明】ファウラーノルドハイムプログラミング及び消去を利用する、低電圧単一トランジスタ型フラッシュＥＥＰＲＯＭセル技術分野本発明は電気的に消去可能かつプログラム可能な記憶装置及びその製法に関する。特に、本発明はファウラーノルドハイムトンネリング(Fowler-Nordheim tun neling)を用いてプログラム及び消去の双方が可能な低電流単一トランジスタ型フラッシュＥＥＰＲＯＭセルに関する。発明の背景電気的に消去かつプログラム可能な読出し専用記憶装置（ＥＥＰＲＯＭ）及びその製造方法は、当業界では公知である。フラッシュＥＥＰＲＯＭと呼ばれるこのような装置は、Ｍｕｋｈｅｒｊｅｅ他に対する米国特許第４，６９８，７８７及び４，８６８，６１９に開示されている。本出願人を譲渡人とする同特許は参照により本明細書に組み入れる。フラッシュＥＥＰＲＯＭメモリは、一連の高密度（例えば、１メガバイト）セルによって形成される。各セルは単結晶半導体材料の本体から成る単一トランジスタで、それぞれソース、ドレーン及び本体に配置される絶縁材料の第１層を有する。フローティングゲートは、絶縁材料の第１層と第２層との間に配置され、ゲートは絶縁材料の第２層の上方に配置される。ソースは、リンのような第１材料の深い領域及びヒ素及びリンのような第２材料の浅い領域で形成される。深い領域の一部は、絶縁材料の第２層の下に横たわり、第１材料は、消去操作中のバンド間トンネリングを低下させるために、ゲートとの接合重複を最適化するように選ばれる。絶縁材料の第２層は、そのキャパシタンスを最適化させるように高誘電率を有する。これは、基板に関するフローティングゲートを横切る電圧を最大にし、それによって装置のフローティングゲートに対する電荷の記憶及び消去能力を最大にしている。従来のフラッシュＥＥＰＲＯＭセルのプログラミングは、制御ゲート及びドレーンに対してそれぞれ約１０乃至１２Ｖ及び４乃至６Ｖの電圧を加えること並びにソース及び基板を接地電位に保持することを要する。この電圧条件は、ソースとドレーン間に横たわる基板（チャンネル領域）の一部からホットエレクトロンを発生させると共にこれをフローティングゲート上へ加速させる原因となる。フラッシュＥＥＰＲＯＭセルを消去するためには、１０乃至１３Ｖの電圧がソースに印加されると同時にドレーンを浮遊（以下、「浮動」ともいう）させかつ制御ゲート及び基板が接地電位に保たれる。このようにして、エレクトロン（電子）は、ファウラーノルドハイムトンネリングによってフローティングゲートからソース領域内へ流れる。読出操作中セルの論理状態は、１乃至２Ｖの電位をドレーンに、３乃至６Ｖの電位を制御ゲートに、接地電位をソースに印加することによって決められる。プログラムされたセルは、フローティングゲート上のエレクトロンの存在により上昇した電圧閾値（Ｖｔ）を有するので、プログラムされたセルのチャンネル領域は、読出操作中決して作動しない。他方、消去されたセルは、約１Ｖの閾値電圧を有するのでそのチャンネル領域は、読出操作中作動する。従来のフラッシュＥＥＰＲＯＭ技術では、いくつかの欠点が避けられなかった。その一つには、ホットエレクトロン注入プログラミングを用いることにある。このプログラミングは、多量に電流を消費するので、低電圧電源（５ボルト未満）が用いられるとき内部オンチップ電荷ポンプの使用を妨げている。フラッシュＥＥＰＲＯＭ技術の他の欠点は、セルの寿命に影響を与える要因に帰着する。例えば、セルをプログラミングする場合、プログラムされるセルとカラム（列）を分け合うすべてのセルのドレーンは、プログラミングに要する比較的高いドレーン電位を受けとる。これは列内のすべてのセルが、概して共通ビットラインを共有しているからである。これらの選択されていないセルにおける妨害状態は、ドレーン（４乃至６Ｖ）及び基板（接地電位に保持される）間の電位差分によって引き起こされる。プログラミング中におけるドレーン及び基板間の比較的高い電圧低下は、ドレーン接合点におけるホットホールの形成につながる可能性がある。これらのホットホールは、ゲート絶縁体上に移動し、そこで恒久的に捕捉され、セルの早期破壊につながる。ゲート絶縁体に捕捉されたホットホールは、装置の読出操作を妨害し、通常ゲート絶縁体によって与えられる、基板及びフローティングゲート間のエネルギー障壁を低下させる。このエネルギー障壁の低下がまたエレクトロンを未選択セルのフローティングゲート上へ移動させることになる。ホットホールの生成は、ホットエレクトロンのエネルギーレベルがエレクトロンのそれを越えるように拡大され、バンド間トンネリングを生じさせ、それがまた追加のホットエレクトロン・ホットホール対を放出し、かくしてゲート絶縁体におけるさらなるホットホールの捕捉（トラッピング）を生じさせる。ソース基板接合における破壊は、ホットホールの生成及びトラッピングにつながる可能性があり、ソース（約１０乃至１３Ｖ）及び接地基板間の高電圧差分のために、同様に従来のフラッシュＥＥＰＲＯＭ装置の消去中に起こりやすい。この破壊は２重拡散したソース領域を形成することによって実質的に低減できるが、追加の拡散層を加えることではこのような影響を完全に除くことはできない。現フラッシュＥＥＰＲＯＭ技術の他の欠点は、過剰消去（以下「過消去」ともいう）されたセルがビット毎に検出できないことである。過剰消去状態は、消去間にセルのフローティングゲートから過大のエレクトロンが移動される場合に発生し、０ＶのＶｔ未満又はそのワード線が選択解除された場合においてもセルを導通させるＶｔまで、セルが消去されるようにさせる。過剰消去されたセルの低閾値電圧は、セルを誤ってプログラムしかつ読出し、また過剰消去されたセルは通常ドレーンリーク電流を誘導し、同電流がその後同一ビットラインを共有する他のセルの論理状態を隠蔽する。このように過剰消去されたセルの存在は、ビット毎には検出できない。なぜならば、列に１つの過剰消去されたセルが存在する場合、そのセルが選択解除される場合においてもその列と結合されたビットラインを通して電流を流させ、それによって過剰消去されたセルの確認を曖昧にさせるからである。過剰消去されたセルの検出が困難なので、このようなセルを含むことが分かったメモリはしばしば廃棄され、過剰消去されたセルを含むブロックは、分離されて冗長メモリに置き換えられる。これらの手段は概して費用がかさむと共に不十分である。上記のホットホールトラッピング効果を最小化させるフラッシュＥＥＰＲＯＭ装置を開発するために各種の試みがなされてきた。そのような一装置がHaddad他に対する米国特許第５，０７７，６９１号（ハダッド特許）に開示されている。開示されたフラッシュＥＥＰＲＯＭは、約−１７乃至−１２Ｖの電圧が制御ゲートに加えられかつ約０．５乃至５．０Ｖの電圧がソースに加えられたとき、フローティングゲートからソースまでのファウラーノルドハイムトンネリングを用いて消去される。ハダッド特許で開示されたような装置は、消去中のホットホールトラッピング効果の確率を減少させるが、これらの装置はプログラミングを行うために増強されたドレーン電位を用いており、従って既に述べた未選択セルで生じるドレーン妨害問題を扱っていない。さらに、これらの装置のプログラミングは、ホットエレクトロン接合プログラミングによって達成されたもので、それは既に指摘した通り多大の電流を消費する。従来のフラッシュＥＥＰＲＯＭ装置及びハダッド特許で開示されたような装置の他の欠点は、装置のプログラミングが３段階で行われることである。第１に、約１０マイクロ秒間プログラミング状態を適用することによってすべてのセルが高Ｖｔにプログラムされる。ホットエレクトロン注入が用いられる理由から、この第１段階は高電流を用いるのでバイト毎にしか行うことができない。次に、フラッシュ消去機能を用いて約１０マイクロ秒間に亘り消去状態を適用することによって、すべてのセルが同時に消去される。最後に、再び持続時間が約１０マイクロ秒のプログラミングパルスを用いてバイト毎にセルをプログラミングすることによって、データがチップ上に配置される。従ってこれらのチップのプログラミングは、特に、双方共にバイト毎に行われる２段階のプログラミングを要することで時間浪費型である。現フラッシュＥＥＰＲＯＭ装置さらなる欠点は、メモリセルの制御ゲートにおいて正電位を用いることは、高ゲート電位印加中の破壊を防止するように包囲回路要素のトランンジスタを十分な高破壊閾値で製造することを要することにある。従って、例えば、制御ゲートに２１.０Ｖの電位を加えることによってプログラミングが行われるセルにおいては、周辺装置は少なくとも２１.０Ｖの反転バイアス電位に耐えるように構成されなければならない。特開昭第５７−１１４２８２号公報に開示された装置は、装置をプログラムしかつ消去するために基板及びフローティングゲート間でファウラーノルドハイムトンネリングを用いている。さらに、消去は装置のドレーンに高電圧をかけて行われるので、破壊及びドレーン・基板接合に関連する他の諸問題をさけるために特別な注意を払わなければならない。発明の概要及び目的現フラッシュＥＥＰＲＯＭ技術の上記及び他の問題が本発明によって扱われる。本発明の電気的に消去可能なプログラマブル記憶装置は、ソース及びドレーンを有する基板材料本体と、本体上に配置された絶縁材料の第１層と、絶縁材料の第１層上に配置されたフローティングゲートと、フローティングゲート上に配置された絶縁材料の第２層と、絶縁材料の第２層上方のゲートとから成る。ソース及びドレーン領域の各々の部分は、絶縁材料の第１層及びフローティングゲートと重複する。絶縁材料の第２層は高誘電率を持つように選択され、フローティングゲート、制御ゲート、ソース及びドレーン間の容量性結合比を最適化するようにされる。上記構成の容量性結合比は、以下のＥＥＰＲＯＭセルが与えられるように構成される。すなわち、同セルにおいては、ファウラーノルドハイムトンネリングを用いて、エレクトロンがフローティングゲート上に配置されかつそこから移動され、すなわち、エレクトロンはドレーン及びフローティングゲート間のファウラーノルドハイムトンネリングを介して配置され、フローティングゲート及びソース間のファウラーノルドハイムトンネリングを介して移動される。このようなセルアレイにおいては、プログラミング用セルを用意するために、エレクトロンをフローティングゲート上に配置することによってすべてのセルがフラッシュプログラム操作における高Ｖｔまで上昇され、それによってＶｔを約６乃至７.５Ｖに上昇させる。これは、制御ゲートの電位を上げ、ソースを接地し、ドレーンを浮遊させることによって達成される。次に、セルは選択的消去操作で消去され、そこでエレクトロンは、ファウラーノルドハイムトンネリングを用いて選択されたセルのフローティングゲートから移動され、それによってＶｔを約１.２乃至２.２Ｖまで低下させる。選択消去機能は、制御ゲートに比較的大きな負電位をまたドレーンに適度の高さの正電位を印加しかつソースを浮遊させることによって達成される。基板は、フラッシュプログラム及び選択消去状態の間接地電位に保たれる。本発明による装置の上記プログラミング特性は、ソース及び基板並びにドレーン基板間の反転バイアス電圧差分を最小化することによって、ホットホールトラピング及びバンド間トンネリングの可能性を低下させる。さらに、本発明の構成を用いることによって、過剰消去状態（すなわち、フローティングゲートからの過剰エレクトロンの移動による）により人工的な低いＶｔを有するセルのビット毎検出を可能にするセルアレイを構成することができる。本発明の構成は、同様に過剰消去されたセルを修復することもできる。さらに、本発明のセルの構成及び操作は、ファウラーノルドハイムトンネリングを用いてプログラムされかつ消去されるので、装置は最小流出電流をもたらし、従って低電源電圧及びオンセル電荷ポンプの使用に適している。最後に、従来のフラッシュ装置に通常必要な３段階よりはむしろ２段階だけでプログラミングが実施されるので、処理時間が低減される。従って、本発明の目的は、低電圧、低電流、単一セルＥＥＰＲＯＭトランジスタを提供することにある。本発明の別の目的は、ファウラーノルドハイムトンネリングを用いてプログラムされかつ消去される得るＥＥＰＲＯＭトランジスタを提供することにある。本発明のさらに別の目的は、過剰消去されたセルに対したビット毎検出及び修復モードを有するＥＥＰＲＯＭトランジスタを提供することにある。これら及びその他の目的、特徴及び利点は、本発明の好ましい実施態様の以下の記載に鑑みより明白となるであろう。図面の説明図１Ａは、従来のフラッシュＥＥＰＲＯＭ装置の断面図である。図１Ｂは、メモリアレイに接続された従来のフラッシュＥＥＰＲＯＭ装置の簡略化された構成図である。図２Ａ−２Ｃは、ソース領域に対する３つの代替構成を示す、本発明のＥＥＰＲＯＭ装置の断面図である。図３Ａ−３Ｃは、それぞれ２Ａ−２ＣのＥＥＰＲＯＭ装置の平面図である。図４Ａは、図３Ａの４Ａ−４Ａ線に沿ったセルの断面図で、図４Ｂは、図４Ａのセルの透視図である。図５は、本発明のフラッシュプログラミング操作を例示する簡略化された流れ図である。図６は、本発明の選択消去操作を例示する簡略化された流れ図である。図７は、フラッシュプログラム特性及び選択消去特性を有するメモリアレイに接続された本発明のＥＥＰＲＯＭセルの簡略化された構成図である。図８は、本発明の装置の等価容量性回路を例示する。図９は、本発明の過剰消去検出方法を例示する簡略化された流れ図である。図１０Ａ及び頭１０Ｂは、本発明の過剰消去修復方法を例示する簡略化された流れ図である。図１１は、４セルから成るアレイを示す本発明によるメモリ装置の簡略化された構成図である。図１２は、先行の過剰消去回復方法を説明するために用いる簡略化された構成図である。図１３は、３・ポテンシャル谷構成を例示する本発明による記憶装置の一部断面側面図である。図１４は、図１３の装置の簡略化された構成図である。発明の詳細な説明図１Ａは、先行技術に示す従来型フラッシュＥＥＰＲＯＭ装置の断面図を示す。同装置は、比較的浅いドレイン領域１０２及び深いソース領域１０４を内設した基板１００から成る。ソース領域１０４は、二重拡散され、浅い拡散領域１０６及び深い拡散領域１０８を有する。チャンネル１１０がソース１０４及びドレイン１０２間に定められる。ほぼ一様な厚さを有するゲート絶縁体１１２がチャンネル上方に形成される。ゲート絶縁体１１２は、ドレインから延在し、領域１１４でソース１０４と僅かに重複する。フローティングゲート１１６は、ゲート絶縁体１１２の上方に形成され、絶縁材料の第２層１１８がフローティングゲート１１６上方に形成される。最後に、制御ゲート１２０が第２絶縁層１１８の上方に形成される。第２層は、従来双方ともにポリシリコン（ポリ、すなわち、重合体）若しくはポリサイド材料で作られる制御ゲート及びフローティングゲート間に位置するので概して『インタポリ絶縁体』と呼ばれる。図１Ａに示すフラッシュＥＥＰＲＯＭセルのプログラミングは、制御ゲート１２０に約１０乃至１２Ｖ、ドレイン１０２に約４乃至６Ｖの電圧をそれぞれ印加し、ソース１０４及び基板１００に０Ｖの電位を加えることによって達成される。プログラミングは、ホットエレクトロン注入によって発生する現象で、そこでは高エネルギーエレクトロン１３２が基板１００のチャンネル領域で発生され、フローティングゲート１１６上に加速される。フローティングゲート上にエレクトロンが存在することでトランジスタの閾値電圧（Ｖｔ）を上昇させ、従って読出し操作中電流がチャンネルを通して流れるのを妨げる。消去は、ドレイン１０２を浮遊させ、制御ゲート１２０を接地電位に保ち、ソース１０４に高電圧（すなわち、１０乃至１３Ｖ）パルスを加えることによって達成される。このような状態下において、ファウラーノルドハイムトンネリングがフローティングゲート１１６と領域１１４においてフローティングゲート１１６の下方に横たわるソース拡散１０４部との間で発生する。消去操作はセルのＶｔを１ボルト程度のレベルまで低下させ、従って読出し操作中電流がチャンネル１１０を通して流れるようにさせる。図１Ｂは、典型的な先行技術フラッシュＥＥＰＲＯＭ記憶装置アレイ１２２を例示する。そこでは隣接トランジスタの方向が反転されているのが分かる。従って、アレイの左上隅では、セル１２４はそのソースが次の列のセル１２６のソースと接続される。セル１２４のドレインは、同一列のセル１２８のドレインと接続される。セル１２４及び１２８のドレイン接合点は、列アドレス復号回路要素１３２からのビットライン１３０と接続される。ビットライン１３０は、セル１２４及び１２８によって共有される列内のセルの他のすべてのドレイン接合点と接続される。セル１２４のゲートは、行アドレス復号回路要素１４２からのワード線１４０と接続される。ワード線１４０は、セル１２４及び１２６と同一行内のすべてのセルのゲートと接続される。共通ソースライン１４４は、アレイ１２２内のすべてのセルのソースを接続する。上記セルを用いる消去操作は、特定行内のすべてのセルを消去させる。これは、共通ソースライン１４４に高電位を印加すると同時に消去すべき行のワード線１４０を接地することによって行われる。装置が消去モードの場合ビットライン１３０は浮遊のままである。個々のセルは、その選択されたセルを含む行のワード線及びそのをセルの列と関連するビットラインを必要な電位まで上昇させることによって別々にプログラムできる。上記の通り、ホットエレクトロンプログラミングを用いると多大の電流を消費し、従って低電圧電源及び内部電荷ポンプの使用を妨げる。さらに、プログラミング及び消去中それぞれドレイン・基板及びソース・基板接合点を横切る比較的高い反転バイアス電圧降下は、ホットホールが発生されかつゲート絶縁体層に補足される確率を高め、同様にバンド毎のトンネリングの可能性を高めるであろう。これらの現象は共にセルの耐久性に重大な悪影響を及ぼす。最後に、過剰消去セルがビット毎に検出できないことにより、現存技術を用いて過剰消去セルを修復するのは困難である。セル構造本発明の構成につき述べる。本発明の実施態様の断面図は図２Ａに示す。本発明のセルは接地されたポテンシャルシステムに関して記載されているが、本発明のセル構成は、「仮想接地」構成でも用いることができる。基板１０は、内設されたドレイン１２及びソース１４を有する。チャンネル領域１６がドレイン及びソース間に定められる。チャンネル領域１６の上方にゲート絶縁体層１８、すなわち、「トンネル酸化物」が形成される。フローティングゲート２４がゲート絶縁体層１８の上方に形成されると共に絶縁体材料の第２層、すなわち、インタポリ絶縁体層（中間層）２６がフローティングゲート２４の上方に形成される。最後に制御ゲート２８がインタポリ絶縁体層２６の上方に形成される。ドレイン１２及びソース１４部分は、それぞれゲート絶縁体層１８の下方に配置され、フローティングゲートへの及びフローティングゲートからのファウラーノルドハイムトンネリングをそれぞれ可能にするようにされる（円形領域２０及び２２参照）。ソース１４は、図２Ａに示す通り単一拡散Ｎ＋型の領域でよい。ソースは、図２Ｂに１４Ａとして示す通り、代わりとしてＮ＋材料の二重拡散でもよい。この第１代替ソース１４Ａは、共にＮ＋型材料で形成される、浅い領域４０及び深い領域４２を有する。第２の代替ソース領域は、Ｎ＋材料の浅い領域４０Ｂ及び軽く不純物を添加された（例えば、Ｐ−）Ｐ型材料の深いヘロ（爪型）ポケット４２Ｂで形成される。図２Ａのソースの好ましい深さは、約０.２５ミクロンである（縦拡散に対する横拡散の比を０.７乃至０.８と仮定する）。ドレーン１２は、浅い領域４４及び深い領域４６を形成するために二重拡散されたＮ＋型材料が望ましい。その代わりにドレーンは単一拡散でもよく、この場合図２Ａに示す拡散端４８は存在しないであろう。好ましいドレーン深さは、約０.３６ミクロンである。上昇した電位がドレーンに印加される場合バンド毎のトンネリング及びホールトラッピング効果を避けるために深いドレーン領域が必要である。図２Ａの実施態様は、０.８ミクロン技術用の好ましい実施態様で、一方図２Ｃのの実施態様は、０.５ミクロン技術用の好ましい実施態様である。本発明のセル配置は図３Ａ乃至３Ｃの平面図から理解できるが、その各々はミラー配置された２つのセルを示す。このようなミラー配置のレイアウトでは、セルの列（頁を横切る）において各セルは、隣接のものと共通のドレーンを共有し、異なった隣接のものと共通のソースを共有する。図から分かるように、制御ゲート２８及びフローティングゲート２４は交互にチャンネル１６の上方に配置される。図においては制御ゲート２８の境界はフローティングゲート２４のそれからずれているが、これらの領域は、フローティングゲート端２４Ａが垂直方向で制御端２８Ａと一直線上に並びかつフローティングゲート端２４Ｂが垂直方向で制御端２８Ｂと一直線上に並ぶように「自己整列」される。この自己整列は、図２Ａ乃至２Ｃから理解できる。共通ソースライン３４及び特定行のすべてのセルの制御ゲート２８によって部分的に形成されるワード線は、アレイの全幅に亘って延在し、ワード線を共有するセルは同様に共通ソースライン３４も共有するようにされる。ドレーン接点３２がドレーン領域１２に隣接して形成される。同一セルが鏡像配置のセルを囲む。例えば、接点３２に直接隣接するのは隣接セルのドレイン領域１２Ａであり、ソース１４の反対でソースライン３４と関連するのが他の隣接セルの一部をなす他のソース１４Ａである。図４Ａ及び４Ｂに示す通り、ゲート絶縁体１８の下方に形成されるフィールド酸化物層３０は、当該セルが同一チップ上に形成されるセルを囲むのを絶縁する。図３Ａのライン４Ａ−４Ａにそった本発明によるセルの各種の層の相対的位置は、図４Ａ及び４Ｂから理解できる。この次元では、フィールド酸化物３０及びゲート絶縁体１８間には僅かな重複があるのが分かる。フローティングゲート２４は、ゲート絶縁体１８の端を越える点までフィールド酸化物３０と重複する。インタポリ絶縁体層２６は、フローティングゲートの端を越えてフローティングゲート２４の上方に延在する。インタポリ絶縁体層２６は、その代わりにフローティングゲート２４の外端とほぼ一直線をなす外端を有してもよい。最後に、制御ゲート２８が、インタポリ絶縁体層２６を覆ってその端を越えて延在するのが図示されている。セル動作本願発明に従い２段階工程がセルの論理状態を設定する。以下の表Ａに示すように、この動作は従来のフラッシュＥＥＰＲＯＭデバイスのプログラム及び消去とは異なる。従来のフラッシュデバイスに対しては３つの工程が用いられている。第１に、電子をフローティングゲートに持ち上げることによってすべてのセルをバイトごとにプログラムする。次に、電子をフローティングゲートから取り除くフラッシュ消去機能を用いてすべてのセルを同時に消去する。最後に、セルをバイトごとに高電圧Ｖtにプログラムすることによってデータをチップにのせる。本願発明に係る論理状態のセット方法は、フラッシュデバイスを存在させるために用いられる従来の方法とは、それが２段階工程である点で異なっており、そこでは、まず、フラッシュプログラム動作の際に、ページまたは領域内のすべてのセルを最初に高電圧しきい値まで上昇する（つまり、電子がフローティングゲートに置かれる）。次の工程では、選択されたセルをバイトごとにまたはページごとに消去する。以下の表Ｂは本願発明の望ましい動作プログラムを簡略化したものである。表Ｂはリストされた各操作ごとのゲート、ドレイン、ソース及び基板の望ましい電圧条件を示す。Ｖt列は各動作によって生じるセルの電圧しきい値の大きさを示す。表Ｂにおいて記号「Ｆ」はフローティング（浮動または浮遊）状態を示す。フラッシュプログラム工程は予備工程であり、そこでは、ソースからフローティングゲートへのファウラーノルドハイムトンネリングを用いて各セルを高電圧Ｖtに高める。その動作は図５の流れ図を参照するとより容易に理解できるであろう。フラッシュプログラミング５００は、ドレイン１２を浮動にするとともにソース１４及び基板１０を接地する一方、１２Ｖ乃至２０Ｖの１０msパルスを制御ゲート２８に印加することによって達成される。従って、工程５０２においては、電圧を列に伝える「通過ゲート」はオフになる。これにより、セルの「ビットライン」は浮遊し、その結果セルのドレインは浮遊する。工程５０２においてはすべてのソースは接地される。従って、工程５０４においては、１０μs乃至２００μsの立上がり時間を用いて、すべてのワード線が高電位、例えば、１７Ｖまで高められる。工程５０６は単一パルスを形成するためにワード線を約１０ms保持する。工程５０４及び５０６においてセルに電位を印加した結果、電子５０がトンネリングによりソース１４からゲート絶縁領域１８の一部２２を経由グラミングの結果電圧しきい値は望ましくは６Ｖより高くなる。工程５０８は６マイクロ秒のタイムアウトを提供する。それにより、ワード線が放電して１２Ｖ乃至２０Ｖから３Ｖ乃至６Ｖまで低下することができる。工程５１０はプログラム確認工程であり、そこでは、プログラムされたセルから読み出された論理状態をセルの所望の論理状態に対し比較する。プログラムが確認されると、その後工程５１１に進み、プログラムが完了したことを示す。工程５１０においてプログラムが確認されない場合には、パルス計数が増加される。工程５１４においては、パルス計数がチェックされて、それが選択数、例えば、１０パルスと等しくないことまたはそれを越えていないことを確かめる。そのような状態が検出されると、プログラミング操作は失敗したと工程５１６において判断される。ワード線に供給されるパルス数が選択数と等しくなくまたそれを越えていない限り、工程５１４は、操作を工程５０４に戻すことによってワード線に追加のパルスを加える。望ましい実施例においては、フラッシュプログラム工程は行ごとに実行され、それは、すべてのビット線１３０Ａを浮動させ、共通ソース線１４４Ａを接地し、さらに各行ごとにワード線１４０Ａを持ち上げることによって行われる。Ｐ形基板１０はフラッシュプログラム動作の間に接地されているので、基板を横切る高い空乏キャパシタンスのため、この動作の際のチャネル領域１６の影響は小さい。この影響はフラッシュプログラミングの間に基板を浮動することによってさらに小さくすることができる。しかし、チャネルより下方の基板領域がＮ形ウエルによって基板の他の領域から絶縁されていない場合には、ＥＥＰＲＯＭセルの全体は基板内に作られているという事実のため、基板を浮動することは不可能である。そのようなウエルは、３回ウエル工程、例えば、Ｎ^-ウエルをＰ^-基板内に形成し、それからＰ^-領域をそのＮ^-ウエル内に形成して本願発明に係るセルのための有効な基板として機能させるような工程を用いて形成することができる。選択的消去工程６００では個々のセルを所望の論理状態にセットし、その際には、ドレインにおいてファウラー・ノルドハイムトンネリングを用いてセルを低いＶtにし、そして選択されたセルのフローティングゲートから電子を除去する。図６の流れ図は選択消去動作を示す。選択消去は、工程６０２に示すように、ソースをまず浮動にするとともに基板を接地し、それとともに２.０Ｖ乃至５.０Ｖの電位をドレインに印加することによって実行される。その後、工程６０４に示すように、−１０Ｖ乃至−１５Ｖの１０msのパルスを制御ゲート（ワード線）に印加する。これは、工程６０６の６ μsに続き、次に消去確認工程６０８に続く。消去が成功した場合には、工程６１０において決定されるように、その消去動作は工程６１２において終了したと考えられる。一方、消去が工程６８において確認できない場合には、工程６１４がパルス計数を増加させ工程６１６を経由してループを戻って他の消去パルスを印加する。工程６１６において、１０またはそれ以上のパルスが既にセルに印加されて消去が成功していないことが決定されると、工程６１８は消去が失敗したことを示す。以下に説明するように、その工程は、適当な電位を、選択セルのワード線１４０Ａ及びビット線１３０Ａに印加することによってビットごとに実行することができる。正確には、消去されたセルは望ましくは約０Ｖ乃至２.２Ｖの電圧しきい値を持つ。消去は正のゲート電圧を用いることによっても実行することができる。しかし、従来技術に関して説明したブレークダウンの問題を回避するために、確実に、用いるゲート電圧が、周辺回路内のトランジスタののブレークダウン電圧に対して十分に低くなるように注意すべきである。過消去及び検出選択消去工程の間、非常に多くの電子がセルアレー内のいくつかのセルから誤って除去され、これにより、そのセルが非常に低い電圧Ｖt（例えば、０Ｖより低い）を持つことがある。この低い電圧しきい値により、セルが誤って読み出される。さらに、異常に低いＶtを持つセルは通常ビット線上に電流を生じさせ、それは同一ビット線を共用する他のセルの論理状態の検出を妨げる。この理由は、そのようなセルは、正確に消去されたセルが導通することは通常妨げられることになる条件下で電流を導通させるからである。この状態は従来から「過消去（または過剰消去）」と呼ばれている。本願発明に係るメモリデバイスは、望ましいプログラム及び消去モードが用いられるときにはバイトごとに消去することができるので、従来のデバイスよりも過消去されたセルを確認することは容易である。しかし、本願発明のセルが、従来のプログラミング及び消去技術を用いてプログラミング及び消去されると、過消去の検出の困難性は従来のデバイスのと同じになる。本願発明のセルが過消去されるか否かは、適正に消去されたセルのチャネルを正確に導通させる読み出し電圧より非常に低い読み出し電圧の印加に応答して、そのセルを流れる電流が存在するか否かを測定することによって決定することができる。言い換えると、セルの電圧しきい値が非常に低いが、選択していないセルを通じて導通が生じるときには、セルは過消去されている。過消去を検出したときには、試験電圧Ｖ_testを約１０ms間制御ゲート２８に印加するとともに、バイアス電圧Ｖsをソース１４に印加する。約１Ｖ乃至２Ｖの電圧がドレイン１２に印加される。試験電圧は通常０Ｖ乃至２Ｖの間にあり、望ましい実施例では、約１.５Ｖ乃至２Ｖである。望ましいバイアス電圧Ｖsは約０ .６Ｖである。正確に消去されたセルはそれらの試験条件下ではチャネルの導通状態を持たない。この理由は、通常のセルの電圧しきい値は、制御ゲート２８に印加された１ .５Ｖ乃至２.０Ｖの低電圧がチャネル１６をターンオンさせるには不十分な程度だからである。しかし、過消去されたセルは、非常に多くの電子がフローティングから除去された結果、対応電子を持たないフローティング２４にホールが残るので、非常に低い（例えば、０Ｖより低い）電圧しきい値を持つ。従って、それらの残ったホールは電界を形成し、それは、制御ゲートに印加された１.５Ｖ乃至２.０Ｖの試験電圧によって高められたときに、チャネルに導通状態を生じさせる。ソースバイアス電圧Ｖsはセルのアレー内の試験セルに関連して過消去された状態のために用いられる。アレー内のすべてのソースを低い正電圧、例えば、０ .６Ｖまでバイアスすることによって、選択されていない（ＶG＝０Ｖ）行の過消去されたセルはオフに保持され、それにより、選択された（ＶG＝Ｖ_test）行の過消去されたセルの検出と衝突することを防ぐ。その試験電圧Ｖ_testは、過消去されたセルのゲートに印加されたときに、ソースバイアス電圧Ｖsがそのソースに印加されていたとしても、その過消去されたセルを導通する程度の大きさを持つ。従って、その試験電圧Ｖ_testは、過消去検出操作の間にソースに印加される電圧Ｖs（1）と、過消去条件を画定するために用いられるしきい値Ｖt（2）との関数である。それはまた、列の論理状態を読む感度増幅器によって用いられる基準電圧の関数でもある。試験電圧Ｖ_testの選択は次に説明する。セルを通る電流Ｉ_cellは、以下の場合には０Ｖより大きい。ＶG−Ｖs−Ｖt＞０Ｖここで、ＶG及びＶsはそれぞれ制御ゲート２８及びソース１４に印加された電圧である。過消去されたセルの電圧しきい値は、その過消去されたセルが選択されていなくとも、つまり、ＶG＝０Ｖのときに、導通することができるものである。本願発明の過消去セルの検出方法の望ましい実施例においては、約−０.５Ｖまたはそれより低い電圧しきい値を持つセルが過消去されたセルであると定義されている。「実際の」電圧しきい値は、基板バイアス効果(body effects)のために「実効」電圧しきい値とは異なるので、その実効電圧しきい値はＶtと呼ばれているが、実際の電圧しきい値はＶtoとみなされる。この用語を用いると、実際の電圧しきい値はＶtoは過消去されたセルに対し例えば約−０.５Ｖであると定義できる。他の大きさを選択して過消去セルを定義することができ、また、ソースバイアス電圧Ｖs及び試験電圧Ｖ_testをそれに応じて調節することができる点は理解できるであろう。実効しきい値電圧Ｖtを以下のように定義できる。Ｖt＝Ｖto＋ΔＶ_{body effect} ここで、ΔＶ_{body effect}は基板バイアス効果によって生じた電圧しきい値の変化である。この値は本願発明に係るデバイスに対しては約１.５Ｖである。Ｖtoは過消去セルに対し約０.５Ｖというように指定されているので、Ｖtは約（−０.５）＋（１.５）それは約１.０Ｖ上記の通り、バイアス条件として用いられるソース電圧Ｖsは、過消去されているが選択されていないセルのチャネルを「ターンオフ」するのに十分な程度の電圧となるように選択される。本願発明に関しては、約０.６Ｖのソース電圧は十分であるということがわかっている。従って、ＶG−Ｖs−Ｖt＞０であるので、ＶG−０.６Ｖ−１.０Ｖ＞０ＶG＞１.６Ｖ＝Ｖ_testとなる。ここで、Ｖ_testは過消去検出手段の一部として制御ゲート２８に印加された試験電圧である。従って、Ｖ_test＝１.６Ｖは、過消去セルのソースがそれに印加されたソースバイアス電圧Ｖs＝０.６Ｖを持つときに、その過消去セルを導通する程度の大きさであるが、一方、Ｖ_test＝１.６Ｖは非常に低くて適切な電圧しきい値を持つセルは導通することができない程度であることを認識すべきである。このように、個々の過消去セルを検出することができる。他のソースバイアス電圧Ｖs及び試験電圧Ｖ_testを本願発明の意図する範囲内で用いることができ、また、異なるしきい値電圧を指示及び過消去セルとして指定する場合にはそれらの電圧の適当な調節値を作るべきであることは理解すべきである。過消去回復表Ｂに戻って参照すると、１つの望ましい回復方法においては、ソース１４を接地し、ドレイン１２を浮動状態に維持するとともに、望ましくは１２Ｖのパルスを１０msの間ゲート２８に印加することによって、ファウラー・ノルドハイムトンネリングを用いて、電子をフローティングゲートに再配置する。その過消去されたセルは次に再試験され、それらがまだ試験電圧で導通するのであれば、その回復及び試験モードが、不適切な過書込みセルが修復され、または未修復として確認されるまで繰り返される。他には、ソースを接地し、ドレインを浮動にして、過消去セルを回復することができる。セルの論理状態は、約３Ｖ乃至５Ｖの読み出し電圧をゲートに印加し、約１Ｖの電圧をドレインに印加することによって決定することができる。プログラムされたセルのチャネル、つまり、高いしきい値を作るのに十分なフローティングゲートへの電子を持つものは、読み出し動作の間は電流を導通しないが、消去されたセルは導通する。すべての動作に関しては、基板は望ましくは読み出し動作の間は接地されている。セル性能の最適化セルの制御ゲート、フローティングゲート、ソース、チャネル及びドレイン領域の間の適切な容量結合は、プログラミング及び消去機能の間にフローティングゲートに及びそこから電荷を移動するデバイスの性能にとって重要である。それらの構成要素の間の容量結合を表す回路を図８に示す。フローティングゲートと制御ゲートとの間の容量はキャパシターＣ_FG-CGによって表されており、フローティングゲートとソースとの間、フローティングゲートとチャネルとの間、及びフローティングゲートとドレインとの間はそれぞれキャパシタＣ_FG-S、Ｃ_FG-C及びＣ_FG-Dによって表されている。デバイスの容量結合比率は以下の式によって定義されることがわかるであろう。結合比率＝Ｃ_FG-CG／（Ｃ_FG-CG＋Ｃ_FG-S＋Ｃ_FG-C＋Ｃ_FG-D）本願発明の望ましい実施例においては、ファウラー・ノルドハイムトンネリングをソース側に用いて、電子をソース１４からフローティングゲート２４にトンネルし、また、ドレイン側に用いて、フローティングゲート２４からドレイン１２にトンネルする点に注目すべきである。従って、ソースからフローティングゲートへのトンネル動作において現れる結合比率は、フローティングゲートからドレインへのトンネル動作の間に現れる結合比率のとは異なるセルの区分によって決定される。その結果、フラッシュプログラミング工程の間、制御ゲートと基板との間の結合比率は以下のように表すことができる。結合比率＝Ｃ_FG-CG／（Ｃ_FG-CG＋Ｃ_FG-S＋Ｃ_FG-C＋Ｃ_FG-D）＝（Ａ1／Ｔ1）／［（Ａ1／Ｔ1）＋（Ａ2／Ｔ2）］ここで、Ａ1及びＴ1は、それぞれ、中間絶縁層２６の面積及び有効厚さであり、Ａ2及びＴ2は、それぞれ、チャネル、ソース及びドレインと重なるゲート絶縁層１８の面積及び有効厚さである。選択的消去工程の間、ソースは浮動にされるので、制御ゲートと基板との間の結合比率は以下のように表すことができる。結合比率＝Ｃ_FG-CG／（Ｃ_FG-CG＋Ｃ_FG-C＋Ｃ_FG-S）＝（Ａ1／Ｔ1）／［（Ａ1／Ｔ1）＋（Ａ3／Ｔ3）］ここで、Ａ3及びＴ3は、それぞれ、チャネル、ドレイン及びソースと重なるゲート絶縁層１８の面積及び有効厚さである。その結合比率は最大化すべきで、さらに、望ましくは、フローティングゲート２４を横切る電圧を最大化するために、少なくとも６５％でなければならない。その結合比率は多数の方法により最適化される。例えば、高誘電率を持つ中間絶縁層２６のために材料を選択することにより、その中間絶縁層２６に小さな有効厚さを与え、その結果、制御ゲート２８とフローティングゲート２４との間に大きな面積を必要とせずに、高い静電容量を与える。制御ゲート２８とフローティングゲート２４との間の容量Ｃ_FG-CGが大きくなればなるほど、他の容量がフローティングゲートを横切る電圧に与える影響は小さくなる。中間層の絶縁材料は、望ましくは、１８５オングストローム±１５オングストロームの厚さを持つ酸化−窒化−酸化(oxide-nitride-oxide)（ＯＮＯ）層である。望ましい実施例においては、その中間絶縁材料は、従来の酸化−窒化−酸化工程、望ましくは、持久力を最適化するために標準的な高温酸化物堆積（ＨＴＯ）を用いて、形成される２つの７０オングストロームの酸化層の間に挟まれる窒化物の１２０オングストロームの層からなる。窒化物の高い誘電率のため、望ましい中間絶縁層２６の有効厚さは２００オングストロームであるが、実際の物理的厚さは２６０オングストロームである。中間絶縁層は対称に作るべきであり、その理由は、それにより、消去及びプログラミング動作の間に層に異なる応力を与えることを回避できるからである。対称のＯＮＯの層の利用は、従来のフラッシュＥＰＲＯＭにおいては耐久信頼性のいくつかを改善（つまり、ＯＮＯブレークダウンの減少）するためであるが、本願発明のＯＮＯ層における対称の利用では耐久性を劇的に改善する。結合比率を最適化できる他の方法は、ゲート絶縁層１８と重なるソース１４及びドレイン１２のそれぞれの部分２２、２０の幅を制限することによる。これは、フローティングゲートとドレインとの間の容量と、フローティングゲートとソースとの間の容量とを最適状態に維持し、フローティングゲートとドレインとフローティングとソースとの間の電圧を最大化する。０.８μmの制御ゲート及びフローティングゲートの幅を持つ（「０.８μm技術」）デバイスに対しては、ソース側の重なり２２は望ましくは０.２μmで、ドレインの重なり２０は０.３μmで、有効チャネル１６の長さは０.３μmである。０.５μm技術に関しては、望ましいソースの重なり２２は０.１２−０.１５μmで、ドレインの重なり２０は０.３μ mで、有効チャネルの長さは０.１５−０.１８μmである。ゲート絶縁の選択に入れる他の考慮点には耐久性の最大化が含まれ、それには、最良のトラッピング特性及び薄いゲート絶縁層を必要とするファウラー・ノルドハイムトンネリングの促進性を持つゲート絶縁材料の選択が必要である。シリコン二酸化物はゲート絶縁層として望ましい材料であり、それは、それらの基準に一致する性能を持つからである。ファウラー・ノルドハイムトンネリングは、少なくとも６メガボルト／cmの電界がソース１４とフローティングゲート２４との間の重なり層の領域にまたがって発生するときに生じるが、望ましいトンネリング状態は、電界が約１１乃至１２メガボルト／cmのときに生じる。ゲート絶縁層１８の厚さは、フラッシュプログラム及び選択的消去モードの間にその範囲の大きさの電界が達成できるように選択すべきである。８４オングストローム±４オングストロームの厚さが本願発明に適しており、８０オングストロームの厚さが望ましいことがわかっている。ゲート絶縁層１８は薄くなければならないので、結合比率計算におけるＴ2及びＴ3は非常に低く、その結合比率を制限するように働く。結合比率に関する薄いゲート絶縁の不利な影響は、中間絶縁層２６がフィールド酸化物３０（図４Ａを参照）と重なる量を増加することによって、補償することができる。その重なりの増大は結合比率の最適化をたすけるが、その理由は、それが中間絶縁層２６の面積Ａ1を増大するからである。さらに、その増えた面積はフィールド酸化物層３０の上方にだけ生じ、ソース及びドレイン領域の上方には生じないので、デバイスの容量は不利な影響は受けない。選択的消去の間の基板二対するフローティングゲートの電圧Ｖ_FGは以下のように表すことができる。Ｖ_FG＝（ＶGＣ_FG-CG＋ＶDＣ_FG-D）／（Ｃ_FG-CG＋Ｃ_FG-C＋Ｃ_FG-D）ここで、ＶG及びＶDはそれぞれ制御ゲート２８及びドレイン１２に印加された電圧である。結合比率は、選択的消去工程の間における場合よりも、フラッシュプログラミング工程の間の方がより重大である。選択的消去モードについては、容量の比率は以下のように表される。Ｃ_FG-CG：Ｃ_FG-D：Ｃ_FG-C：Ｃ_FG-S これは、望ましくは、６５：１３：１３：９である。従って、絶縁層を横切る容量に関して上述した面積及び厚さのパラメータは、フラッシュプログラム工程に関して決定すべきである。これらの値が決定されると、その電圧ＶG及びＶDは上述の式を用いて所望のＶFGを達成するために決定されるべきである。一般的には、５Ｖの電圧がドレインに選択的消去動作の間に印加されるときには、ＶFGは約−５Ｖになる。ドレインへの３Ｖの電圧により、フローティングゲートが約−７Ｖの電圧を受ける。耐久性は、上述のホールトラッピング効果のために、最も低い電圧がドレインに印加されるときに最適化される。ゲート絶縁層１８及び中間絶縁層２６の厚さを最小化することは、選択的消去工程の間に必要とされるドレイン電圧を最小化するように働き、さらに、高いドレイン電圧に関連する耐久性の問題を最小化する。本願発明に係るチャネルのドーピングは、従来のフラッシュＥＰＲＯＭセルで通常用いられるのに比べて、非常に大量であり（つまり、約１０回の大量）、それにより、電圧しきい値を上昇させ、さらに、フラッシュプログラミング及び選択的消去の間でのデバイスへの応力の平衡を図る。さらに、しきい値電圧が増加するときには、より低いゲート減圧が必要となり、それにより、周辺デバイスのブレークダウン電圧要求がその結果緩和される。望ましいドーピングは、デバイスの最初の電圧しきい値Ｖtiを４Ｖ及び５Ｖの間まで、望ましくは約４.５Ｖまで高めるものである。以下の表は、本願発明のデバイスのチャネルに多量のドーピングを用いることによって与えられる利点を示す。従来のデバイスにおいては、初期電圧しきい値は約１.５Ｖである。従来のドーピングが本願発明のデバイスに用いられたとすると、フラッシュプルグラム機能は約２１Ｖのゲート電圧を必要とし、また、選択的消去のために必要なゲート電圧は約−８Ｖとなるであろう。周辺デバイスに安全のための３Ｖマージンを与えるとすると、周辺デバイスのために必要なブレーク電圧は約２４Ｖとなる。表Ｃからわかるように、多量のドーピングによって電圧しきい値を増加させると、選択的消去電圧が１８Ｖまで減少し、そして、安全のための３Ｖマージンに基づいてブレークダウン電圧要求が２１Ｖまで減少する。３重ウエル本願発明のデバイスは負のゲート電圧を用いて選択的消去機能を実行することができるので、それらのデバイスの結合部において高電圧応力を防ぐために、高い負電位を周囲の回路から絶縁するための装置が必要となる。負のゲート電圧が周辺回路を破壊することを防ぐために２つの手段がある。１つは負のゲート電圧と結合するＰＭＯＳデバイスを使用するだけで、さらに、電圧通過が要求された場合には空乏Ｐチャネルデバイスを使用する。しかし、そのような構成はチップのデザインをかなり制限し、そのためかなりの数の応用には望ましくないであろう。他の方法としては以下に説明する「３重ウエル」構造を用いることである。３重ウエル構造は、消去動作の際に制御ゲートに印加される−１２Ｖによって引き起こされる高電圧応力の問題を軽減する１つの構造である。ＮＭＯＳデバイスが選択消去動作の際に負のゲート電圧を印加するように用いられる場合には、３重ウエル構造が用いられるであろう。消去のために負の電圧を用いることが望ましくない場合には、３重ウエルは用いられない。その理由は、その場合の構造は２つの追加マスク工程を必要とし、その結果処理時間および費用を増加するからである。３重ウエル構造を図１３および図１４の簡略化した図面に示す。図１３は異なるトランジスタ構造を示す簡略化された断面図で、図１４は正および負の電圧をワード線ＷＬを経由してメモリセルに印加することに関連する構造の簡略化した電気回路図である。３重ウエル構造は概略単一ウエルトランジスタ２５２および２重ウエルトランジスタ２５４からなり、各々はワード線ＷＬに結合され、ワード線は本願発明の記憶セル２５０の制御ゲート２８に接続されている。単一メモリセル２５０は図１３に示されており、メモリセル２５０の単一行は図１４に示されているが、トランジスタ２５２、２５４のようなトランジスタを用いて、３重ウエル構造を採用したときには、本願発明に係るアレー内のすべてのセルに電圧を供給することができることを認識すべきである。さらに、説明を簡略化するために、正および負電圧をセル制御ゲートに印加する際の制御に関連するデバイスのすべてを図示しているのではなく、そのようなデバイスは従来の配置で用いられることを理解すべきである。単一ウエルトランジスタは、Ｎ-形材料のウエル２５６内に形成されたＰＭＯＳトランジスタ２５２である。そのトランジスタを経由して、正電圧（つまり、約１７Ｖ乃至１８Ｖ）が、フラッシュプログラミングセルの際にメモリセル２５０の制御ゲート２８に印加される。その正電圧は、単一ウエルトランジスタのソース２６８に印加され、さらに、制御電圧がフラッシュプログラミング動作のソース２６８に印加され、さらに、制御電圧がフラッシュプログラミング動作の間単一のウエルトランジスタのゲート２７０に印加されると、ワード線ＷＬを経由してメモリセル２５０の制御ゲートに印加される。フラッシュプログラミング動作の間は、ＮＭＯＳトランジスタはオフにバイアスされる。２重ウエルトランジスタはＮＭＯＳトランジスタ２５４で、Ｐ-形材料のウエル２５８内に形成され、それは次にＮ-形材料のウエル２６０によって基板から隔離されている。ＮＭＯＳデバイス２５４を通ってフラッシュ消去機能のための負のゲート電圧（つまり、約−１１Ｖ乃至−１２Ｖ）が、選択的消去動作の間にメモリセル２５０の制御ゲートに印加される。その負電圧は、２重ウエルトランジスタのソース２６２に印加され、また、制御電圧が選択的消去動作の間に２重ウエルトランジスタのゲート２６４に印加されると、ワード線ＷＬを介して選択されたセルの制御ゲートに伝達される。その動作の間、ウエル２６０はＶccまたはそれより低い電圧にあり、基板２６６は接地されている。従って、２つの逆バイアスされた結合部が存在し、１つは基板２６６とウエル２６０との間にあり、他方はウエル２６０、２５８の間にあり、それらは負電圧をチップ上の他のデバイスから絶縁する。配列操作セルの配列は図７に示すように設けることができる。この図からわかるように、この配列は図１ＡのフラッシュＥＥＰＲＯＭ配列について示されたものと実質的に同じである。複数個の列線130Aのそれぞれは各列に関係するセルのドレイン 12に接続し、共通ソースライン144Aは配列122A中のすべてのソース14Aに接続している。複数個のワード線140Aの各々は関係する列のセルの制御ゲートに接続している。本装置の周辺回路には公知の列アドレスデコーディング回路142A、列アドレスデコーディング回路132A、センスアンプリファイヤー回路134A、出力バッファー回路136A、及び入力バッファー回路138Aがある。周辺回路に含まれるもとしては、前述のフラッシュプログラミング、選択的消去、読み取り、過剰消去検出、及び過剰消去修復のモードのために、セル配列への列電圧、列電圧、及びソース電圧の供給を公知の方法で制御する回路ブロックがある。本発明のセル配列の操作を説明するために、セル配列200中に４個のセル202、 204、206、208を示す極めて簡略化されたメモリ装置の模式図が図１１に示される。セル202と206のドレインはビットラインＢＬ１に接続し、セル204と208のドレインはビットラインＢＬ２に接続する。セル202と204のゲートはワード線ＷＬ１に接続し、セル206と208ゲートはワード線ＷＬ２に接続する。すべてのセルのソースは共通のソースラインSLに接続する。次の表は、セル配列中のターゲットセル202に関する読み取り、フラッシュプログラム、及び選択的消去の操作のパラメータを示す。図１１において、選ばれたセルの論理的状態を決定するために、読み取り電圧Ｖccを、セル202に関係するワード線であるWL1に加える。Ｖccは通常5Vであるが、ノート型コンピュータに使用される装置の場合には、Ｖccは、約3Vである。セル202に関係するビットラインBL1は、共通のソースラインSLと同様に接地される。選ばれていないビットライン、すなわち図１１でのBL2は浮動状態のままにされるか、Ｖssの高さとされ、これは典型的には０Ｖである。列210内のすべてのフラッシュプログラミング工程を行うには、その列に関係するワード線WL1を約17Vの電位にまで高め、一方、共通のソースラインSL及び残りのワード線、すなわち図１１でのWL2、は接地される。すべてのビットラインBL1、BL2は浮動したままとされる。セル配列中のすべてのセルは、すべてのワード線を約17Vに高めてフラッシュプログラムすることができる。前述のように、フラッシュプログラミング操作中は、ソースからフローティングゲートに向けてのファウラー・ノルドハイム（Fowler-Nordheim）トンネル作用の発生により、電子がプログラムされるセルのフローティングゲートに位置させられる。選択的消去は各セル毎に、またはセルのブロック毎に行うことができる。選択的にセル202を消去するには、約11V乃至12Vの電圧をセル202に関係するワード線 WL1に加え、約5Vの電圧をセル202に関係するビットラインBL1に加える。残りのビットラインBL2は浮動したままにされ、残りのワード線WL2は接地される。共通のソースラインSLは選択的消去操作中浮動したままにされる。セルのブロックは、消去されるセルに関係するビット線及びワード線に選択的消去のパラメータを適用することにより、選択的に消去することができる。前述のように、選択的消去操作は選ばれたセルのフローティングゲートからドレインに向けてのファウラー・ノルドハイム作用により、電子をフローティングゲートから排出させる。次に本発明のセル配列の過剰消去検出及び回復操作について述べる。図１２を参照して公知の過剰消去検出技術を述べる。公知技術は過剰消去セルを有するブロックまたは列の特定をするが、過剰消去されたセルを特定することはない。公知の検出方法では、試験されるセルの列を選ぶために列選択回路300を用いる。列302が選ばれたと仮定して、列302に連結されたビットラインB1に読み取りバイアス電圧が加えられる。列302中のセルに関係したすべてのワード線WL1、WL 2、WL3に0Vの電圧が加えられ、すべてのセルのソースS1、S4、S7は接地される。センス増幅器（図示せず）を用いて電流がビットラインB1に流れているか否かを確かめる。もし流れていれば、過剰消去されたセルが列302に存在することがわかる。このように、この方法では、過剰消去されたセルがセルの列中に存在するか否かしか分からない。過剰消去されたセルがセルの全ブロック中に存在するか否かを試験することが望まれるときは、列選択回路300を用いてすべての列302、304、306を選択する。すべてのソースS1-S9を接地する。すべてのビットラインB1、B2、B3にバイアス電圧を加える。そしてセンス増幅器を使用して、どれかのビットラインに電流が流れていないかを検知する。このように、公知の過剰消去検出では過剰消去された個々のセルを検出することはできない。通常、公知の装置のセンス増幅器は、もしビットライン中に電流が流れていないとき（従って、列中に過剰消去されたセルがないとき）は、出力ゼロとなるように、またビットライン中に電流が流れているときは過剰消去状態の存在を示すように出力１を与えるように設けられている。過剰消去されたセルの電圧しきい値を適当なレベルにするために、いくつかのスロープログラミングの方法が先行技術に述べられている。図１２を参照しながら、それらの技術を述べる。一つの過剰消去修復方法は、列毎に行うものである。この方法では、選ばれた列302のビットラインB1を５Vに高め、ソースS1、S4、 S7を接地し、列302のセルに関係するワード線WL1、WL2、WL3に１V乃至２Vの電圧を加える。列は定期的に再試験し、過剰消去されたセルが残っているか否かを確かめ、もし残っていたなら、試験条件を再適用して試験を行い、列に過剰消去されたセルが存在しないことを確認するまで続ける。二番目の既存過剰消去回復方法は、やはり列毎に行うものであり、列302のセルに関係するワード線WL1、WL2、WL3を接地し、すべてのソースS1、S4、S7を接地し、列に関係するビットラインB1に5Vの電圧を加える。三番目の方法は、二番目の方法に似ており、修復すべきセルの列302に関係するワード線WL1、WL2、WL3 及びビットラインB1、B2、B3を接地し、一方列中のセルS1、S4、S7は5Vの電位に高められる。四番目の回復方法は、すべてのセル配列中の過剰消去されたセルのすべてを修復せんとするものである。この方法では、ソースラインＳ１−Ｓ９とビットラインＢ１、Ｂ２、Ｂ３を接地し、ワード線WL1、WL2、WL3には12Vの電圧を加える。配列中の過剰消去検出本発明のメモリー装置中における過剰消去されたセルの存在は、図９、図１０Ａ、図１０Ｂ及び図１１のフローダイヤグラムに示される手続きを用いて検出し修復する。これは、まずどのグループのセルが過剰消去されたセルを有するかを確定する。そのようなグループが確定されると、このグループ中のセルは一つずつチェックされて過剰消去されたセルを特定する。次の表は過剰消去検出及び回復操作を行うのに用い得るパラメータを示す。過剰消去検出にあたっては、まず一定の値より低い値のときにはセルが過剰消去されているとされるしきい値を定め、次にソース電圧Ｖsと試験電圧Ｖ_testを定める。この値の決定にはセル操作に関してすでに述べた手続きを用いる。図１１の模式的の配列ダイヤグラムにおいて、セル202に関係するビットラインBL1は約1.5Vに高められ、共通のソースラインSLはバイアス電圧（好ましくは0.6V）に高められる。セル202に関係するワード線WL1に試験電圧Ｖ_testが加えられる。選択されないセルにのみ関係するワード線WL2は0Vの電位に維持され、選択されないセルにのみ関係するビットラインBL2は浮動したままにされる。もしセル202が過剰消去されていれば、ビットラインBL1を通して電流が流れる。試験はまずブロックまたは列について行い、過剰消去されたセルを有するものにターゲットを絞り、ついで個々のセルについて試験を行い、過剰消去されたセルを特定するのがもっとも効果的である。たとえば、セル202を有する列の全部について、BL1に１．５Vを加え、その列のセルに関係するすべてのワード線WL1 、WL2にVtestを加えて試験する。前のパラグラフに述べた、一つずつ試験する方法を、次に過剰消去されたセルを有する列について行い、すべての過剰消去されたセルが特定されるまで行う。次に、図９には、本発明による手続きを一般的に示す過剰消去検出の流れ図が示される。まず、すべてのソースがゼロより大きい電圧、好ましくは0.6Vにバイアスされる。これは工程902で行われる。工程904では、一つ以上のワード線がＶ_test にセットされ、一つ以上の列が読み取りのために選択される。選択されないワード線は0Vにバイアスされて、それに関係するセルに電流が流れないようにする。このようにして一つの列及び一つのワード線が選択されると、ついでセルを一つずつチェックする。Ｖ_testが加えられるワード線の数、及び読み取りのために選択する列線の数の如何によっては、一つの列または列中の複数のセルを同時にチェックすることができる。たとえば、Ｖ_testがすべてのワード線に加えられ、読み取りのために一つの列のみが選択されたときには、その列内のすべてのセルについて過剰消去状態があるかどうか同時のチェックをすることができる。もし一つのワード線がＶ_testでバイアスされ、すべての列を選択するときは、バイアスされたワード線に対応する列中のすべてのセルについて過剰消去状態をチェックすることができる。工程906では、Ｖ_testが加えられたセルの状態を読む。工程908では、もし論理値１が検知されると、これは過剰消去されたセルが見出されたことを示す。このことは工程910に示される。工程912は、すべてのチップが読み取られるまで過剰消去検出を継続させる。列毎の過剰消去検出を行うときは、過剰消去されたセルが特定されると、それらの列のセルについて一つ一つチェックして過剰消去されたセルを特定する。表Ｅおよび図１１を参照しながら述べる以下の二つの方法は、過剰消去されたセルの修復に用いられる。図１１において、方法１を用いて、過剰消去されたセル202を修復するには、12Vのパルスを20 msecの時間WL1に加える。セル202に関係するビットラインBL1は浮動したままにされ、ソースラインSLにVss、好ましくは0Vの電圧が加えられる。ビットラインBL2は浮動したままにされ、WL2は接地される。次に過剰消去検出方法を用いてセルを試験する。もしセルがまだ過剰消去されているときは、回復方法を繰り返し適用する。好ましい方法においては、修復されたセルは、約１．３Ｖ乃至２．５Ｖの電圧しきい値を有する。方法２を用いて過剰消去されたセル202を修復するには、12Vのパルスを20 mse cの時間WL1に加える。セル202に関係するビットラインBL1は接地され、ソースラインSLは浮動するままにされる。セル202に関係しないビットラインBL2とワード線WL2とは接地される。ついで、方法１と同様に、セルは過剰消去検出方法により試験され、セルが充分修復されないときは、回復技術を繰り返し適用する。図１０Ａおよび図１０Ｂに概略的な形式で方法１および方法２を図示する。これらの図においては、同時に二つ以上のセルを修復するのにこれらの方法が適用され得る。図１０Ａは本発明による方法１を図示する。工程1002ではすべてのソースが浮動状態に置かれる。その後、工程1004において、選択された列が接地される。ついで工程1006においてすべてのワード線または選ばれたワード線が20ms ec以上の時間、一定の電位、好ましくは12Ｖの電位になるようにする。すべてのワード線にこの電位が設定されると、選択された列のすべてのセルがこの低いレベルの書き込み操作を受ける。選ばれたワード線にこの電位が設定されると、選ばれた列および列の中のセルが修復される。図１０Ｂは回復方法２を図示する。ここにおいてセルのドレインは工程1010で浮動状態にされる。そしてすべてのソースは工程1012において接地される。その後、工程1014ですべてのワード線または選ばれたワード線が20 msecの時間一定の電位、好ましくは12Ｖの電位に高められる。処理本発明のセルはＣＭＯＳ処理に適合する。基板10は1-0-0のオリエンテーションを有するＰ形の材料で形成され、17乃至33オームセンチメートルの抵抗性を有する。図２Ａ乃至図２Ｃの基板10がこれに当たる。りん31の材料がＮウェルに15 0KeVで、５.０×１０¹²/cm²の密度で埋め込まれる。注入物は湿式酸化により45 分間950℃でウェルに埋め込む。ついで1150℃で窒素（Ｎ₂）ドライブを行う。その後に好ましくは８０オングストロームの厚さを有するゲート酸化物が形成される。ついでフィールド領域が画定され、フィールドにＢＦ₂が50KeVで、かつ４×１０¹³/cm²の注入量で注入される。ついでフィールド酸化物が1000℃で40分間、Ｏ₂雰囲気下で、続いて85分間920 ℃で、Ｎ₂雰囲気のもとに形成される。ついで６時40分間1000℃でＨ₂／Ｏ₂のもとで、1200℃の厚さとする。ついでセル領域が画定され、続いてホウ素11を50Ke Vで、６×１０¹³/cm²の注入量で注入する。以上の製作工程は公知のものである。次の工程でフローティングゲート24がゲート誘電体18の上に設けられる。これはポリシリコンをフローティングゲートとして設ける際に、その場でポリシリコンをドーピングする操作を含む。これを行うには、ＣＶＤ法によりＳiＨ₄とＰＨ₃ を結合して、（燐をドープした）Ｓiを形成する。ポリシリコン材料をその場でドーピングすることにより追加的な高温製作工程を回避することができる。この事はポリシリコン中の粒子の径を小さくするために重要である。ポリシリコンの粒径が小さいほど滑らかなポリシリコンの表面が得られ、これによりポリシリコン表面に信頼できる一層薄い酸化物の層が得られることがわかった。インターポリ誘電体は好ましくは２００オングストロームの有効厚さのＯＮＯ層であり、これは耐久性をよくするように標準的な高温酸化物堆積工程により設けられる。しかしながら、選択的消去操作の間に負のゲート電圧を使用しないときは、ＨＴＯ沈積の必要はないであろう。最初にＯ₂５％、Ｎ₂９５％の雰囲気、９５０℃で８分間かけてフローティングゲートの上に酸化物層を形成する。ついで窒化物を、4分間30オングストローム／分の速度で堆積する。その後に15分間４乃至５オングストローム／分の速度でＨＴＯ堆積を行う。蒸気の方法に代わるＯＮＯインターポリ層の形成方法としては、Ｏ₂５％、Ｎ₂ ９５％の雰囲気下、12分間かけてフローティングゲート上に酸化物層を形成するものがある。ついで窒化物が１２０オングストロームの厚さに堆積される。その後に、９４０℃で１乃至３時間ウエット酸化を行う。その後に、センストランジスター、アドレストランジスターなどの周辺回路を公知の手段により製作する。続いて、好ましくはポリシリコンからなる制御ゲート28を設け、公知の方法によりドープする。次にソース14、ドレイン12の領域のインプランテーションについて述べる。４個の代替的な実施態様を述べる。このうちの二つは0.8μm技術を用いるセルに関し、他の二つは0.5μm技術を用いるセルに関する。 0.8μm技術を用いるセルにおけるソースおよびドレイン領域を形成する好ましい方法では、ソース領域14は80KeVで、かつ５.０×１０¹⁵／cm²の注入量で砒素が注入される。好ましいドレイン領域は二重拡散領域で、最初に150KeVで、１. ０×１０¹⁴／cm²の注入量で燐31が植え込まれる。続いて、ドレイン領域はＮ₂雰囲気下、９００℃の温度で60分間、続いてＯ₂雰囲気下９００℃でアニールされ、拡散が生成される。ついでドレイン領域に80KeVで５.０×１０¹⁵／cm²の注入量の砒素が埋め込まれる。 0.8μm技術のセルのソースおよびドレイン領域を形成するもう一つの方法は縮小した（reduced）マスクセットによる、より単純な方法であるが、好ましい方法によるよりも耐久性が低い。この方法では、ソース領域は80KeVで、かつ５.０ ×１０¹⁵／cm²の注入量で砒素を埋め込み図２に示されたような単一拡散ソースが形成される。ドレイン領域は80KeVで５.０×１０¹⁵／cm²の注入量の砒素を埋め込む。 1.5μm技術を用いたセルにソース及びドレイン領域を形成する好ましい方法において、ソース領域はＮ＋材料よりなる浅い領域40Bで、図２Ｃに示されるようにＰ形の材料42Bのポケットが設けられる。これはパンチスルー(punch-through) の問題を最小化する。ソース領域は80KeVで１.５×１０¹⁵／cm²の注入量の砒素を埋め込む。５×１０¹³／cm²の埋め込み量のホウ素11が４５度の角度で埋め込まれ、Ｐポケットを形成する。ドレイン領域は、まず燐31を150KeVで１.０×１０¹⁴／cm²の注入量で埋め込み、９００℃で、Ｎ₂雰囲気下４５分間、Ｏ₂雰囲気下20分間、これをアニールする。次に１.５×１０¹⁵／cm²の注入量の砒素を80Ke Vで埋め込む。 0.5μm技術によるセル中のソース及びドレイン領域の埋め込みの別の方法は、前のパラグラフで述べた方法を使用して形成したＰ形のポケットを有するソース領域を用いる。ドレイン領域は80KeVで５.０×１０¹⁵の注入量で砒素を埋め込む。この実施態様はより好ましい実施態様よりも簡単であるが、その実施態様よりも耐久性が低い。次の表は本発明のセルを用いて得られる結果を示す。フラッシュプログラム、選択的消去、及び過剰消去回復操作を試験対象のセルについて実施して試験を行った。各操作の後でしきい値電圧を測定した。試験対象のセルは本発明のセルとして望ましいものよりも軽いチャンネルドーピングを有し、かくて本発明においてより好ましいVt（すなわち、約4.5V）よりも低い初期電圧しきい値（Vti）を有した。かくて、制御ゲートに加えられる電圧（Ｖ_CG）はより好ましいチャンネルドーピングを有する装置に必要とされるものよりも高かった。さらに、試験の対象の装置は２００オングストロームのトンネル酸化物を有したが、本発明の装置は約８０オングストロームの好ましいトンネル酸化物の厚さを有する。実験の間、１０ミリセコンドのパルスを用いて、フラッシュプログラム、選択的消去、及び過剰消去回復作用を行わせた。本明細書において使用した用語や表現は説明のために用いたものであり、本発明の範囲を限定するものではない。本発明の範囲内で種々の変化が考えられ、上述する本発明の全部または一部の特徴と実質的の同様なものを排除するような意味にこれらの用語や表現を用いるものではない。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩＨ０１Ｌ 29/788 29/792 (72)発明者チョウ、エドウィンアメリカ合衆国、カリフォルニア州 95070、サラトガ、トリシア・ウェイ 20447

Claims

【特許請求の範囲】１複数の記憶サイト、複数の行アドレス線、複数の列アドレス線及び複数のソース線を備える電気的に消去及びプログラム可能なメモリデバイスであって、複数の行アドレス線の内の１つ及び複数の列アドレス線の内の１つの組み合わせの各々が、複数の記憶サイトの内の別々の１つを画定し、さらに、前記複数の記憶サイトの各々が、選択された電位の基板に形成されたシングルトランジスタからなり、さらに、前記複数のソース線の内の関連する１つに結合されたソースと、前記複数の列アドレス線の内の関連する１つに結合されたドレインと、前記複数の行アドレス線の内の関連する１つに結合された制御ゲートと、前記ゲートと前記ソース及びドレインとの間に配置されたフローティングゲートとを備え、さらに、前記関連する行アドレス線が、前記ソース線の内の関連する１つの電位を越える第１の既定の電位まで持ち上げられるときに、前記ソースから前記フローティングゲートまで電子のファウラー・ノルドハイムトンネリングを誘導する第１手段と、前記基板の選択された電位より低い既定の負の電位が前記関連する行アドレス線に印加されるときに、前記フローティングゲートから前記ドレインまで電子のファウラー・ノルドハイムトンネリングを誘導する第２手段とを備える電気的に消去及びプログラム可能なメモリデバイス。２請求項１の電気的に消去及びプログラム可能なメモリデバイスであって、前記第１の誘導手段が、前記制御ゲートと前記フローティングゲートとの間に位置する絶縁材料の第１層であって、該絶縁材料が既定の有効厚さを持ち、さらに、高誘電率を持ち、これにより、前記制御ゲートと前記フローティングゲートとの間に高い静電容量を提供する絶縁材料の第１層と、前記フローティングゲートと前記ソース及びドレインとの間に位置する絶縁材料の第２層であって、該第２層が、前記フローティングゲートと前記ソースとの間の容量結合を最適化している間ファウラー・ノルドハイムトンネリングを許容するように選択された絶縁材料の第２層と、前記絶縁材料の第２層及び前記フローティングゲートと重なる重なり部分を持つソース拡散であって、前記重なり部分が、プログラミング動作の間に該ソース拡散から前記フローティングゲートまで電子のトンネリングを許容することと比例しているソース拡散とを備える電気的に消去及びプログラム可能なメモリデバイス。３請求項２の電気的に消去及びプログラム可能なメモリデバイスであって、前記ソース拡散がさらに既定の深さを持つＮ+型の材料の単一拡散からなる電気的に消去及びプログラム可能なメモリデバイス。４請求項３の電気的に消去及びプログラム可能なメモリデバイスであって、前記単一の拡散がヒ素から形成されている電気的に消去及びプログラム可能なメモリデバイス。５請求項２の電気的に消去及びプログラム可能なメモリデバイスであって、前記ソース拡散が、さらに、既定の深さを持つＮ+型の材料の第１拡散と、該第１拡散の深さより深い深さを持つＮ+型の材料の第２拡散とを備える電気的に消去及びプログラム可能なメモリデバイス。６請求項２の電気的に消去及びプログラム可能なメモリデバイスであって、前記ソース拡散が、さらに、Ｎ+型の材料の第１拡散と、該第１拡散に対し角度的関係を持つように形成されたＰ-型材料のポケットとを備える電気的に消去及びプログラム可能なメモリデバイス。７請求項６の電気的に消去及びプログラム可能なメモリデバイスであって、前記第１拡散がヒ素から形成され、さらに、前記ポケットがホウ素から形成されている電気的に消去及びプログラム可能なメモリデバイス。８請求項２の電気的に消去及びプログラム可能なメモリデバイスであって、前記絶縁材料の第１層の有効厚さが約２００オングストロームである電気的に消去及びプログラム可能なメモリデバイス。９請求項２の電気的に消去及びプログラム可能なメモリデバイスであって、前記絶縁材料の第１層が２つの酸化物層の間に挟まれた窒化物の層からなる電気的に消去及びプログラム可能なメモリデバイス。 10 請求項２の電気的に消去及びプログラム可能なメモリデバイスであって、前記絶縁材料の第２層が約８０オングストロームの厚さである電気的に消去及びプログラム可能なメモリデバイス。 11 請求項１の電気的に消去及びプログラム可能なメモリデバイスであって、前記第２誘導手段が、前記制御ゲートと前記フローティングゲートとの間に位置する絶縁材料の第１層であって、該絶縁材料が既定の有効厚さを持ち、さらに、高誘電率を持ち、これにより、前記制御ゲートと前記フローティングゲートとの間に高い静電容量を提供する絶縁材料の第１層と、前記フローティングゲートと前記ソース及びドレインとの間に位置する絶縁材料の第２層であって、該第２層が、前記フローティングゲートと前記ドレインとの間の容量結合を実質的に最適化している間ファウラー・ノルドハイムトンネリングを許容するように選択された絶縁材料の第２層と、前記絶縁材料の第２層及び前記フローティングゲートと重なる第２の重なり部分を持つドレイン拡散であって、前記第２の重なり部分が、消去動作の間に前記フローティングゲートから該ドレイン拡散まで電子のトンネリングを許容することと比例しているドレイン拡散とを備える電気的に消去及びプログラム可能なメモリデバイス。 12 請求項１１の電気的に消去及びプログラム可能なメモリデバイスであって、前記ドレイン拡散がさらに既定の深さを持つＮ+型の材料の単一拡散からなる電気的に消去及びプログラム可能なメモリデバイス。 13 請求項１２の電気的に消去及びプログラム可能なメモリデバイスであって、前記ドレイン拡散がヒ素から形成されている電気的に消去及びプログラム可能なメモリデバイス。 14 請求項１１の電気的に消去及びプログラム可能なメモリデバイスであって、前記ドレイン拡散が、さらに、既定の深さを持つＮ+型の材料の第１拡散と、該第１拡散の深さより深い深さを持つＮ+型の材料の第２拡散とを備える電気的に消去及びプログラム可能なメモリデバイス。 15 請求項１４の電気的に消去及びプログラム可能なメモリデバイスであって、前記第１拡散がヒ素から形成され、さらに、前記第２拡散がりんから形成されている電気的に消去及びプログラム可能なメモリデバイス。 16 請求項１１の電気的に消去及びプログラム可能なメモリデバイスであって、前記絶縁材料の第１層の有効厚さが約２００オングストロームである電気的に消去及びプログラム可能なメモリデバイス。 17 請求項１１の電気的に消去及びプログラム可能なメモリデバイスであって、前記絶縁材料の第１層が２つの酸化物層の間に挟まれた窒化物の層からなる電気的に消去及びプログラム可能なメモリデバイス。 18 請求項１１の電気的に消去及びプログラム可能なメモリデバイスであって、前記絶縁材料の第２層が約８０オングストロームの厚さである電気的に消去及びプログラム可能なメモリデバイス。 19 請求項１の電気的に消去及びプログラム可能なメモリデバイスであって、前記トランジスタが基板に形成され、チャネル領域が前記基板の前記ソースと前記ドレインとの間に延在し、前記第１誘導手段が、プログラミング動作の間、トランジスタのブロック内の各トランジスタの制御ゲートに第１電圧を印加する手段と、前記プログラミング動作の間、前記ブロック内の各トランジスタのソースに第２電圧を印加する手段であって、前記第２電圧が前記制御ゲートに印加された第１電圧に対し低い、第２電圧を印加する手段とを備える電気的に消去及びプログラム可能なメモリデバイス。 20 請求項１の電気的に消去及びプログラム可能なメモリデバイスであって、前記トランジスタが基板に形成され、チャネル領域が前記基板の前記ソースと前記ドレインとの間に延在し、前記第２誘導手段が、消去動作の間、選択されたトランジスタの制御ゲートに負の電圧を印加する手段と、前記消去動作の間、前記選択されたトランジスタのソースを浮動にする手段と、前記消去動作の間、前記選択されたトランジスタのドレインに低い正電圧を印加する手段とを備える電気的に消去及びプログラム可能なメモリデバイス。 21 請求項１の電気的に消去及びプログラム可能なメモリデバイスであって、前記複数の記憶サイトが記憶サイトの行及び列を形成するようにアレーに配置され、さらに、前記複数の記憶サイトの各々に接続されたソース線が共通に接続され、列内の記憶サイトの各々に対する列アドレス線が共通に接続され、行内の記憶サイトの各々に対する行アドレス線が共通に接続されている電気的に消去及びプログラム可能なメモリデバイス。 22 請求項２１の電気的に消去及びプログラム可能なメモリデバイスであって、前記トランジスタが基板に形成され、チャネル領域が前記基板の前記ソースと前記ドレインとの間に延在し、前記第１誘導手段が、プログラミング動作の間、選択された行内のトランジスタの制御ゲートに接続された行アドレス線に実質的に高い電圧を印加する手段と、前記プログラミング動作の間、前記ソースに電圧を印加する手段であって、前記電圧が前記行アドレス線に印加された電圧に対して低い、電圧を印加する手段と、前記プログラミング動作の間前記選択された行内のトランジスタのドレインを浮動にする手段とを備える電気的に消去及びプログラム可能なメモリデバイス。 23 請求項２１の電気的に消去及びプログラム可能なメモリデバイスであって、前記トランジスタが基板に形成され、チャネル領域が前記基板の前記ソースと前記ドレインとの間に延在し、前記第２誘導手段が、消去動作の間、選択されたトランジスタに接続された行アドレス線に負の電圧を印加する手段と、前記消去動作の間、前記選択されたトランジスタのソースを浮動にする手段と、前記消去動作の間、前記選択されたトランジスタに接続された列線に低い正電圧を印加する手段とを備える電気的に消去及びプログラム可能なメモリデバイス。 24 電気的に消去及びプログラム可能なデバイスが過消去されたか否かを決定する方法において、前記デバイスは、ソース、ドレイン、制御ゲート並びに前記制御ゲートと前記ソース及びドレインとの間に置かれたフローティングゲートを持つような種類である方法であって、 (a) 第１電圧を前記ドレインに印加する工程と、 (b) 第２電圧を前記ソースに印加する工程であって、該第２電圧が第１電圧より低く、過消去されているが選択されていないセルを非導通状態にバイアスするように選択されている工程と、 (c) ある範囲の電位を前記制御ゲートに別々に印加する工程と、 (d) 前記範囲の電位を前記制御ゲートに印加する間に電流が前記ドレインから前記ソースまで流れているか否かを決定する工程であって、前記制御ゲートの電位が前記範囲内にあるときに、前記セルが過消去されていることを示す工程とを含む方法。 25 請求項２４の方法において、前記工程(a)は約１.５ボルトの電圧を前記ドレインに印加する工程を含み、前記工程(b)は約０.６ボルトの電圧を前記ソースに印加する工程を含み、さらに、前記工程(c)は約０ボルトから約０.５ボルトの範囲内の電圧を前記制御ゲートに印加する工程を含む方法。 26 請求項２４の方法において、前記工程(a)は約１.２ボルトの電圧を前記ドレインに印加する工程を含み、前記工程(b)は約０.６ボルトの電圧を前記ソースに印加する工程を含み、さらに、前記工程(c)は約１.６ボルトの電圧を前記制御ゲートに印加する工程を含む方法。 27 電気的に消去及びプログラム可能なデバイスであって、複数のセルを持つ種類であり、該セルの各々が、ソースと、ドレインと、制御ゲートと、前記制御ゲートと前記ソース及びドレインとの間に置かれているフローティングゲートとを持つ単一トランジスタを備え、さらに、前記デバイスは、各々が関連する行内にあるセルの制御ゲートに結合された複数の行アドレス線と、各々が関連する列内にあるセルのドレインに結合された複数の列アドレス線と、前記セルのソースに結合された複数のソース線とを持つ種類である、電気的に消去及びプログラム可能なデバイス内の過消去されたセルを確認する方法であって、 (a) 過消去セルの存在を試験するために各列を別々に試験する工程と、 (b) 過消去されたセルを持つことがわかっている列内のセルを別々に試験してどのセルが過消去されているのかを決定する工程であって、前記列内のすべてのセルのソースを、前記列内の過消去されているが選択されていないセルを非導通状態にバイアスする電位まで持ち上げる工程を含む工程とを備える方法。 28 請求項２７の方法において、前記工程(a)が、 (i) 各列内のセルを既定の電気的状態に置く工程と、 (ii) 各列内のセルを同時読み出し動作で読み出す工程と、 (iii)電流が各列内に流れ込むか否かを決定する工程であって、セルが前記既定の電気的状態にあるときに、過消去セルが列内に存在していることを示す工程とを含む方法。 29 請求項２８の方法において、前記工程(i)及び(ii)が、約１.２ボルトの電圧を各列に接続された前記列アドレス線に印加する工程と、約０.６ボルトの電圧を各列内のセルに接続された前記ソース線に印加する工程と、約０ボルトから約２.０ボルトの範囲内の電圧を各列内のセルに接続された前記行アドレス線に印加する工程とを含む方法。 30 請求項２７の方法において、前記工程(b)が、 (i) 各セルを既定の電気的状態に置く工程と、 (ii) 各セルを読み出し動作で読み出す工程と、 (iii)電流が各セルに流れ込むか否かを決定する工程であって、セルが前記既定の電気的状態にあるときに、それは過消去されていることを示す工程とを含む方法。 31 請求項３０の方法において、前記工程(i)及び(ii)が、さらに、約１.２ボルトの電圧を前記セルに接続された前記列アドレス線に印加する工程と、約０.６ボルトの電圧を前記セルに接続された前記ソース線に印加する工程と、約０ボルトから約２.０ボルトの範囲内の電圧を前記セルに接続された前記行アドレス線に印加する工程とを含む方法。 32 電気的に消去及びプログラム可能なデバイスであって、複数のセルを持つ種類であり、該セルの各々が、ソースと、ドレインと、制御ゲートと、前記制御ゲートと前記ソース及びドレインとの間に置かれているフローティングゲートとを持つ単一トランジスタを備え、ファウラーノルドハイムトンネリングを用いて電子を前記ソースから前記フローティングゲートにトンネリングするとともに、電子を前記フローティングゲートから前記ドレインにトンネリングし、また、前記デバイスは、各々が関連する行内にあるセルの制御ゲートに結合された複数の行アドレス線と、各々が関連する列内にあるセルのドレインに結合された複数の列アドレス線と、前記セルのソースに結合された複数のソース線とを持つ種類である、電気的に消去及びプログラム可能なデバイス内の過消去されたセルを確認する方法であって、 (a) 過消去セルの存在を試験するためにすべてのセルを同時に試験する工程と、 (b) 該デバイスが過消去されたセルを持つか否かを試験するために前記セルを試験してどのセルが過消去されているかを決定する工程とを備える方法。 33 請求項３２の方法において、前記工程(a)が、 (i) 前記デバイス内のセルを既定の電気的状態に置く工程と、 (ii) 前記セルを同時読み出し動作で読み出す工程と、 (iii)電流が前記セル内に流れ込むか否かを決定する工程であって、前記セルが前記既定の電気的状態にあるときに、過消去セルが前記デバイス内に存在していることを示す工程とを含む方法。 34 請求項３３の方法において、前記工程(i)及び(ii)が、約１.２ボルトの電圧を各列に接続された前記列アドレス線に印加する工程と、約０.６ボルトの電圧を各列内の前記セルに接続された前記ソース線に印加する工程と、約０ボルトから約２.０ボルトの範囲内の電圧を各列内の前記セルに接続された前記行アドレス線に印加する工程とを含む方法。 35 請求項３２の方法において、前記工程(b)が、 (i) 各セルを既定の電気的状態に置く工程と、 (ii) 各セルを読み出し操作で読み出す工程と、 (iii)電流が各セルに流れ込むか否かを決定する工程であって、セルが前記既定の電気的状態にあるときに、それは過消去されていることを示す工程とを含む方法。 36 請求項３５の方法において、前記工程(i)及び(ii)が、約１.２ボルトの電圧を前記セルに接続された前記列アドレス線に印加する工程と、約０.６ボルトの電圧を前記セルに接続された前記ソース線に印加する工程と、約０ボルトから約２.０ボルトの範囲内の電圧を前記セルに接続された前記行アドレス線に印加する工程とを含む方法。 37 電気的に消去及びプログラム可能なデバイスであって、複数のセルを持つ種類であり、該セルの各々が、ソースと、ドレインと、制御ゲートと、前記制御ゲートと前記ソース及びドレインとの間に置かれているフローティングゲートとを持つ単一トランジスタを備え、ファウラーノルドハイムトンネリングを用いて電子を前記ソースから前記フローティングゲートにトンネリングするとともに、電子を前記フローティングゲートから前記ドレインにトンネリングし、また、前記デバイスは、各々が関連する行内にあるセルの制御ゲートに結合された複数の行アドレス線と、各々が関連する列内にあるセルのドレインに結合された複数の列アドレス線と、前記セルのソースに結合された複数のソース線とを持つ種類である、電気的に消去及びプログラム可能なデバイス内の過消去されたセルを確認する方法であって、 (a) 過消去セルの存在を試験するために各セルを別々に試験する工程と、 (b) 過消去されたセルを持つことがわかっている列内のセルを個別に試験してどのセルが過消去されているかを決定する工程と、 (c) 過消去されていることがわかっているセルを、 (i) 第１電圧を前記過消去されたセルの前記制御ゲートに接続された前記行アドレス線に印加する工程と、 (ii) 前記過消去されたセルの前記ソースに接続された前記ソース線を接地する工程と、 (iii)前記過消去されたセルの前記ドレインに接続された前記列アドレス線を浮遊状態にする工程とによって修復する工程とを含む方法。 38 電気的に消去及びプログラム可能なデバイスであって、複数のセルを持つ種類であり、該セルの各々が、ソースと、ドレインと、制御ゲートと、前記制御ゲートと前記ソース及びドレインとの間に置かれているフローティングゲートとを持つ単一トランジスタを備え、ファウラーノルドハイムトンネリングを用いて電子を前記ソースから前記フローティングゲートにトンネリングするとともに、電子を前記フローティングゲートから前記ドレインにトンネリングし、また、前記デバイスは、各々が関連する行内にあるセルの制御ゲートに結合された複数の行アドレス線と、各々が関連する列内にあるセルのドレインに結合された複数の列アドレス線と、前記セルのソースに結合された複数のソース線とを持つ種類である、電気的に消去及びプログラム可能なデバイス内の過消去されたセルを確認する方法であって、 (a) 過消去セルの存在を試験するために各セルを別々に試験する工程と、 (b) 過消去されたセルを持つことがわかっている列内のセルを個別に試験してどのセルが過消去されているかを決定する工程と、 (c) 過消去されていることがわかっているセルを、 (i) 第１電圧を前記過消去されたセルの前記制御ゲートに接続された前記行アドレス線に印加する工程と、 (ii) 前記過消去されたセルの前記ソースに接続された前記ソース線を浮動状態にする工程と、 (iii)前記過消去されたセルの前記ドレインに接続された前記列アドレス線を接地状態にする工程とによって修復する工程とを含む方法。 39 電気的に消去及びプログラム可能なデバイスであって、複数のセルを持つ種類であり、該セルの各々が、ソースと、ドレインと、制御ゲートと、前記制御ゲートと前記ソース及びドレインとの間に置かれているフローティングゲートとを持つ単一トランジスタを備え、さらに、各々が電圧閾値を持つ、電気的に消去及びプログラム可能なデバイス内のセルの論理状態を設定する方法であって、 (a) 各セルの前記ソースから前記フローティングゲートまで電子のファウラー・ノルドハイムトンネリングを誘導して前記電圧閾値を第１レベルまで高める工程と、 (b) 前記選択されたセルのフローティングゲートから前記ドレインまで電子のファウラー・ノルドハイムトンネリングを誘導して前記電圧閾値を第２レベルまで下げる工程とを含む方法。 40 請求項３９の方法において、前記工程(b)は、既定の負の電位を前記選択されたセルの制御ゲートに印加する工程を含む方法。 41 請求項４０の方法において、前記工程(a)は、前記セルの制御ゲートを前記ソースの電位より高い既定の電位に高める工程を含む方法。 42 請求項３９の方法において、前記メモリデバイスは、さらに、各々が関連する行内にあるセルの制御ゲートに結合された複数の行アドレス線と、各々が関連する列内にあるセルのドレインに結合された複数の列アドレス線と、前記セルのソースに結合された複数のソース線とを持つ種類であり、前記工程(b)は、既定の負の電位を前記選択されたセルに接続された前記行アドレス線に印加する工程を含む方法。 43 請求項４２の方法において、前記工程(a)は、前記セルの前記行アドレス線を前記ソース線の電位より高い既定の電位まで高める工程を含む方法。