JPH0998083A - Level shift circuit - Google Patents
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- JPH0998083A JPH0998083A JP7252268A JP25226895A JPH0998083A JP H0998083 A JPH0998083 A JP H0998083A JP 7252268 A JP7252268 A JP 7252268A JP 25226895 A JP25226895 A JP 25226895A JP H0998083 A JPH0998083 A JP H0998083A
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Abstract
(57)【要約】
【課題】電源投入時に貫通電流が流れることを防止する
ことができ、電源投入時の状態を安定させることができ
るレベルシフト回路を提供すること。
【解決手段】第１および第２のＰ型ＭＯＳトランジスタ
のソースには第２の電源電圧が供給され、第１および第
２のＮ型ＭＯＳトランジスタのソースは接地され、第１
のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトラ
ンジスタのドレインは短絡されて第２のＰ型ＭＯＳトラ
ンジスタのゲートに入力され、第２のＰ型ＭＯＳトラン
ジスタおよび第２のＮ型ＭＯＳトランジスタのドレイン
は短絡されて第１のＰ型ＭＯＳトランジスタのゲートに
入力され、第１および第２のＮ型ＭＯＳトランジスタの
ゲートには、それぞれ内部回路の出力信号および内部回
路の出力信号の反転信号が入力され、第１および第２の
Ｐ型ＭＯＳトランジスタのゲートのいずれか一方にパワ
ーオン・リセット回路が接続されていることにより、上
記課題を解決する。
(57) Abstract: A level shift circuit capable of preventing a through current from flowing when the power is turned on and stabilizing the state when the power is turned on. A source of the first and second P-type MOS transistors is supplied with a second power supply voltage, sources of the first and second N-type MOS transistors are grounded, and
The drains of the P-type MOS transistor and the first N-type MOS transistor are short-circuited and input to the gate of the second P-type MOS transistor, and the drains of the second P-type MOS transistor and the second N-type MOS transistor are The output signal of the internal circuit and the inverted signal of the output signal of the internal circuit are input to the gates of the first and second N-type MOS transistors, respectively, which are short-circuited and input to the gate of the first P-type MOS transistor. The above problem is solved by connecting the power-on / reset circuit to one of the gates of the first and second P-type MOS transistors.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、内部回路の出力信
号の電圧レベルを第１の電源の電圧レベルから、第１の
電源の電圧レベルよりも高い第２の電源の電圧レベルに
変換するレベルシフト回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level for converting a voltage level of an output signal of an internal circuit from a voltage level of a first power source to a voltage level of a second power source higher than a voltage level of a first power source. The present invention relates to a shift circuit.
【０００２】[0002]
【従来の技術】近年、ＬＳＩの内部回路の高集積化や動
作周波数の高速化にともなって、その消費電力が増大
し、電力消費による発熱量も次第に増大している。とこ
ろで、ＬＳＩが封止されるパッケージには熱抵抗がある
ため、ＬＳＩの電力消費によって発熱量が増大し、その
温度が上昇するとＬＳＩは動作不能になってしまう。こ
のため、ＬＳＩの消費電力を低減するために、その最大
動作周波数が低く抑えられてしまうという問題点があっ
た。2. Description of the Related Art In recent years, the power consumption of an internal circuit of an LSI has been increased and the operating frequency has been increased, and the amount of heat generated by the power consumption has been gradually increased. By the way, since the package in which the LSI is sealed has thermal resistance, the amount of heat generated by the power consumption of the LSI increases, and if the temperature rises, the LSI becomes inoperable. Therefore, there has been a problem that the maximum operating frequency is kept low in order to reduce the power consumption of the LSI.
【０００３】この問題点を解決するために、ＬＳＩの電
源電圧を従来より用いられてきた５．０Ｖから３．３Ｖ
あるいは３．０Ｖに低下させて、ＬＳＩの消費電力を低
減している。しかし、現実には５．０Ｖの電源電圧を使
用しているＬＳＩも多いため、このようなＬＳＩとのイ
ンターフェースのために、例えばＬＳＩの内部回路に
３．３Ｖあるいは３．０Ｖの電源電圧を供給し、内部回
路から出力される出力信号の電圧レベルを５．０Ｖに変
換して出力する必要がある。In order to solve this problem, the power supply voltage of the LSI has been conventionally used from 5.0V to 3.3V.
Alternatively, it is lowered to 3.0 V to reduce the power consumption of the LSI. However, in reality, many LSIs use a power supply voltage of 5.0V, and therefore, for interfacing with such an LSI, for example, supply a 3.3V or 3.0V power supply voltage to the internal circuit of the LSI. However, it is necessary to convert the voltage level of the output signal output from the internal circuit to 5.0 V and output the voltage.
【０００４】ここで、図３に、３．３Ｖの電源が供給さ
れるインバータと、このインバータの出力信号の電圧レ
ベルを変換する、５．０Ｖの電源が供給されるインバー
タとを例示する。図示例の回路において、インバータ３
４は、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）３６およびＮ型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）３８から構成され、同様に、インバータ４０
はＰＭＯＳ４２およびＮＭＯＳ４４から構成されてい
る。Here, FIG. 3 illustrates an inverter supplied with a 3.3V power supply and an inverter supplied with a 5.0V power supply for converting a voltage level of an output signal of the inverter. In the circuit of the illustrated example, the inverter 3
Reference numeral 4 denotes a P-type MOS transistor (hereinafter referred to as PMOS) 36 and an N-type MOS transistor (hereinafter referred to as NMO).
S) 38, and similarly an inverter 40
Is composed of a PMOS 42 and an NMOS 44.
【０００５】図示例において、インバータ３４にハイレ
ベル、即ち、３．３Ｖの入力信号が入力されると、その
出力信号は反転されてローレベル、即ち、０Ｖとなる。
このとき、インバータ４０のＰＭＯＳ４２およびＮＭＯ
Ｓ４４はそれぞれオン状態およびオフ状態となるため、
インバータ４０の出力信号はハイレベル、即ち、このイ
ンバータ４０の電源電圧である５．０Ｖとなる。In the illustrated example, when a high level input signal of 3.3V is input to the inverter 34, its output signal is inverted to a low level, that is, 0V.
At this time, the PMOS 42 and the NMO of the inverter 40
Since S44 is turned on and off respectively,
The output signal of the inverter 40 is at a high level, that is, 5.0V which is the power supply voltage of the inverter 40.
【０００６】一方、インバータ３４にローレベル、即
ち、０Ｖの入力信号が入力されると、その出力信号はハ
イレベル、即ち、このインバータ３４の電源電圧である
３．３Ｖとなる。このとき、インバータ４０のＮＭＯＳ
４４は多少オン抵抗は高くなるがオン状態になるのに対
して、ＰＭＯＳ４２は完全にオフ状態とはならないた
め、電源からグランドに貫通電流が流れてしまい、イン
バータ４０の出力信号はＰＭＯＳ４２およびＮＭＯＳ４
４のオン抵抗に応じたレベルになってしまう。On the other hand, when an input signal of low level, that is, 0V is input to the inverter 34, its output signal becomes high level, that is, 3.3V which is the power supply voltage of the inverter 34. At this time, the NMOS of the inverter 40
Although the ON resistance of 44 is slightly increased but the PMOS 42 is not turned off completely, a through current flows from the power supply to the ground, and the output signal of the inverter 40 is the PMOS 42 and the NMOS 4
It becomes a level according to the ON resistance of 4.
【０００７】図示例のように、内部回路の出力信号の電
圧レベルを変換しようとする回路に単純に内部回路と異
なる電源電圧を供給するだけでは、貫通電流が流れてし
まうため逆に消費電力が増大してしまうばかりでなく、
内部回路に供給される電源電圧がさらに低下された場合
には、論理さえも確定しなくなってしまうという問題点
がある。このため、内部回路の出力信号の電圧レベルを
変換するレベルシフト回路が必要となる。As shown in the illustrated example, if a circuit that attempts to convert the voltage level of the output signal of the internal circuit is simply supplied with a power supply voltage different from that of the internal circuit, a shoot-through current will flow. Not only will it increase,
If the power supply voltage supplied to the internal circuit is further reduced, there is a problem that even the logic cannot be determined. Therefore, a level shift circuit for converting the voltage level of the output signal of the internal circuit is required.
【０００８】ここで、図４に、従来より一般的に用いら
れているレベルシフト回路の一例の構成回路図を示す。
図示例の回路は、３．３Ｖの電源ＶL が供給される、内
部回路の出力信号をバッファ出力するバッファ回路４８
およびバッファ回路４８の出力信号を反転出力するイン
バータ２６と、５．０Ｖの電源ＶH が供給されるレベル
シフト回路４６およびレベルシフト回路４６の出力信号
をバッファ出力するバッファ回路５０とを有している。
また、レベルシフト回路４６は、ＰＭＯＳ１６，２０
と、ＮＭＯＳ１８，２２とを有している。Here, FIG. 4 shows a structural circuit diagram of an example of a level shift circuit generally used conventionally.
The circuit of the illustrated example is a buffer circuit 48 for buffering the output signal of the internal circuit, which is supplied with a 3.3 V power supply V L.
And an inverter 26 for inverting and outputting the output signal of the buffer circuit 48, a level shift circuit 46 to which a 5.0 V power supply V H is supplied, and a buffer circuit 50 for buffering the output signal of the level shift circuit 46. There is.
Further, the level shift circuit 46 includes PMOSs 16 and 20.
And NMOSs 18 and 22.
【０００９】この回路にローレベル、即ち、０Ｖの内部
回路の出力信号ＶINが入力されると、レベルシフト回路
４６のＮＭＯＳ１８はゲートにバッファ回路４８の出力
信号であるローレベル、即ち、０Ｖが入力されることに
よってオフ状態となり、逆に、ＮＭＯＳ２２はゲートに
インバータ２６の出力信号であるハイレベル、即ち、イ
ンバータ２６の電源電圧である３．３Ｖが入力されるこ
とによってオン状態となる。When the output signal V IN of the internal circuit of low level, that is, 0V is input to this circuit, the NMOS 18 of the level shift circuit 46 has its gate at the low level, that is, 0V, which is the output signal of the buffer circuit 48. The NMOS 22 is turned off by inputting it, and conversely, the NMOS 22 is turned on by inputting a high level which is the output signal of the inverter 26, that is, 3.3V which is the power supply voltage of the inverter 26 to the gate.
【００１０】ＮＭＯＳ２２がオン状態になると、ＮＭＯ
Ｓ２２のドレインはディスチャージされてローレベル、
即ち、０Ｖとなり、バッファ回路５０から出力される出
力信号ＶOUT は、ローレベルとなり、ＰＭＯＳ１６はオ
ン状態になる。そして、ＰＭＯＳ１６がオン状態になる
と、ＰＭＯＳ２０のゲートはハイレベル、即ち、ＰＭＯ
Ｓ１６の電源電圧である５．０Ｖとなり、ＰＭＯＳ２０
がオフ状態となってレベルシフト回路４６の状態が確定
する。When the NMOS 22 is turned on, the NMO
The drain of S22 is discharged to low level,
That is, it becomes 0V, the output signal V OUT output from the buffer circuit 50 becomes low level, and the PMOS 16 is turned on. Then, when the PMOS 16 is turned on, the gate of the PMOS 20 is at a high level, that is, PMO.
The power supply voltage of S16 becomes 5.0V, and the PMOS 20
Turns off and the state of the level shift circuit 46 is determined.
【００１１】一方、この回路にハイレベル、即ち、３．
３Ｖの内部回路の出力信号ＶINが入力されると、レベル
シフト回路４６のＮＭＯＳ１８はゲートにバッファ回路
４８の出力信号であるハイレベル、即ち、３．３Ｖが入
力されることによってオン状態となり、逆に、ＮＭＯＳ
２２はゲートにインバータ２６の出力信号であるローレ
ベル、即ち、０Ｖが入力されることによってオフ状態と
なる。On the other hand, this circuit has a high level, that is, 3.
When the output signal V IN of the internal circuit of 3V is input, the NMOS 18 of the level shift circuit 46 is turned on by inputting the high level of the output signal of the buffer circuit 48 to the gate, that is, 3.3V, On the contrary, NMOS
22 is turned off by inputting a low level, which is the output signal of the inverter 26, that is, 0 V, to the gate.
【００１２】ＮＭＯＳ１８がオン状態になると、ＮＭＯ
Ｓ１８のドレインはディスチャージされてローレベル、
即ち、０Ｖとなり、このローレベルがゲートに入力され
ているＰＭＯＳ２０はオン状態になる。そして、ＰＭＯ
Ｓ２０がオン状態になると、バッファ回路５０から出力
される出力信号ＶOUT はハイレベルとなり、ＰＭＯＳ１
６のゲートもハイレベル、即ち、ＰＭＯＳ２０の電源電
圧である５．０Ｖになるため、ＰＭＯＳ１６がオフ状態
となってレベルシフト回路４６の状態が確定する。When the NMOS 18 is turned on, the NMO
The drain of S18 is discharged to low level,
That is, it becomes 0 V, and the PMOS 20 whose low level is input to the gate is turned on. And PMO
When S20 is turned on, the output signal V OUT output from the buffer circuit 50 becomes high level and the PMOS1
The gate of 6 also becomes high level, that is, 5.0V which is the power supply voltage of the PMOS 20, so that the PMOS 16 is turned off and the state of the level shift circuit 46 is fixed.
【００１３】このように、レベルシフト回路４６におい
ては、内部回路の出力信号の電圧レベルに応じてＮＭＯ
Ｓ１８，２２のいずれか一方がオン状態となって、ＮＭ
ＯＳ１８のドレインまたはＮＭＯＳ２２のドレインのい
ずれか一方がディスチャージされてローレベルとなり、
ＰＭＯＳ１６，２０のいずれか一方がオン状態となっ
て、他方のＰＭＯＳ２０，１６をオフ状態にすることに
より論理が確定するとともに、このレベルシフト回路４
６に入力される内部回路の出力信号の電圧レベルを３．
３Ｖから５．０Ｖに変換している。As described above, in the level shift circuit 46, the NMO is adjusted according to the voltage level of the output signal of the internal circuit.
Either one of S18 and S22 is turned on, and NM
Either the drain of the OS 18 or the drain of the NMOS 22 is discharged to a low level,
When one of the PMOSs 16 and 20 is turned on and the other PMOS 20 and 16 is turned off, the logic is determined and the level shift circuit 4
The voltage level of the output signal of the internal circuit input to 6 is set to 3.
Converted from 3V to 5.0V.
【００１４】ところで、パッケージに封止されるＬＳＩ
において、通常、３．３Ｖおよび５．０Ｖの電源は別々
の電源端子から供給される。従来のように、例えば５．
０Ｖの単一電源の場合や、３．３Ｖ単一電源の場合はＬ
ＳＩの全ての回路に同時に電源が供給されるため何ら問
題は起きないが、３．３Ｖおよび５．０Ｖの電源が別々
の電源端子から供給される場合には、電源を投入するタ
イミングがずれる可能性がある。By the way, the LSI sealed in the package
In general, 3.3V and 5.0V power supplies are supplied from separate power supply terminals. As in the past, for example, 5.
L for 0V single power supply or 3.3V single power supply
No problem will occur because power is supplied to all SI circuits at the same time, but when 3.3V and 5.0V power is supplied from different power supply terminals, the timing to turn on the power may be shifted. There is a nature.
【００１５】例えば、レベルシフト回路４６において、
３．３Ｖの電源の方が早く投入された場合、即ち、ＶL
＝３．３ＶおよびＶH ＝０Ｖの場合には、貫通電流の流
れる経路は存在しない。しかし、５．０Ｖの電源の方が
早く投入された場合、即ち、ＶL ＝０ＶおよびＶH ＝
５．０Ｖの場合には、ＮＭＯＳ１８，２２のゲート電圧
レベルが０Ｖのままであるため、ＮＭＯＳ１８，２２が
両方ともオフ状態となり、レベルシフト回路４６の論
理、即ち、バッファ回路５０の入力電圧レベルが確定し
ないため、バッファ回路５０に貫通電流が流れてしまう
という問題点があった。For example, in the level shift circuit 46,
When 3.3V power is turned on earlier, that is, V L
= 3.3 V and V H = 0 V, there is no path for through current to flow. However, when the 5.0V power supply is turned on earlier, that is, V L = 0V and V H =
In the case of 5.0V, since the gate voltage level of the NMOSs 18 and 22 remains 0V, both of the NMOSs 18 and 22 are turned off, and the logic of the level shift circuit 46, that is, the input voltage level of the buffer circuit 50. Since it is not decided, there is a problem that a through current flows through the buffer circuit 50.
【００１６】[0016]
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、内部回路の出力
信号の電圧レベルを第１の電源の電圧レベルから、第１
の電源の電圧レベルよりも高い第２の電源の電圧レベル
に変換するレベルシフト回路において、第１の電源より
も第２の電源の方が早く投入された場合であっても、電
源投入時に貫通電流が流れることを防止することがで
き、電源投入時の状態を安定させることができるレベル
シフト回路を提供することにある。The object of the present invention is to solve the problem based on the above-mentioned prior art by changing the voltage level of the output signal of the internal circuit from the voltage level of the first power source to the first voltage level.
In the level shift circuit for converting the voltage level of the second power source higher than the voltage level of the second power source, even if the second power source is turned on earlier than the first power source, the An object of the present invention is to provide a level shift circuit capable of preventing a current from flowing and stabilizing the state when the power is turned on.
【００１７】[0017]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、内部回路の出力信号の電圧レベルを第１
の電源の電圧レベルから前記第１の電源の電圧レベルよ
りも高い第２の電源の電圧レベルに変換するレベルシフ
ト回路であって、第１および第２のＰ型ＭＯＳトランジ
スタと、第１および第２のＮ型ＭＯＳトランジスタと、
前記第１の電源よりも前記第２の電源の方が早く投入さ
れた場合に、前記第１または第２のＰ型ＭＯＳトランジ
スタのゲートをローレベルに初期化するパワーオン・リ
セット回路とを有し、前記第１および第２のＰ型ＭＯＳ
トランジスタのソースには前記第２の電源電圧が供給さ
れ、前記第１および第２のＮ型ＭＯＳトランジスタのソ
ースは接地され、前記第１のＰ型ＭＯＳトランジスタお
よび前記第１のＮ型ＭＯＳトランジスタのドレインは短
絡されて前記第２のＰ型ＭＯＳトランジスタのゲートに
入力され、前記第２のＰ型ＭＯＳトランジスタおよび前
記第２のＮ型ＭＯＳトランジスタのドレインは短絡され
て前記第１のＰ型ＭＯＳトランジスタのゲートに入力さ
れ、前記第１および第２のＮ型ＭＯＳトランジスタのゲ
ートには、それぞれ前記内部回路の出力信号および前記
内部回路の出力信号の反転信号が入力され、前記第１お
よび第２のＰ型ＭＯＳトランジスタのゲートのいずれか
一方に前記パワーオン・リセット回路が接続されている
ことを特徴とするレベルシフト回路を提供するものであ
る。In order to achieve the above object, the present invention sets the voltage level of an output signal of an internal circuit to a first level.
A level shift circuit for converting the voltage level of the second power supply to the voltage level of the second power supply higher than the voltage level of the first power supply, the first and second P-type MOS transistors, and the first and second P-type MOS transistors. 2 N-type MOS transistor,
And a power-on reset circuit for initializing the gate of the first or second P-type MOS transistor to a low level when the second power supply is turned on earlier than the first power supply. And the first and second P-type MOSs
The second power supply voltage is supplied to the source of the transistor, the sources of the first and second N-type MOS transistors are grounded, and the sources of the first P-type MOS transistor and the first N-type MOS transistor are The drains are short-circuited and input to the gate of the second P-type MOS transistor, and the drains of the second P-type MOS transistor and the second N-type MOS transistor are short-circuited to the first P-type MOS transistor. Of the internal circuit and the inverted signal of the output signal of the internal circuit are input to the gates of the first and second N-type MOS transistors, respectively. The power-on reset circuit is connected to one of the gates of a P-type MOS transistor. There is provided a Berushifuto circuit.
【００１８】[0018]
【作用】本発明のレベルシフト回路は、レベルシフト回
路を構成する第１または第２のＰ型ＭＯＳトランジスタ
のゲートのいずれか一方に、パワーオン・リセット回路
を接続することによって、電源投入時のレベルシフト回
路の論理を確定させるようにしたものである。このた
め、本発明のレベルシフト回路によれば、第１の電源よ
りも第２の電源の方が早く投入された場合であっても、
レベルシフト回路の論理が確定されるため、電源投入時
に貫通電流が流れるということがなく、電源投入時のレ
ベルシフト回路の動作を安定させることができる。In the level shift circuit of the present invention, the power-on / reset circuit is connected to either one of the gates of the first and second P-type MOS transistors constituting the level shift circuit, so that the power-on reset circuit The logic of the level shift circuit is fixed. Therefore, according to the level shift circuit of the present invention, even when the second power supply is turned on earlier than the first power supply,
Since the logic of the level shift circuit is determined, a through current does not flow when the power is turned on, and the operation of the level shift circuit when the power is turned on can be stabilized.
【００１９】[0019]
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のレベルシフト回路を詳細に説
明する。BEST MODE FOR CARRYING OUT THE INVENTION The level shift circuit of the present invention will be described below in detail with reference to the preferred embodiments shown in the accompanying drawings.
【００２０】図１は、本発明のレベルシフト回路の一実
施例の構成回路図である。このレベルシフト回路１０
は、第１の電源ＶL が供給されるＰ型ＭＯＳトランジス
タ（以下、ＰＭＯＳという）１２およびＮ型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳという）１４と、第１の電源
ＶL の電圧よりも高い第２の電源ＶH の電圧が供給され
るＰＭＯＳ１６，２０およびＮＭＯＳ１８，２２と、こ
のレベルシフト回路１０の出力信号ＶOUT に接続される
パワーオン・リセット回路２４とを有している。FIG. 1 is a configuration circuit diagram of an embodiment of the level shift circuit of the present invention. This level shift circuit 10
Is a P-type MOS transistor (hereinafter referred to as PMOS) 12 and an N-type MOS transistor (hereinafter referred to as NMOS) 14 to which the first power supply V L is supplied, and a second voltage higher than the voltage of the first power supply V L. It has PMOSs 16 and 20 and NMOSs 18 and 22 to which the voltage of the power supply V H is supplied, and a power-on reset circuit 24 connected to the output signal V OUT of the level shift circuit 10.
【００２１】このレベルシフト回路１０において、ＰＭ
ＯＳ１２およびＮＭＯＳ１４はＣＭＯＳインバータ２６
を構成し、内部回路の出力信号ＶINを反転出力する。Ｐ
ＭＯＳ１２のソースは第１の電源ＶL に接続され、ＮＭ
ＯＳ１４のソースは接地されている。ＰＭＯＳ１２およ
びＮＭＯＳ１４のゲートは短絡されて、第１の電源電圧
で駆動される内部回路の出力信号ＶINが入力され、その
ドレインは短絡されてインバータ２６の出力信号とされ
ている。In this level shift circuit 10, PM
The OS 12 and the NMOS 14 are CMOS inverters 26
And inverts the output signal V IN of the internal circuit. P
The source of the MOS12 is connected to the first power supply V L , and NM
The source of OS14 is grounded. The gates of the PMOS 12 and the NMOS 14 are short-circuited, the output signal V IN of the internal circuit driven by the first power supply voltage is input, and the drain thereof is short-circuited to be the output signal of the inverter 26.
【００２２】また、ＰＭＯＳ１６，２０のソースは第２
の電源ＶH に接続され、ＮＭＯＳ１８，２２のソースは
接地されている。ＰＭＯＳ１６およびＮＭＯＳ１８のゲ
ートには、それぞれレベルシフト回路１０の出力信号Ｖ
OUT および内部回路の出力信号ＶINが入力され、そのド
レインは短絡されてＰＭＯＳ２０のゲートに入力されて
いる。また、ＮＭＯＳ２２のゲートにはインバータ２６
の出力信号が入力され、ＰＭＯＳ２０およびＮＭＯＳ２
２のドレインは短絡されて、レベルシフト回路１０の出
力信号ＶOUT とされている。The sources of the PMOS 16 and 20 are the second
Of the NMOS 18 and 22 are connected to the power source V H of FIG. The output signal V of the level shift circuit 10 is applied to the gates of the PMOS 16 and the NMOS 18, respectively.
OUT and the output signal V IN of the internal circuit are input, the drain thereof is short-circuited and is input to the gate of the PMOS 20. Further, an inverter 26 is provided at the gate of the NMOS 22.
Output signal is input to PMOS 20 and NMOS 2
The drain of 2 is short-circuited and is used as the output signal V OUT of the level shift circuit 10.
【００２３】ここで、パワーオン・リセット回路２４
は、第１の電源ＶL よりも第２の電源ＶH の方が早く投
入された場合に、ＰＭＯＳ１６，２０のゲートのいずれ
か一方をローレベルに確定させることによって、このレ
ベルシフト回路１０の論理を確定させるものである。な
お、本発明のレベルシフト回路１０に用いられるパワー
オン・リセット回路２４の回路構成は特に限定されるも
のではないが、図２にその一実施例となる構成回路図を
例示する。Here, the power-on reset circuit 24
When the second power supply V H is turned on earlier than the first power supply V L , one of the gates of the PMOSs 16 and 20 is set to the low level, so that the level shift circuit 10 It determines the logic. The circuit configuration of the power-on / reset circuit 24 used in the level shift circuit 10 of the present invention is not particularly limited, but FIG. 2 illustrates a configuration circuit diagram as an embodiment thereof.
【００２４】図示例のレベルシフト回路１０において、
パワーオン・リセット回路２４は、容量素子２８と、Ｎ
ＭＯＳ３０，３２とから構成される。容量素子２８の一
端は第２の電源ＶH に接続され、その他端はＮＭＯＳ３
０のドレインおよびＮＭＯＳ３２のゲートに接続されて
いる。また、ＮＭＯＳ３０のゲートは第１の電源ＶLに
接続され、そのソースは接地されている。ＮＭＯＳ３２
のソースは接地され、そのドレインはレベルシフト回路
１０の出力信号ＶOUT に接続されている。In the level shift circuit 10 of the illustrated example,
The power-on / reset circuit 24 includes a capacitive element 28, N
It is composed of MOS 30 and 32. One end of the capacitive element 28 is connected to the second power supply V H , and the other end is connected to the NMOS 3
It is connected to the drain of 0 and the gate of the NMOS 32. The gate of the NMOS 30 is connected to the first power supply V L , and the source thereof is grounded. NMOS 32
Is grounded and its drain is connected to the output signal V OUT of the level shift circuit 10.
【００２５】本発明のレベルシフト回路１０は、基本的
にこのように構成される。次に、本発明のレベルシフト
回路１０の動作について、第１の電源電圧が３．３Ｖ
で、第２の電源電圧が５．０Ｖの場合を例に挙げて説明
する。The level shift circuit 10 of the present invention is basically constructed in this way. Next, regarding the operation of the level shift circuit 10 of the present invention, the first power supply voltage is 3.3V.
Then, the case where the second power supply voltage is 5.0 V will be described as an example.
【００２６】このレベルシフト回路１０において、第１
の電源ＶL よりも第２の電源ＶH の方が早く投入された
場合、即ち、第１の電源電圧が０Ｖおよび第２の電源電
圧が５．０Ｖの場合、パワーオン・リセット回路２４の
ＮＭＯＳ３０は、第１の電源電圧である０Ｖがゲートに
入力されることによってオフ状態となる。このとき、容
量素子２８は、第２の電源電圧である５．０Ｖがその一
端に印加されることによって、その他端も第２の電源電
圧である５．０Ｖまでチャージアップされる。In the level shift circuit 10, the first
If the second power supply V H is turned on earlier than the second power supply V L , that is, if the first power supply voltage is 0 V and the second power supply voltage is 5.0 V, the power-on reset circuit 24 The NMOS 30 is turned off when 0V which is the first power supply voltage is input to the gate. At this time, the second power supply voltage of 5.0 V is applied to one end of the capacitive element 28, so that the other end thereof is also charged up to the second power supply voltage of 5.0 V.
【００２７】パワーオン・リセット回路２４のＮＭＯＳ
３２は、容量素子２８の他端が５．０Ｖまでチャージア
ップされることによってオン状態となり、レベルシフト
回路１０の出力信号はディスチャージされてローレベル
になる。レベルシフト回路１０の出力信号がローレベル
になると、ＰＭＯＳ１６がオン状態になることによって
そのドレイン、即ち、ＰＭＯＳ２０のゲートが第１の電
源電圧である５．０Ｖとなり、ＰＭＯＳ２０がオフ状態
となってレベルシフト回路１０の状態が確定する。NMOS of power-on reset circuit 24
The other end of the capacitive element 28 is turned on by charging the other end of the capacitive element 28 to 5.0 V, and the output signal of the level shift circuit 10 is discharged to a low level. When the output signal of the level shift circuit 10 becomes low level, the drain of the PMOS 16, that is, the gate of the PMOS 20 becomes 5.0V which is the first power supply voltage when the PMOS 16 is turned on, and the PMOS 20 is turned off. The state of the shift circuit 10 is fixed.
【００２８】その後、第１の電源ＶL が投入されると、
即ち、第１の電源電圧が３．３Ｖになると、パワーオン
・リセット回路２４のＮＭＯＳ３０は、第１の電源電圧
である３．３Ｖがゲートに入力されることによってオン
状態となる。ＮＭＯＳ３０がオン状態になると、ＮＭＯ
Ｓ３２はゲートがディスチャージされてローレベルにさ
れることによってオフ状態となり、パワーオン・リセッ
ト回路２４はレベルシフト回路１０の出力信号から電気
的に絶縁される。After that, when the first power source V L is turned on,
That is, when the first power supply voltage becomes 3.3V, the NMOS 30 of the power-on reset circuit 24 is turned on by inputting the first power supply voltage 3.3V to the gate. When the NMOS 30 turns on, the NMO
The gate of S32 is turned off by discharging the gate to the low level, and the power-on / reset circuit 24 is electrically insulated from the output signal of the level shift circuit 10.
【００２９】一方、第２の電源ＶH よりも第１の電源Ｖ
L の方が早く投入された場合、即ち、第１の電源電圧が
３．３Ｖおよび第２の電源電圧が０Ｖの場合、パワーオ
ン・リセット回路２４のＮＭＯＳ３０は、第１の電源電
圧である３．３Ｖがゲートに入力されることによってオ
ン状態となる。このとき、ＮＭＯＳ３２はゲートがディ
スチャージされてローレベルにされることによってオフ
状態となり、パワーオン・リセット回路２４はレベルシ
フト回路１０の出力信号から電気的に絶縁される。On the other hand, than the second power supply V H first power source V
When L is turned on earlier, that is, when the first power supply voltage is 3.3V and the second power supply voltage is 0V, the NMOS 30 of the power-on reset circuit 24 has the first power supply voltage of 3V. It is turned on by inputting 0.3V to the gate. At this time, the NMOS 32 is turned off by discharging the gate to the low level, and the power-on reset circuit 24 is electrically insulated from the output signal of the level shift circuit 10.
【００３０】また、第１および第２の電源ＶL ，ＶH が
同時に投入された場合の本発明のレベルシフト回路１０
の動作については、従来技術の説明において述べたとお
りである。本発明のレベルシフト回路１０は、基本的に
このように動作する。Further, the level shift circuit 10 of the present invention when the first and second power supplies VL and VH are simultaneously turned on.
The operation of is as described in the description of the prior art. The level shift circuit 10 of the present invention basically operates in this way.
【００３１】なお、第１の電源電圧として３．３Ｖまた
は３．０Ｖ、第２の電源電圧として５．０Ｖを使用する
場合を例に挙げて説明したが、本発明のレベルシフト回
路１０は第１の電源電圧よりも第２の電源電圧の方が高
い場合に適用可能である。さらに、パワーオン・リセッ
ト回路２４をレベルシフト回路１０の出力信号ＶOUT、
即ち、ＰＭＯＳ１６のゲートに接続しているが、ＰＭＯ
Ｓ２０のゲートに接続しても全く同様な効果が得られる
ことは言うまでもないことである。The case where 3.3 V or 3.0 V is used as the first power supply voltage and 5.0 V is used as the second power supply voltage has been described as an example, but the level shift circuit 10 of the present invention is the first. It is applicable when the second power supply voltage is higher than the first power supply voltage. Further, the power-on reset circuit 24 is connected to the output signal V OUT of the level shift circuit 10,
That is, although it is connected to the gate of the PMOS 16,
It goes without saying that the same effect can be obtained by connecting to the gate of S20.
【００３２】[0032]
【発明の効果】以上詳細に説明したように、本発明のレ
ベルシフト回路は、ＰＭＯＳ１６のゲートまたはＰＭＯ
Ｓ２０のゲートに、パワーオン・リセット回路２４を接
続したものである。このため、本発明のレベルシフト回
路１０によれば、第１の電源Ｖ L よりも第２の電源ＶH
の方が早く投入された場合であっても、第１の電源ＶL
が投入されるまでの間、パワーオン・リセット回路２４
によってレベルシフト回路１０の論理が確定されるた
め、ＰＭＯＳ１６およびＮＭＯＳ１８の間、または、Ｐ
ＭＯＳ２０およびＮＭＯＳ２２の間に貫通電流が流れる
ことを防止することができ、レベルシフト回路の動作を
安定させることができる。As described above in detail, the present invention
The bell shift circuit includes a gate of PMOS 16 or PMO.
Connect the power-on reset circuit 24 to the gate of S20.
It is a continuation. Therefore, the level shift circuit of the present invention is
According to path 10, the first power supply V LSecond power source VH
Even if the power is turned on earlier, the first power source VL
Until the power is turned on, the power-on reset circuit 24
The logic of the level shift circuit 10 is determined by
Between PMOS 16 and NMOS 18 or P
A through current flows between the MOS 20 and the NMOS 22.
It is possible to prevent the operation of the level shift circuit.
Can be stabilized.
【図１】本発明のレベルシフト回路の一実施例の構成回
路図である。FIG. 1 is a configuration circuit diagram of an embodiment of a level shift circuit of the present invention.
【図２】本発明のレベルシフト回路に用いられるパワー
オン・リセット回路の一実施例の構成回路図である。FIG. 2 is a configuration circuit diagram of an embodiment of a power-on reset circuit used in the level shift circuit of the present invention.
【図３】従来のレベルシフト回路の一例の構成回路図で
ある。FIG. 3 is a configuration circuit diagram of an example of a conventional level shift circuit.
【図４】従来のレベルシフト回路の別の例の構成回路図
である。FIG. 4 is a configuration circuit diagram of another example of a conventional level shift circuit.
１０，４６ レベルシフト回路 １２，１６，２０，３６，４２ ＰＭＯＳ（Ｐ型ＭＯＳ
トランジスタ） １４，１８，２２，３０，３２，３８，４４ ＮＭＯＳ
（Ｎ型ＭＯＳトランジスタ） ２４ パワーオン・リセット回路 ２６，３４，４０ インバータ ２８ 容量素子 ４８，５０ バッファ回路10,46 Level shift circuit 12,16,20,36,42 PMOS (P-type MOS
Transistor) 14, 18, 22, 30, 32, 38, 44 NMOS
(N-type MOS transistor) 24 Power-on reset circuit 26, 34, 40 Inverter 28 Capacitive element 48, 50 Buffer circuit
Claims (1)
電源の電圧レベルから前記第１の電源の電圧レベルより
も高い第２の電源の電圧レベルに変換するレベルシフト
回路であって、 第１および第２のＰ型ＭＯＳトランジスタと、第１およ
び第２のＮ型ＭＯＳトランジスタと、前記第１の電源よ
りも前記第２の電源の方が早く投入された場合に、前記
第１または第２のＰ型ＭＯＳトランジスタのゲートをロ
ーレベルに初期化するパワーオン・リセット回路とを有
し、 前記第１および第２のＰ型ＭＯＳトランジスタのソース
には前記第２の電源電圧が供給され、前記第１および第
２のＮ型ＭＯＳトランジスタのソースは接地され、前記
第１のＰ型ＭＯＳトランジスタおよび前記第１のＮ型Ｍ
ＯＳトランジスタのドレインは短絡されて前記第２のＰ
型ＭＯＳトランジスタのゲートに入力され、前記第２の
Ｐ型ＭＯＳトランジスタおよび前記第２のＮ型ＭＯＳト
ランジスタのドレインは短絡されて前記第１のＰ型ＭＯ
Ｓトランジスタのゲートに入力され、前記第１および第
２のＮ型ＭＯＳトランジスタのゲートには、それぞれ前
記内部回路の出力信号および前記内部回路の出力信号の
反転信号が入力され、 前記第１および第２のＰ型ＭＯＳトランジスタのゲート
のいずれか一方に前記パワーオン・リセット回路が接続
されていることを特徴とするレベルシフト回路。1. A level shift circuit for converting a voltage level of an output signal of an internal circuit from a voltage level of a first power supply to a voltage level of a second power supply higher than a voltage level of the first power supply, When the first and second P-type MOS transistors, the first and second N-type MOS transistors, and the second power supply are turned on earlier than the first power supply, the first or second A power-on reset circuit for initializing the gate of the second P-type MOS transistor to a low level, and the second power supply voltage is supplied to the sources of the first and second P-type MOS transistors. , The sources of the first and second N-type MOS transistors are grounded, and the first P-type MOS transistor and the first N-type M transistor are connected.
The drain of the OS transistor is short-circuited and the second P
Type MOS transistor, the drains of the second P-type MOS transistor and the second N-type MOS transistor are short-circuited, and the first P-type MO transistor is drained.
An output signal of the internal circuit and an inverted signal of the output signal of the internal circuit are input to the gates of the S-transistor and the first and second N-type MOS transistors, respectively. 2. The level shift circuit, wherein the power-on / reset circuit is connected to one of the gates of the P-type MOS transistor of 2.
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- 1995-09-29 JP JP7252268A patent/JP3072254B2/en not_active Expired - Fee Related
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