JPH0998349A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH0998349A JPH0998349A JP7253399A JP25339995A JPH0998349A JP H0998349 A JPH0998349 A JP H0998349A JP 7253399 A JP7253399 A JP 7253399A JP 25339995 A JP25339995 A JP 25339995A JP H0998349 A JPH0998349 A JP H0998349A
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Abstract
(57)【要約】
【目的】 解像度の向上及びモアレ減少の低減。
【構成】 被写体の１ラインの信号出力に対応して発生
した画素列１３０，１６０に蓄積された信号画素列を隣
接画素列１４０，１７０へ転送し、ここで被写体の同じ
ラインの信号出力に対応した光電変換を行わせる。その
後、この画素列１４０，１７０に蓄積された信号画素列
を隣接画素列１５０，１８０へ転送し、同様に光電変換
を行わせる。その後、画素列１５０，１８０の電荷をメ
モリ列２６０，２７０に転送させ、ここからシフトレジ
スタ３０へ転送する。そして、シフトレジスタ３０によ
り出力回路３１を介して外部へシリアル出力させる。こ
のようなシフトレジスタ３０への画素列一本化により第
１、第２の画素列が互いに補間し合うようになる。 【効果】 解像度の向上及びモアレ現象の低減を図るこ
とができる。
した画素列１３０，１６０に蓄積された信号画素列を隣
接画素列１４０，１７０へ転送し、ここで被写体の同じ
ラインの信号出力に対応した光電変換を行わせる。その
後、この画素列１４０，１７０に蓄積された信号画素列
を隣接画素列１５０，１８０へ転送し、同様に光電変換
を行わせる。その後、画素列１５０，１８０の電荷をメ
モリ列２６０，２７０に転送させ、ここからシフトレジ
スタ３０へ転送する。そして、シフトレジスタ３０によ
り出力回路３１を介して外部へシリアル出力させる。こ
のようなシフトレジスタ３０への画素列一本化により第
１、第２の画素列が互いに補間し合うようになる。 【効果】 解像度の向上及びモアレ現象の低減を図るこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明はリニアセンサを構成する
半導体装置に関するもので、特にＴＤＩ(Time Delay In
tegration)モードのリニアセンサに使用されるものであ
る。
半導体装置に関するもので、特にＴＤＩ(Time Delay In
tegration)モードのリニアセンサに使用されるものであ
る。
【０００２】
【従来の技術】まず、リニアセンサの基本原理について
説明する。図３はこのリニアセンサの構成を示すもので
ある。同図において、このリニアセンサは画素１１〜１
４からなる画素列１０とシフト電極２１〜２４からなる
電極列２０とＣＣＤシフトレジスタ３と出力回路４とを
備えている。画素１１〜１４は水平方向に一次元配列さ
れ、シフト電極２１〜２４は画素１１〜１４に対設さ
れ、ＣＣＤシフトレジスタ３はシフト電極２１〜２４に
沿うように配置され、出力回路４はＣＣＤシフトレジス
タ３の出力端に配置されている。
説明する。図３はこのリニアセンサの構成を示すもので
ある。同図において、このリニアセンサは画素１１〜１
４からなる画素列１０とシフト電極２１〜２４からなる
電極列２０とＣＣＤシフトレジスタ３と出力回路４とを
備えている。画素１１〜１４は水平方向に一次元配列さ
れ、シフト電極２１〜２４は画素１１〜１４に対設さ
れ、ＣＣＤシフトレジスタ３はシフト電極２１〜２４に
沿うように配置され、出力回路４はＣＣＤシフトレジス
タ３の出力端に配置されている。
【０００３】光電変換により蓄積された画素１１〜１４
の電荷はシフト電極２１〜２４によってＣＣＤシフトレ
ジスタ３へ転送され、ＣＣＤシフトレジスタ３の電荷は
出力回路４から外部へ転送される。このＣＣＤシフトレ
ジスタ３における１ライン分の電荷転送動作の最中に次
のラインの電荷蓄積を画素１１〜１４において行なうよ
うになっている。
の電荷はシフト電極２１〜２４によってＣＣＤシフトレ
ジスタ３へ転送され、ＣＣＤシフトレジスタ３の電荷は
出力回路４から外部へ転送される。このＣＣＤシフトレ
ジスタ３における１ライン分の電荷転送動作の最中に次
のラインの電荷蓄積を画素１１〜１４において行なうよ
うになっている。
【０００４】ところで、この種のセンサには画素列を複
数列設け感度向上を図ったＴＤＩモードと呼ばれるもの
がある。図４はその構造を示すものである。同図に示す
ものは、画素５１〜５４からなる画素列５０と画素７１
〜７４からなる画素列７０と画素９１〜９４からなる画
素列９０とＣＣＤシフトレジスタ１１と出力回路１２と
画素５１〜５４の電荷を画素７１〜７４へ転送するシフ
ト電極６１〜６４からなる電極列６０と画素７１〜７４
の電荷を画素９１〜９４へ転送するシフト電極８１〜８
４からなる電極列８０と画素９１〜９４の電荷をＣＣＤ
シフトレジスタ１１へ転送するシフト電極１０１〜１０
４からなる電極列１００とＣＣＤシフトレジスタ１１の
電荷を外部へ転送する出力回路１２とを備えている。
数列設け感度向上を図ったＴＤＩモードと呼ばれるもの
がある。図４はその構造を示すものである。同図に示す
ものは、画素５１〜５４からなる画素列５０と画素７１
〜７４からなる画素列７０と画素９１〜９４からなる画
素列９０とＣＣＤシフトレジスタ１１と出力回路１２と
画素５１〜５４の電荷を画素７１〜７４へ転送するシフ
ト電極６１〜６４からなる電極列６０と画素７１〜７４
の電荷を画素９１〜９４へ転送するシフト電極８１〜８
４からなる電極列８０と画素９１〜９４の電荷をＣＣＤ
シフトレジスタ１１へ転送するシフト電極１０１〜１０
４からなる電極列１００とＣＣＤシフトレジスタ１１の
電荷を外部へ転送する出力回路１２とを備えている。
【０００５】このような構成における実際の動作は、シ
フト電極１０１〜１０４を開き、一ラインの信号の読出
しが完了したＣＣＤシフトレジスタ１１へ画素９１〜９
４の信号電荷列を転送し、次にシフト電極１０１〜１０
４を閉じた後にシフト電極８１〜８４を開き、画素７１
〜７４の信号電荷列を画素９１〜９４へ転送し、しかる
後にシフト電極８１〜８４を閉じてシフト電極６１〜６
４を開き、画素５１〜５４の信号電荷列を画素７１〜７
４へ転送した後にシフト電極６１〜６４を閉じ、各画素
列にて光電変換を行わせる。
フト電極１０１〜１０４を開き、一ラインの信号の読出
しが完了したＣＣＤシフトレジスタ１１へ画素９１〜９
４の信号電荷列を転送し、次にシフト電極１０１〜１０
４を閉じた後にシフト電極８１〜８４を開き、画素７１
〜７４の信号電荷列を画素９１〜９４へ転送し、しかる
後にシフト電極８１〜８４を閉じてシフト電極６１〜６
４を開き、画素５１〜５４の信号電荷列を画素７１〜７
４へ転送した後にシフト電極６１〜６４を閉じ、各画素
列にて光電変換を行わせる。
【０００６】ＴＤＩモードのリニアセンサは以上のよう
な動作によって光電変換期間を画素列の本数分である３
倍だけ長くとることができ、感度を増やすことができる
こととなる。
な動作によって光電変換期間を画素列の本数分である３
倍だけ長くとることができ、感度を増やすことができる
こととなる。
【０００７】
【発明が解決しようとする課題】しかしながら、この従
来のＴＤＩモードのラインセンサは次のような問題があ
る。
来のＴＤＩモードのラインセンサは次のような問題があ
る。
【０００８】まず、水平方向のピッチＰh0は画素幅Ｗh
、素子分離幅Ｇh の和になる。すなわち、 Ｐh0＝Ｗh ＋Ｇh となる。
、素子分離幅Ｇh の和になる。すなわち、 Ｐh0＝Ｗh ＋Ｇh となる。
【０００９】したがって、素子分離幅Ｇh だけ無効領域
ができる。これはＴＤＩ方式の場合、垂直方向のピッチ
が垂直方向の画素幅Ｇv0で決まるのに対し、水平方向の
解像度がこの素子分離分だけ低くなることを意味する。
ができる。これはＴＤＩ方式の場合、垂直方向のピッチ
が垂直方向の画素幅Ｇv0で決まるのに対し、水平方向の
解像度がこの素子分離分だけ低くなることを意味する。
【００１０】また、各画素列を構成する画素は互いに独
立しているため、画素列に結像された際に画素ピッチと
同程度の縦縞の被写体が入射されると、被写体像と画素
列との間でモアレ現像を生じ、濃淡がビード状の繰返し
パターンとなり画質を劣化させることにもなる。
立しているため、画素列に結像された際に画素ピッチと
同程度の縦縞の被写体が入射されると、被写体像と画素
列との間でモアレ現像を生じ、濃淡がビード状の繰返し
パターンとなり画質を劣化させることにもなる。
【００１１】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは、水平方
向の素子分離領域による集積度劣化を防止し、かつ、モ
アレ現象を低減させるＴＤＩモードのリニアセンサを構
成する固体撮像装置を提供することにある。
みてなされたもので、その目的とするところは、水平方
向の素子分離領域による集積度劣化を防止し、かつ、モ
アレ現象を低減させるＴＤＩモードのリニアセンサを構
成する固体撮像装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の固体撮像装置
は、複数の画素からなる第１の画素列と、該第１の画素
列に対し水平方向及び垂直方向に半ピッチずらされて配
置された複数の画素からなる第２の画素列と、信号処理
手段へ転送する信号電荷を蓄積する電荷蓄積部と、前記
第１の画素列の信号電荷を前記第２の画素列に転送する
第１のシフト電極と、前記第２の画素列の信号電荷を前
記電荷蓄積部に転送する第２のシフト電極とを備えてい
ることを特徴とする。
は、複数の画素からなる第１の画素列と、該第１の画素
列に対し水平方向及び垂直方向に半ピッチずらされて配
置された複数の画素からなる第２の画素列と、信号処理
手段へ転送する信号電荷を蓄積する電荷蓄積部と、前記
第１の画素列の信号電荷を前記第２の画素列に転送する
第１のシフト電極と、前記第２の画素列の信号電荷を前
記電荷蓄積部に転送する第２のシフト電極とを備えてい
ることを特徴とする。
【００１３】電荷蓄積部は、第１、第２の画素列両方の
信号電荷全てを蓄積するように構成することができる。
信号電荷全てを蓄積するように構成することができる。
【００１４】また電荷蓄積部は、それぞれ第１の画素列
を構成する各画素に対応する信号電荷を蓄積する第１の
メモリと、それぞれ第２の画素列を構成する各画素に対
応する信号電荷を蓄積する第２のメモリとを備える構成
とすることができる。
を構成する各画素に対応する信号電荷を蓄積する第１の
メモリと、それぞれ第２の画素列を構成する各画素に対
応する信号電荷を蓄積する第２のメモリとを備える構成
とすることができる。
【００１５】さらに電荷蓄積部は、第１、第２のメモリ
の信号電荷を蓄積するＣＣＤシフトレジスタを備える構
成とすることができる。
の信号電荷を蓄積するＣＣＤシフトレジスタを備える構
成とすることができる。
【００１６】次に信号処理手段は、第１の画素列及び第
２の画素列の一方の信号出力にて他方の信号出力を補間
する補間手段を備えるのが望ましい。
２の画素列の一方の信号出力にて他方の信号出力を補間
する補間手段を備えるのが望ましい。
【００１７】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１は本発明の一実施例に係る固体撮像
装置の構造を示すものである。同図に示すものは、画素
１３１，１３２，…からなる画素列１３０と画素１４
１，１４２，…からなる画素列１４０と画素１５１，１
５２，…からなる画素列１５０とが第１の画素列に相当
し、画素１６１，１６２，…からなる画素列１６０と画
素１７１，１７２，…からなる画素列１７０と画素１８
１，１８２，…からなる画素列１８０とが第２の画素列
に相当する。第１、第２の画素列は水平方向及び垂直方
向に半ピッチずらされて配置されている。
つつ説明する。図１は本発明の一実施例に係る固体撮像
装置の構造を示すものである。同図に示すものは、画素
１３１，１３２，…からなる画素列１３０と画素１４
１，１４２，…からなる画素列１４０と画素１５１，１
５２，…からなる画素列１５０とが第１の画素列に相当
し、画素１６１，１６２，…からなる画素列１６０と画
素１７１，１７２，…からなる画素列１７０と画素１８
１，１８２，…からなる画素列１８０とが第２の画素列
に相当する。第１、第２の画素列は水平方向及び垂直方
向に半ピッチずらされて配置されている。
【００１８】画素列１３０と画素列１６０との間には、
シフト電極１９１，１９２，…からなるシフト電極列１
９０が設けられ、前者から後者への電荷転送を担うよう
になっている。同様に画素列１６０と画素列１４０との
間には、シフト電極２０１，２０２，…からなるシフト
電極列２００が設けられ、画素列１４０と画素列１７０
との間には、シフト電極２１１，２１２，…からなるシ
フト電極列２１０が設けられ、画素列１７０と画素列１
５０との間には、シフト電極２２１，２２２，…からな
るシフト電極列２２０が設けられ、画素列１５０と画素
列１８０との間には、シフト電極２３１，２３２，…か
らなるシフト電極列１９０が設けられ、それぞれの画素
列の組において前者から後者への電荷転送を担うように
なっている。
シフト電極１９１，１９２，…からなるシフト電極列１
９０が設けられ、前者から後者への電荷転送を担うよう
になっている。同様に画素列１６０と画素列１４０との
間には、シフト電極２０１，２０２，…からなるシフト
電極列２００が設けられ、画素列１４０と画素列１７０
との間には、シフト電極２１１，２１２，…からなるシ
フト電極列２１０が設けられ、画素列１７０と画素列１
５０との間には、シフト電極２２１，２２２，…からな
るシフト電極列２２０が設けられ、画素列１５０と画素
列１８０との間には、シフト電極２３１，２３２，…か
らなるシフト電極列１９０が設けられ、それぞれの画素
列の組において前者から後者への電荷転送を担うように
なっている。
【００１９】画素列１８０の出力側にはメモリ２６１，
２６２，…からなるメモリ列２６０とメモリ２７１，２
７２，…からなるメモリ列２７０とが配置され、画素列
１８０を構成する画素１８１，１８２，…それぞれに、
２つのメモリ列２６０，２７０を構成するメモリが一つ
ずつ割当てられている。画素列１８０とメモリ列２６０
との間にはシフト電極２４１，２４２，…からなるシフ
ト電極列２４０が設けられ、この電極により前者から後
者への電荷転送がなされるようになっている。画素列１
８０とメモリ列２７０との間にはシフト電極２５１，２
５２，…からなるシフト電極列２５０が設けられ、この
電極により前者から後者への電荷転送がなされるように
なっている。メモリ列２６０，２７０の出力側にはシフ
トレジスタ３０が配置され、メモリ列２６０とシフトレ
ジスタ３０との間にはシフト電極２８１，２８２，…か
らなるシフト電極列２８０が配置され、メモリ列２７０
とシフトレジスタ３０との間にはシフト電極２９１，２
９２，…からなるシフト電極列２９０が配置されてい
る。メモリ列２６０，２７０の電荷はこのシフト電極列
２８０，２９０によりシフトレジスタ３０へ転送され
る。このシフトレジスタ３０の出力側には出力回路３１
が配置され、この出力回路３１によってシフトレジスタ
３０の電荷が外部の信号処理回路へシリアル出力される
ようになっている。この信号処理手段は第１の画素列及
び第２の画素列の一方の信号出力にて他方の信号出力を
補間する補間回路を含む。この補間回路は、例えば、第
１の画素列１４０の出力を第２の画素列１６０，１７０
の出力によって補間するもので、このとき、画素１４２
に注目した場合、例えばこれの周辺であって一点鎖線で
囲まれる領域Ａがその補間対象領域になる。この場合、
画素１４２の４辺に隣接する各第２の画素１６１，１６
２，１７２，１７１の信号を使用し、画素１４２の信号
の不十分を補うことになる。
２６２，…からなるメモリ列２６０とメモリ２７１，２
７２，…からなるメモリ列２７０とが配置され、画素列
１８０を構成する画素１８１，１８２，…それぞれに、
２つのメモリ列２６０，２７０を構成するメモリが一つ
ずつ割当てられている。画素列１８０とメモリ列２６０
との間にはシフト電極２４１，２４２，…からなるシフ
ト電極列２４０が設けられ、この電極により前者から後
者への電荷転送がなされるようになっている。画素列１
８０とメモリ列２７０との間にはシフト電極２５１，２
５２，…からなるシフト電極列２５０が設けられ、この
電極により前者から後者への電荷転送がなされるように
なっている。メモリ列２６０，２７０の出力側にはシフ
トレジスタ３０が配置され、メモリ列２６０とシフトレ
ジスタ３０との間にはシフト電極２８１，２８２，…か
らなるシフト電極列２８０が配置され、メモリ列２７０
とシフトレジスタ３０との間にはシフト電極２９１，２
９２，…からなるシフト電極列２９０が配置されてい
る。メモリ列２６０，２７０の電荷はこのシフト電極列
２８０，２９０によりシフトレジスタ３０へ転送され
る。このシフトレジスタ３０の出力側には出力回路３１
が配置され、この出力回路３１によってシフトレジスタ
３０の電荷が外部の信号処理回路へシリアル出力される
ようになっている。この信号処理手段は第１の画素列及
び第２の画素列の一方の信号出力にて他方の信号出力を
補間する補間回路を含む。この補間回路は、例えば、第
１の画素列１４０の出力を第２の画素列１６０，１７０
の出力によって補間するもので、このとき、画素１４２
に注目した場合、例えばこれの周辺であって一点鎖線で
囲まれる領域Ａがその補間対象領域になる。この場合、
画素１４２の４辺に隣接する各第２の画素１６１，１６
２，１７２，１７１の信号を使用し、画素１４２の信号
の不十分を補うことになる。
【００２０】次に、以上説明したように構成されたＴＤ
Ｉモードのリニアセンサの動作について説明する。被写
体の１ラインの信号出力に対応して発生した画素列１３
０，画素列１６０に蓄積された信号画素列を隣接する画
素列１４０，１７０へ転送し、ここで被写体の同じライ
ンの信号出力に対応した光電変換を行わせる。その後、
この画素列１４０，１７０に蓄積された信号画素列を隣
接する画素列１５０，１８０へ転送し、ここで被写体の
同じラインの信号出力に対応した光電変換を行わせるこ
ととなる。しかる後に、画素列１５０，１８０の電荷を
メモリ列２６０，２７０に転送させ、続いてこのメモリ
列２６０，２７０からシフトレジスタ３０へ転送する。
そして、このシフトレジスタ３０を作動させ、電荷を出
力回路３１より外部へシリアル出力させる。このような
シフトレジスタ３０への画素列一本化により第１、第２
の画素列が互いに補間し合って、水平方向の解像度を向
上させることができるようになる。
Ｉモードのリニアセンサの動作について説明する。被写
体の１ラインの信号出力に対応して発生した画素列１３
０，画素列１６０に蓄積された信号画素列を隣接する画
素列１４０，１７０へ転送し、ここで被写体の同じライ
ンの信号出力に対応した光電変換を行わせる。その後、
この画素列１４０，１７０に蓄積された信号画素列を隣
接する画素列１５０，１８０へ転送し、ここで被写体の
同じラインの信号出力に対応した光電変換を行わせるこ
ととなる。しかる後に、画素列１５０，１８０の電荷を
メモリ列２６０，２７０に転送させ、続いてこのメモリ
列２６０，２７０からシフトレジスタ３０へ転送する。
そして、このシフトレジスタ３０を作動させ、電荷を出
力回路３１より外部へシリアル出力させる。このような
シフトレジスタ３０への画素列一本化により第１、第２
の画素列が互いに補間し合って、水平方向の解像度を向
上させることができるようになる。
【００２１】通常のＴＤＩと同様に本発明の構造のＴＤ
Ｉモードのリニアセンサでも実際の動作としては制御電
極２８１，２９１を開き、メモリ電極列２６１，２７１
の信号電荷列を一ラインの信号の読出しが完了したＣＣ
Ｄシフトレジスタへ転送した後、制御電極２８１，２９
１を閉じ、シフト電極２４１を閉じた状態でシフト電極
２５１を開き画素列１８１の信号電荷列をメモリ電極列
２６１，２７１下に転送し、次に、シフト電極２５１を
閉じ、シフト電極２４１，２３１を開き、画素列１５１
の信号電荷列をメモリ電極列２７１下へ転送する。次に
シフト電極２４１を閉じた後にシフト電極２３１，２２
１を開き、画素列１７１の信号電荷列を画素列１８１へ
転送し、以下同様に画素列１４１から画素列１５１へ、
画素列１６１から画素列１７１へ、画素列１３１から画
素列１４１への信号電荷の転送を行い、それぞれの対応
する画素列へ被写体の像の移動を行って、次の光電変換
を行う。
Ｉモードのリニアセンサでも実際の動作としては制御電
極２８１，２９１を開き、メモリ電極列２６１，２７１
の信号電荷列を一ラインの信号の読出しが完了したＣＣ
Ｄシフトレジスタへ転送した後、制御電極２８１，２９
１を閉じ、シフト電極２４１を閉じた状態でシフト電極
２５１を開き画素列１８１の信号電荷列をメモリ電極列
２６１，２７１下に転送し、次に、シフト電極２５１を
閉じ、シフト電極２４１，２３１を開き、画素列１５１
の信号電荷列をメモリ電極列２７１下へ転送する。次に
シフト電極２４１を閉じた後にシフト電極２３１，２２
１を開き、画素列１７１の信号電荷列を画素列１８１へ
転送し、以下同様に画素列１４１から画素列１５１へ、
画素列１６１から画素列１７１へ、画素列１３１から画
素列１４１への信号電荷の転送を行い、それぞれの対応
する画素列へ被写体の像の移動を行って、次の光電変換
を行う。
【００２２】以降、順に上記動作を繰返し、ＴＤＩモー
ドの転送を行う。
ドの転送を行う。
【００２３】以上説明した本実施例による利点を下記に
示す。
示す。
【００２４】一つの画素列の画素間の素子分離領域の情
報を隣接する第２の画素列にて拾うことができ、解像度
が向上する。
報を隣接する第２の画素列にて拾うことができ、解像度
が向上する。
【００２５】図３はその効果を説明するためのもので、
この図において、Ｐh0は従来の水平方向解像度ピッチ、
Ｐv0は従来の垂直方向解像度ピッチ、Ｐh1は本発明の水
平方向解像度ピッチ、Ｐv1は本発明の垂直方向解像度ピ
ッチである。同図（Ａ）に示すように、従来の画素配置
では、画素がずれていないため、画素間の情報を読み取
ることができない、これに対し、同図（Ｂ）に示す本発
明においては画素間の情報を隣接する画素列で拾うこと
ができ、被写体の走査速度と同期させることにより従来
の解像度を２倍に上げることができる。
この図において、Ｐh0は従来の水平方向解像度ピッチ、
Ｐv0は従来の垂直方向解像度ピッチ、Ｐh1は本発明の水
平方向解像度ピッチ、Ｐv1は本発明の垂直方向解像度ピ
ッチである。同図（Ａ）に示すように、従来の画素配置
では、画素がずれていないため、画素間の情報を読み取
ることができない、これに対し、同図（Ｂ）に示す本発
明においては画素間の情報を隣接する画素列で拾うこと
ができ、被写体の走査速度と同期させることにより従来
の解像度を２倍に上げることができる。
【００２６】そして、垂直方向の解像度についても隣接
画素列が半ピッチずれているため、垂直方向についても
従来の解像度を２倍近くに上げることができる。
画素列が半ピッチずれているため、垂直方向についても
従来の解像度を２倍近くに上げることができる。
【００２７】また、本発明において、画素列間の転送の
際に蛇行状の転送になるため、隣接画素列での滞留時間
を長くすることにより、画素の感度分布の水平方向の幅
を拡大することができる。このため、各画素間の感度の
裾野の重なりを生じ、モアレを低減することができる。
際に蛇行状の転送になるため、隣接画素列での滞留時間
を長くすることにより、画素の感度分布の水平方向の幅
を拡大することができる。このため、各画素間の感度の
裾野の重なりを生じ、モアレを低減することができる。
【００２８】本発明はいくつかの変形例が可能である。
以下、変形例につき説明する。 （１） 上記説明では画素列１５１，１８１の信号電荷
列はＣＣＤシフトレジスタ３０へ転送し、これを出力回
路より一本の時系列的な信号電荷列として取出し、画素
列１５０の画素間を画素列１８０の画素にて補間する方
式であるが、本発明は画素列１５０，画素列１８０を独
立した信号電荷列として用いてもよい。即ち、画素列１
５０，１８０にて一本の信号電荷列とせず、別個の二本
の信号電荷列として用い、画素配置に対応して記録させ
ても良い。この場合でも画素列１５０の間は画素列１８
０にて補間しており、水平方向の解像度は高いままであ
る。かつ、垂直方向の解像度も独立して読出し記録する
ことにより劣化させなくて済む。 （２） 水平ＣＣＤシフトレジスタを各画素列と転送段
数を揃えることにより、各画素列毎に読出しを行ない、
メモリ電極、制御電極を省略してもよい。 （３） 第１の画素列、第２の画素列は上記説明ではそ
れぞれ３列にて説明したがこの数は任意に取れ、各々一
つでも良い。 （４） 画素列とシフト電極の組み合わせはＣＣＤの転
送電極構造でよい。
以下、変形例につき説明する。 （１） 上記説明では画素列１５１，１８１の信号電荷
列はＣＣＤシフトレジスタ３０へ転送し、これを出力回
路より一本の時系列的な信号電荷列として取出し、画素
列１５０の画素間を画素列１８０の画素にて補間する方
式であるが、本発明は画素列１５０，画素列１８０を独
立した信号電荷列として用いてもよい。即ち、画素列１
５０，１８０にて一本の信号電荷列とせず、別個の二本
の信号電荷列として用い、画素配置に対応して記録させ
ても良い。この場合でも画素列１５０の間は画素列１８
０にて補間しており、水平方向の解像度は高いままであ
る。かつ、垂直方向の解像度も独立して読出し記録する
ことにより劣化させなくて済む。 （２） 水平ＣＣＤシフトレジスタを各画素列と転送段
数を揃えることにより、各画素列毎に読出しを行ない、
メモリ電極、制御電極を省略してもよい。 （３） 第１の画素列、第２の画素列は上記説明ではそ
れぞれ３列にて説明したがこの数は任意に取れ、各々一
つでも良い。 （４） 画素列とシフト電極の組み合わせはＣＣＤの転
送電極構造でよい。
【００２９】
【発明の効果】以上説明したように本発明によれば、画
面中における第１の画素列及び第２の画素列それぞれに
よってはカバーできない箇所、すなわち水平方向及び垂
直方向に関する素子分離領域に対応する箇所の信号不足
分を相互に補償するようになるため、解像度の向上を図
ることができるとともに、画素列間の転送は蛇行状の転
送になるため、モアレ現象の低減を図ることができる。
面中における第１の画素列及び第２の画素列それぞれに
よってはカバーできない箇所、すなわち水平方向及び垂
直方向に関する素子分離領域に対応する箇所の信号不足
分を相互に補償するようになるため、解像度の向上を図
ることができるとともに、画素列間の転送は蛇行状の転
送になるため、モアレ現象の低減を図ることができる。
【図１】本発明の一実施例に係る固体撮像装置の構造を
示す模式図。
示す模式図。
【図２】本発明の効果を示す模式図。
【図３】従来の画素一列の固体撮像装置の構造を示す模
式図。
式図。
【図４】従来の画素複数列のＴＤＩモード固体撮像装置
の構造を示す模式図。
の構造を示す模式図。
１３０〜１５０ 第１の画素列 １６０〜１８０ 第２の画素列 １９０〜２５０，２８０，２９０ シフト電極 ２６０，２７０ メモリ ３０ シフトレジスタ ３１ 出力回路
Claims (5)
- 【請求項１】複数の画素からなる第１の画素列と、 該第１の画素列に対し水平方向及び垂直方向に半ピッチ
ずらされて配置された複数の画素からなる第２の画素列
と、 信号処理手段へ転送する信号電荷を蓄積する電荷蓄積部
と、 前記第１の画素列の信号電荷を前記第２の画素列に転送
する第１のシフト電極と、 前記第２の画素列の信号電荷を前記電荷蓄積部に転送す
る第２のシフト電極とを備えていることを特徴とする固
体撮像装置。 - 【請求項２】電荷蓄積部は、 第１、第２の画素列両方の信号電荷全てを蓄積すること
を特徴とする請求項１記載の固体撮像装置。 - 【請求項３】電荷蓄積部は、 それぞれ第１の画素列を構成する各画素に対応する信号
電荷を蓄積する第１のメモリと、 それぞれ第２の画素列を構成する各画素に対応する信号
電荷を蓄積する第２のメモリとを備えていることを特徴
とする請求項１記載の固体撮像装置。 - 【請求項４】電荷蓄積部は、 第１、第２のメモリの信号電荷を蓄積するＣＣＤシフト
レジスタを備えていることを特徴とする請求項１〜３の
うちいずれか１項記載の固体撮像装置。 - 【請求項５】信号処理手段は、 第１の画素列及び第２の画素列の一方の信号出力にて他
方の信号出力を補間する補間手段を備えていることを特
徴とする請求項１〜３のうちいずれか１項記載の固体撮
像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253399A JPH0998349A (ja) | 1995-09-29 | 1995-09-29 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253399A JPH0998349A (ja) | 1995-09-29 | 1995-09-29 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0998349A true JPH0998349A (ja) | 1997-04-08 |
Family
ID=17250842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7253399A Abandoned JPH0998349A (ja) | 1995-09-29 | 1995-09-29 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0998349A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0932296A3 (en) * | 1998-01-23 | 2000-07-05 | Canon Kabushiki Kaisha | Image reading apparatus |
| JP2009150699A (ja) * | 2007-12-19 | 2009-07-09 | Seiko Npc Corp | 測定対象物の位置測定システム |
| CN107251544A (zh) * | 2015-03-18 | 2017-10-13 | 索尼公司 | 固态成像装置、驱动方法和电子设备 |
-
1995
- 1995-09-29 JP JP7253399A patent/JPH0998349A/ja not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0932296A3 (en) * | 1998-01-23 | 2000-07-05 | Canon Kabushiki Kaisha | Image reading apparatus |
| US6567189B1 (en) | 1998-01-23 | 2003-05-20 | Canon Kabushiki Kaisha | Image reading apparatus |
| JP2009150699A (ja) * | 2007-12-19 | 2009-07-09 | Seiko Npc Corp | 測定対象物の位置測定システム |
| CN107251544A (zh) * | 2015-03-18 | 2017-10-13 | 索尼公司 | 固态成像装置、驱动方法和电子设备 |
| CN107251544B (zh) * | 2015-03-18 | 2021-07-20 | 索尼公司 | 固态成像装置、驱动方法和电子设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040826 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040831 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20041027 |