JPH10105255A - 低電圧検知回路 - Google Patents
低電圧検知回路Info
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- JPH10105255A JPH10105255A JP8253173A JP25317396A JPH10105255A JP H10105255 A JPH10105255 A JP H10105255A JP 8253173 A JP8253173 A JP 8253173A JP 25317396 A JP25317396 A JP 25317396A JP H10105255 A JPH10105255 A JP H10105255A
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- voltage
- power supply
- digital signal
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Abstract
(57)【要約】
【課題】 電源電圧のノイズに影響されず、電源電圧が
低電圧判定レベルより低下したことを検知できる低電圧
検知回路を提供する。 【解決手段】 第一定電圧回路１ａは定電圧を生成し、
昇圧回路３は低電圧判定レベルに昇圧し、第一遅延回路
５ａは低電圧判定レベルの電圧を電源とし、基準デジタ
ル信号Ｓ１を出力する。第二遅延回路５ｂはＶＤＤが低
電圧判定レベル未満の際、基準デジタル信号Ｓ１より遅
延した遅延デジタル信号Ｓ２を出力する。第一比較回路
７ａは遅延デジタル信号Ｓ２が基準デジタル信号Ｓ１よ
り遅延してると検知し、あるサンプリング検知期間で低
電圧検知信号Ｑを出力する。
低電圧判定レベルより低下したことを検知できる低電圧
検知回路を提供する。 【解決手段】 第一定電圧回路１ａは定電圧を生成し、
昇圧回路３は低電圧判定レベルに昇圧し、第一遅延回路
５ａは低電圧判定レベルの電圧を電源とし、基準デジタ
ル信号Ｓ１を出力する。第二遅延回路５ｂはＶＤＤが低
電圧判定レベル未満の際、基準デジタル信号Ｓ１より遅
延した遅延デジタル信号Ｓ２を出力する。第一比較回路
７ａは遅延デジタル信号Ｓ２が基準デジタル信号Ｓ１よ
り遅延してると検知し、あるサンプリング検知期間で低
電圧検知信号Ｑを出力する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電源電圧の低下を検
知し、この電源電圧で動作する回路全体の誤動作を防ぐ
低電圧検知回路に関するものである。
知し、この電源電圧で動作する回路全体の誤動作を防ぐ
低電圧検知回路に関するものである。
【０００２】
【従来の技術】半導体集積回路が動作するにはある電圧
値を有する電源電圧（ＶＤＤ）が当然必要であるが、こ
のＶＤＤがあるレベルより低下すると回路が誤動作を起
こしたり、停止したりする。これを防ぐために従来か
ら、ＶＤＤがあるレベルより低下すると、自動的に動作
リセットなどを行う低電圧検知回路が備えられている。
値を有する電源電圧（ＶＤＤ）が当然必要であるが、こ
のＶＤＤがあるレベルより低下すると回路が誤動作を起
こしたり、停止したりする。これを防ぐために従来か
ら、ＶＤＤがあるレベルより低下すると、自動的に動作
リセットなどを行う低電圧検知回路が備えられている。
【０００３】図５は従来の低電圧検知回路の構成を示す
ブロック図である。この低電圧検知回路は、ＶＤＤから
低電圧判定レベルとなる定電圧（Ｖreg ）を生成する定
電圧回路１１と、このＶreg とＶＤＤを抵抗分圧したＶ
ref とを比較する比較回路１３とを有する。Ｖref がＶ
reg よりも低下すると、比較回路１３から低電圧検知信
号Ｑが出力されることにより、回路全体を動作リセット
などして誤動作を防いでいる。
ブロック図である。この低電圧検知回路は、ＶＤＤから
低電圧判定レベルとなる定電圧（Ｖreg ）を生成する定
電圧回路１１と、このＶreg とＶＤＤを抵抗分圧したＶ
ref とを比較する比較回路１３とを有する。Ｖref がＶ
reg よりも低下すると、比較回路１３から低電圧検知信
号Ｑが出力されることにより、回路全体を動作リセット
などして誤動作を防いでいる。
【０００４】図６は比較回路１３の比較タイミングを説
明するためのタイミング図である。ノイズが載ったＶre
f が徐々に低下し、Ｖreg （この例では２Ｖ）よりも初
めて低くなったＡ点で低電圧検知信号Ｑが変化してい
る。しかしながらＡ点ではノイズのために瞬間的にＶre
g よりも低下したのであり、本来ならばＢ点において初
めて検知されるべきである。
明するためのタイミング図である。ノイズが載ったＶre
f が徐々に低下し、Ｖreg （この例では２Ｖ）よりも初
めて低くなったＡ点で低電圧検知信号Ｑが変化してい
る。しかしながらＡ点ではノイズのために瞬間的にＶre
g よりも低下したのであり、本来ならばＢ点において初
めて検知されるべきである。
【０００５】
【発明が解決しようとする課題】このように従来の低電
圧検知回路では、アナログ電圧Ｖref を定電圧Ｖreg で
比較判定していたので、電源電圧ＶＤＤにノイズがある
とこれがそのままＶrefに載ってしまい、このノイズに
よってＶreg よりも低下したと検知されてしまう。図６
に示したような、瞬間的な低下でも検知して動作リセッ
トなどを行ってしまうという欠点があった。
圧検知回路では、アナログ電圧Ｖref を定電圧Ｖreg で
比較判定していたので、電源電圧ＶＤＤにノイズがある
とこれがそのままＶrefに載ってしまい、このノイズに
よってＶreg よりも低下したと検知されてしまう。図６
に示したような、瞬間的な低下でも検知して動作リセッ
トなどを行ってしまうという欠点があった。
【０００６】本発明は以上のような問題に鑑みて成され
たものであり、その目的は電源電圧のノイズに影響され
ること無く、電源電圧が低電圧判定レベルよりも低下し
たことを検知できる低電圧検知回路を提供することにあ
る。
たものであり、その目的は電源電圧のノイズに影響され
ること無く、電源電圧が低電圧判定レベルよりも低下し
たことを検知できる低電圧検知回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】上述した目的を達成する
ため、本発明の第１の発明の特徴は、電源電圧から低電
圧判定レベルよりも低い定電圧を生成する定電圧回路
と、該定電圧回路で生成された定電圧を低電圧判定レベ
ルに昇圧する昇圧回路と、該昇圧回路で昇圧された低電
圧判定レベルの電圧を電源とし、クロックに同期して基
準デジタル信号を出力する第一遅延回路と、前記電源電
圧を電源とすることによって該電源電圧が低電圧判定レ
ベル未満の際に前記基準デジタル信号よりも遅延した遅
延デジタル信号を前記クロックに同期して出力する第二
遅延回路と、前記基準デジタル信号および遅延デジタル
信号を比較して前記電源電圧の低電圧検知信号を出力す
る比較回路とを備えたことにある。
ため、本発明の第１の発明の特徴は、電源電圧から低電
圧判定レベルよりも低い定電圧を生成する定電圧回路
と、該定電圧回路で生成された定電圧を低電圧判定レベ
ルに昇圧する昇圧回路と、該昇圧回路で昇圧された低電
圧判定レベルの電圧を電源とし、クロックに同期して基
準デジタル信号を出力する第一遅延回路と、前記電源電
圧を電源とすることによって該電源電圧が低電圧判定レ
ベル未満の際に前記基準デジタル信号よりも遅延した遅
延デジタル信号を前記クロックに同期して出力する第二
遅延回路と、前記基準デジタル信号および遅延デジタル
信号を比較して前記電源電圧の低電圧検知信号を出力す
る比較回路とを備えたことにある。
【０００８】この第１の発明によれば、電源電圧が低電
圧判定レベルよりも低下すると、第二遅延回路から出力
される遅延デジタル信号が第一遅延回路から出力される
基準デジタル信号よりも遅延するので、この遅延で比較
回路は電源電圧の低下を検知することができる。
圧判定レベルよりも低下すると、第二遅延回路から出力
される遅延デジタル信号が第一遅延回路から出力される
基準デジタル信号よりも遅延するので、この遅延で比較
回路は電源電圧の低下を検知することができる。
【０００９】第２の発明の特徴は、第１の発明におい
て、前記比較回路から前記低電圧検知信号が出力される
ことにより、前記電源電圧で動作している外部回路の動
作周波数を下げることにある。
て、前記比較回路から前記低電圧検知信号が出力される
ことにより、前記電源電圧で動作している外部回路の動
作周波数を下げることにある。
【００１０】この第２の発明によれば、動作周波数を下
げることにより、低電圧期間中は外部回路を低速動作さ
せることができる。
げることにより、低電圧期間中は外部回路を低速動作さ
せることができる。
【００１１】第３の発明の特徴は、電源電圧から第一低
電圧判定レベルよりも低い定電圧を生成する第一定電圧
回路と、該第一定電圧回路で生成された定電圧を第一低
電圧判定レベルに昇圧する昇圧回路と、該昇圧回路で昇
圧された第一低電圧判定レベルの電圧を電源とし、クロ
ックに同期して第一基準デジタル信号を出力する第一遅
延回路と、前記電源電圧を電源とすることによって該電
源電圧が第一低電圧判定レベル未満の際に前記第一基準
デジタル信号よりも遅延した遅延デジタル信号を前記ク
ロックに同期して出力する第二遅延回路と、前記第一基
準デジタル信号および遅延デジタル信号を比較して前記
電源電圧の第一低電圧検知信号を出力する第一比較回路
と、前記電源電圧から第一低電圧判定レベルよりも低い
第二低電圧判定レベルの定電圧を生成する第二定電圧回
路と、該第二定電圧回路で生成された第二低電圧判定レ
ベルの定電圧を電源とし、前記クロックに同期して第二
基準デジタル信号を出力する第三遅延回路と、前記第二
基準デジタル信号および前記第二遅延回路から出力され
る遅延デジタル信号を比較して前記電源電圧の第二低電
圧検知信号を出力する第二比較回路とを備えたことにあ
る。
電圧判定レベルよりも低い定電圧を生成する第一定電圧
回路と、該第一定電圧回路で生成された定電圧を第一低
電圧判定レベルに昇圧する昇圧回路と、該昇圧回路で昇
圧された第一低電圧判定レベルの電圧を電源とし、クロ
ックに同期して第一基準デジタル信号を出力する第一遅
延回路と、前記電源電圧を電源とすることによって該電
源電圧が第一低電圧判定レベル未満の際に前記第一基準
デジタル信号よりも遅延した遅延デジタル信号を前記ク
ロックに同期して出力する第二遅延回路と、前記第一基
準デジタル信号および遅延デジタル信号を比較して前記
電源電圧の第一低電圧検知信号を出力する第一比較回路
と、前記電源電圧から第一低電圧判定レベルよりも低い
第二低電圧判定レベルの定電圧を生成する第二定電圧回
路と、該第二定電圧回路で生成された第二低電圧判定レ
ベルの定電圧を電源とし、前記クロックに同期して第二
基準デジタル信号を出力する第三遅延回路と、前記第二
基準デジタル信号および前記第二遅延回路から出力され
る遅延デジタル信号を比較して前記電源電圧の第二低電
圧検知信号を出力する第二比較回路とを備えたことにあ
る。
【００１２】この第３の発明によれば、第一低電圧判定
レベルとこれよりも低い第二低電圧判定レベルの２段階
の低電圧判定レベルを設けているので、電源電圧が第一
低電圧判定レベル未満かつ第二低電圧判定レベル以上の
期間中と、第二低電圧判定レベル未満の期間中とで外部
回路に対する制御を変えることができる。
レベルとこれよりも低い第二低電圧判定レベルの２段階
の低電圧判定レベルを設けているので、電源電圧が第一
低電圧判定レベル未満かつ第二低電圧判定レベル以上の
期間中と、第二低電圧判定レベル未満の期間中とで外部
回路に対する制御を変えることができる。
【００１３】第４の発明の特徴は、第３の発明におい
て、前記第一比較回路から前記第一低電圧検知信号が出
力されることにより、前記電源電圧で動作している外部
回路の動作周波数を下げ、前記第二比較回路から前記第
二低電圧検知信号が出力されることにより、前記外部回
路の動作モードを切り換えることにある。
て、前記第一比較回路から前記第一低電圧検知信号が出
力されることにより、前記電源電圧で動作している外部
回路の動作周波数を下げ、前記第二比較回路から前記第
二低電圧検知信号が出力されることにより、前記外部回
路の動作モードを切り換えることにある。
【００１４】この第４の発明によれば、電源電圧が第一
低電圧判定レベル未満かつ第二低電圧判定レベル以上の
期間中は外部回路を低速動作させ、第二低電圧判定レベ
ル未満の期間中は回路全体を停止させることができる。
低電圧判定レベル未満かつ第二低電圧判定レベル以上の
期間中は外部回路を低速動作させ、第二低電圧判定レベ
ル未満の期間中は回路全体を停止させることができる。
【００１５】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は本発明の第一実施形態に係わ
る低電圧検知回路の構成を示すブロック図である。同図
における低電圧検知回路は、第一定電圧回路１ａ、昇圧
回路３、第一遅延回路５ａ、第二遅延回路５ｂ、および
第一比較回路７ａから構成されている。
基づいて説明する。図１は本発明の第一実施形態に係わ
る低電圧検知回路の構成を示すブロック図である。同図
における低電圧検知回路は、第一定電圧回路１ａ、昇圧
回路３、第一遅延回路５ａ、第二遅延回路５ｂ、および
第一比較回路７ａから構成されている。
【００１６】第一定電圧回路１ａは、電源電圧ＶＤＤか
ら低電圧判定レベルよりも低い定電圧を生成し、昇圧回
路３へ与える。昇圧回路３は、与えられた定電圧を低電
圧判定レベルに昇圧し、第一遅延回路５ａへ供給する。
第一遅延回路５ａは、供給された低電圧判定レベルの電
圧を電源とし、クロックＣＫに同期して基準デジタル信
号Ｓ１を第一比較回路７ａへ出力する。
ら低電圧判定レベルよりも低い定電圧を生成し、昇圧回
路３へ与える。昇圧回路３は、与えられた定電圧を低電
圧判定レベルに昇圧し、第一遅延回路５ａへ供給する。
第一遅延回路５ａは、供給された低電圧判定レベルの電
圧を電源とし、クロックＣＫに同期して基準デジタル信
号Ｓ１を第一比較回路７ａへ出力する。
【００１７】第二遅延回路５ｂは、ＶＤＤを電源とし、
第一遅延回路５ａと同様にクロックＣＫに同期してデジ
タル信号Ｓ２を第一比較回路７ａへ出力する。この第二
遅延回路５ｂは、ＶＤＤが低電圧判定レベル未満となる
と、基準デジタル信号Ｓ１よりも立ち下がりが遅延した
遅延デジタル信号Ｓ２を出力するものである。第一比較
回路７ａは、基準デジタル信号Ｓ１および遅延デジタル
信号Ｓ２を比較し、遅延デジタル信号Ｓ２が基準デジタ
ル信号Ｓ１よりも遅延していると検知した期間をサンプ
リングする。さらに第一比較回路７ａは、あらかじめ定
められたサンプリング期間になると、ＶＤＤが低電圧判
定レベル未満となったことを知らせる低電圧検知信号Ｑ
を出力するものである。
第一遅延回路５ａと同様にクロックＣＫに同期してデジ
タル信号Ｓ２を第一比較回路７ａへ出力する。この第二
遅延回路５ｂは、ＶＤＤが低電圧判定レベル未満となる
と、基準デジタル信号Ｓ１よりも立ち下がりが遅延した
遅延デジタル信号Ｓ２を出力するものである。第一比較
回路７ａは、基準デジタル信号Ｓ１および遅延デジタル
信号Ｓ２を比較し、遅延デジタル信号Ｓ２が基準デジタ
ル信号Ｓ１よりも遅延していると検知した期間をサンプ
リングする。さらに第一比較回路７ａは、あらかじめ定
められたサンプリング期間になると、ＶＤＤが低電圧判
定レベル未満となったことを知らせる低電圧検知信号Ｑ
を出力するものである。
【００１８】次に第一実施形態に係わる低電圧検知回路
の動作を図２のタイミング図を参照しながら説明する。
なお、例としてＶＤＤを３Ｖ、低電圧判定レベルを２Ｖ
として説明する。まずＶＤＤ≧２Ｖの場合（図２
（Ａ））は、第一定電圧回路１ａから定電圧１Ｖが生成
され、昇圧回路３によって低電圧判定レベルの２Ｖに昇
圧される。この２Ｖを電源電圧とする第一遅延回路５ａ
からは、クロックＣＫに同期した基準デジタル信号Ｓ１
が出力される。一方、ＶＤＤを電源とする第二遅延回路
５ｂからは、遅延していないデジタル信号Ｓ２がクロッ
クＣＫに同期して出力される。第一比較回路７ａでは、
デジタル信号Ｓ２が基準デジタル信号Ｓ１よりも遅延し
ていないために検知されず、低電圧検知信号Ｑは出力さ
れない。
の動作を図２のタイミング図を参照しながら説明する。
なお、例としてＶＤＤを３Ｖ、低電圧判定レベルを２Ｖ
として説明する。まずＶＤＤ≧２Ｖの場合（図２
（Ａ））は、第一定電圧回路１ａから定電圧１Ｖが生成
され、昇圧回路３によって低電圧判定レベルの２Ｖに昇
圧される。この２Ｖを電源電圧とする第一遅延回路５ａ
からは、クロックＣＫに同期した基準デジタル信号Ｓ１
が出力される。一方、ＶＤＤを電源とする第二遅延回路
５ｂからは、遅延していないデジタル信号Ｓ２がクロッ
クＣＫに同期して出力される。第一比較回路７ａでは、
デジタル信号Ｓ２が基準デジタル信号Ｓ１よりも遅延し
ていないために検知されず、低電圧検知信号Ｑは出力さ
れない。
【００１９】ＶＤＤ＜２Ｖ（例えば１．５Ｖ）の場合
（図２（Ｂ））は、第一定電圧回路１ａ、昇圧回路３、
および第一遅延回路５ａの動作は前述と同様である。Ｖ
ＤＤを電源とする第二遅延回路５ｂからは、ＶＤＤが低
電圧判定レベルの２Ｖ未満であるため、基準デジタル信
号Ｓ１よりも遅延した遅延デジタル信号Ｓ２がクロック
ＣＫに同期して出力される。第一比較回路７ａでは、遅
延デジタル信号Ｓ２が基準デジタル信号Ｓ１よりも遅延
していると検知され、検知期間がサンプリングされる。
あらかじめ定められたサンプリング期間ａになると、低
電圧検知信号Ｑが出力される。
（図２（Ｂ））は、第一定電圧回路１ａ、昇圧回路３、
および第一遅延回路５ａの動作は前述と同様である。Ｖ
ＤＤを電源とする第二遅延回路５ｂからは、ＶＤＤが低
電圧判定レベルの２Ｖ未満であるため、基準デジタル信
号Ｓ１よりも遅延した遅延デジタル信号Ｓ２がクロック
ＣＫに同期して出力される。第一比較回路７ａでは、遅
延デジタル信号Ｓ２が基準デジタル信号Ｓ１よりも遅延
していると検知され、検知期間がサンプリングされる。
あらかじめ定められたサンプリング期間ａになると、低
電圧検知信号Ｑが出力される。
【００２０】図２（Ｂ）におけるＡ点、Ｂ点は、図６で
示した従来のタイミング図におけるＡ点、Ｂ点に対応し
たものであるが、従来の低電圧検知回路ではＡ点で検知
されたのに比べ、第一実施形態の低電圧検知回路では電
源ノイズに影響されないため、Ｂ点で検知することがで
きる。また第一実施形態の低電圧検知回路では、デジタ
ル信号で低電圧を検知しているため、外部回路に対する
制御が行いやすくなる。例えば低電圧検知信号Ｑの出力
を受け、ＶＤＤで動作している外部回路の動作周波数を
下げ、ＶＤＤ＜２Ｖの期間中は低速動作させることがで
きる。マイコンなどでは発信周波数を４ＭＨｚから２Ｍ
Ｈｚに下げることができる。
示した従来のタイミング図におけるＡ点、Ｂ点に対応し
たものであるが、従来の低電圧検知回路ではＡ点で検知
されたのに比べ、第一実施形態の低電圧検知回路では電
源ノイズに影響されないため、Ｂ点で検知することがで
きる。また第一実施形態の低電圧検知回路では、デジタ
ル信号で低電圧を検知しているため、外部回路に対する
制御が行いやすくなる。例えば低電圧検知信号Ｑの出力
を受け、ＶＤＤで動作している外部回路の動作周波数を
下げ、ＶＤＤ＜２Ｖの期間中は低速動作させることがで
きる。マイコンなどでは発信周波数を４ＭＨｚから２Ｍ
Ｈｚに下げることができる。
【００２１】図３は本発明の第二実施形態に係わる低電
圧検知回路の構成を示すブロック図である。同図におい
て第一定電圧回路１ａ、昇圧回路３、第一遅延回路５
ａ、第二遅延回路５ｂ、および第一比較回路７ａは、図
１で示した第一実施形態の構成と同様なものである。第
二実施形態ではさらに第二定電圧回路１ｂ、第三遅延回
路５ｃ、および第二比較回路７ｂが追加された構成とな
っており、昇圧回路３で昇圧される第一低電圧判定レベ
ルと、これより低い第二定電圧回路１ｂで生成される第
二低電圧判定レベルの２段階の低電圧判定レベルを設け
るようにしたものである。
圧検知回路の構成を示すブロック図である。同図におい
て第一定電圧回路１ａ、昇圧回路３、第一遅延回路５
ａ、第二遅延回路５ｂ、および第一比較回路７ａは、図
１で示した第一実施形態の構成と同様なものである。第
二実施形態ではさらに第二定電圧回路１ｂ、第三遅延回
路５ｃ、および第二比較回路７ｂが追加された構成とな
っており、昇圧回路３で昇圧される第一低電圧判定レベ
ルと、これより低い第二定電圧回路１ｂで生成される第
二低電圧判定レベルの２段階の低電圧判定レベルを設け
るようにしたものである。
【００２２】第二定電圧回路１ｂは、ＶＤＤから第一低
電圧判定レベルよりも低い第二低電圧判定レベルの定電
圧を生成し、第三遅延回路５ｃへ供給する。第三遅延回
路５ｃは、供給された第二低電圧判定レベルの定電圧を
電源とし、クロックＣＫに同期して第二基準デジタル信
号Ｓ３を第二比較回路７ｂへ出力する。第二遅延回路５
ｂは、第一実施形態とほぼ同様であるが、ＶＤＤが第一
低電圧判定レベル未満となると、第一基準デジタル信号
Ｓ１よりも立ち下がりが遅延した遅延デジタル信号Ｓ２
を出力すると共に、さらに第二低電圧判定レベル未満と
なると、第二基準デジタル信号Ｓ３よりも遅延した遅延
デジタル信号Ｓ２を第一比較回路７ａおよび第二比較回
路７ｂへ出力するものである。
電圧判定レベルよりも低い第二低電圧判定レベルの定電
圧を生成し、第三遅延回路５ｃへ供給する。第三遅延回
路５ｃは、供給された第二低電圧判定レベルの定電圧を
電源とし、クロックＣＫに同期して第二基準デジタル信
号Ｓ３を第二比較回路７ｂへ出力する。第二遅延回路５
ｂは、第一実施形態とほぼ同様であるが、ＶＤＤが第一
低電圧判定レベル未満となると、第一基準デジタル信号
Ｓ１よりも立ち下がりが遅延した遅延デジタル信号Ｓ２
を出力すると共に、さらに第二低電圧判定レベル未満と
なると、第二基準デジタル信号Ｓ３よりも遅延した遅延
デジタル信号Ｓ２を第一比較回路７ａおよび第二比較回
路７ｂへ出力するものである。
【００２３】第二比較回路７ｂは、第二基準デジタル信
号Ｓ３および遅延デジタル信号Ｓ２を比較し、遅延デジ
タル信号Ｓ２が第二基準デジタル信号Ｓ３よりも遅延し
ていると検知した期間をサンプリングする。さらに第二
比較回路７ｂは、あらかじめ定められたサンプリング期
間になると、ＶＤＤが第二低電圧判定レベル未満となっ
たことを知らせる第二低電圧検知信号Ｑ２を出力するも
のである。
号Ｓ３および遅延デジタル信号Ｓ２を比較し、遅延デジ
タル信号Ｓ２が第二基準デジタル信号Ｓ３よりも遅延し
ていると検知した期間をサンプリングする。さらに第二
比較回路７ｂは、あらかじめ定められたサンプリング期
間になると、ＶＤＤが第二低電圧判定レベル未満となっ
たことを知らせる第二低電圧検知信号Ｑ２を出力するも
のである。
【００２４】このように第二実施形態に係わる低電圧検
知回路は構成されており、次にこの低電圧検知回路の動
作を図４のタイミング図を参照しながら説明する。な
お、例としてＶＤＤを３Ｖ、第一低電圧判定レベルを２
Ｖ、第二低電圧判定レベルを１．５Ｖとして説明する。
まずＶＤＤ≧２Ｖの場合（図４（Ａ））は、第一定電圧
回路１ａ、昇圧回路３、第一遅延回路５ａ、第二遅延回
路５ｂ、および第一比較回路７ａの動作は第一実施形態
と同様である。第二定電圧回路１ｂから第二低電圧判定
レベルの１．５Ｖが生成され、この１．５Ｖを電源電圧
とする第三遅延回路５ｃから第二基準デジタル信号Ｓ３
がクロックＣＫに同期して出力される。第二比較回路７
ｂにおいても第一比較回路７ａと同様、デジタル信号Ｓ
２が第二基準デジタル信号Ｓ３よりも遅延していないた
めに検知されず、第二低電圧検知信号Ｑ２は出力されな
い。
知回路は構成されており、次にこの低電圧検知回路の動
作を図４のタイミング図を参照しながら説明する。な
お、例としてＶＤＤを３Ｖ、第一低電圧判定レベルを２
Ｖ、第二低電圧判定レベルを１．５Ｖとして説明する。
まずＶＤＤ≧２Ｖの場合（図４（Ａ））は、第一定電圧
回路１ａ、昇圧回路３、第一遅延回路５ａ、第二遅延回
路５ｂ、および第一比較回路７ａの動作は第一実施形態
と同様である。第二定電圧回路１ｂから第二低電圧判定
レベルの１．５Ｖが生成され、この１．５Ｖを電源電圧
とする第三遅延回路５ｃから第二基準デジタル信号Ｓ３
がクロックＣＫに同期して出力される。第二比較回路７
ｂにおいても第一比較回路７ａと同様、デジタル信号Ｓ
２が第二基準デジタル信号Ｓ３よりも遅延していないた
めに検知されず、第二低電圧検知信号Ｑ２は出力されな
い。
【００２５】次に１．５Ｖ≦ＶＤＤ＜２Ｖの場合（図４
（Ｂ））も、第一定電圧回路１ａ、昇圧回路３、第一遅
延回路５ａ、第二遅延回路５ｂ、および第一比較回路７
ａの動作は第一実施形態と同様である。すなわちＶＤＤ
が第一低電圧判定レベルの２Ｖ未満であるため、遅延デ
ジタル信号Ｓ２は第一基準デジタル信号Ｓ１よりも遅延
し、第一比較回路７ａからはあらかじめ定められたサン
プリング期間ｂになると、第一低電圧検知信号Ｑ１が出
力される。
（Ｂ））も、第一定電圧回路１ａ、昇圧回路３、第一遅
延回路５ａ、第二遅延回路５ｂ、および第一比較回路７
ａの動作は第一実施形態と同様である。すなわちＶＤＤ
が第一低電圧判定レベルの２Ｖ未満であるため、遅延デ
ジタル信号Ｓ２は第一基準デジタル信号Ｓ１よりも遅延
し、第一比較回路７ａからはあらかじめ定められたサン
プリング期間ｂになると、第一低電圧検知信号Ｑ１が出
力される。
【００２６】一方、第二定電圧回路１ｂと第三遅延回路
５ｃの動作は前述と同様であり、第二基準デジタル信号
Ｓ３が出力されるが、ＶＤＤが第二低電圧判定レベルの
１．５Ｖ以上であるため、デジタル信号Ｓ２は第二基準
デジタル信号Ｓ３よりも遅延せず、第二比較回路７ｂか
ら第二低電圧検知信号Ｑ２は出力されない。
５ｃの動作は前述と同様であり、第二基準デジタル信号
Ｓ３が出力されるが、ＶＤＤが第二低電圧判定レベルの
１．５Ｖ以上であるため、デジタル信号Ｓ２は第二基準
デジタル信号Ｓ３よりも遅延せず、第二比較回路７ｂか
ら第二低電圧検知信号Ｑ２は出力されない。
【００２７】ＶＤＤ＜１．５Ｖの場合（図４（Ｃ））
は、ＶＤＤが第二低電圧判定レベルの１．５Ｖ未満であ
るため、遅延デジタル信号Ｓ２は第一基準デジタル信号
Ｓ１よりは勿論のこと第二基準デジタル信号Ｓ３よりも
遅延する。この結果、第一比較回路７ａからはあらかじ
め定められたサンプリング期間ｃ１になると第一低電圧
検知信号Ｑ１が出力され、第二比較回路７ｂからはあら
かじめ定められたサンプリング期間ｃ２になると第二低
電圧検知信号Ｑ２が出力される。
は、ＶＤＤが第二低電圧判定レベルの１．５Ｖ未満であ
るため、遅延デジタル信号Ｓ２は第一基準デジタル信号
Ｓ１よりは勿論のこと第二基準デジタル信号Ｓ３よりも
遅延する。この結果、第一比較回路７ａからはあらかじ
め定められたサンプリング期間ｃ１になると第一低電圧
検知信号Ｑ１が出力され、第二比較回路７ｂからはあら
かじめ定められたサンプリング期間ｃ２になると第二低
電圧検知信号Ｑ２が出力される。
【００２８】このように第二実施形態の低電圧検知回路
では、２段階の低電圧判定レベルを設けているので、第
一低電圧判定レベル未満かつ第二低電圧判定レベル以上
の期間中と、第二低電圧判定レベル未満の期間中とで外
部回路に対する制御を変えることができる。例えば１．
５Ｖ≦ＶＤＤ＜２Ｖの期間中は外部回路を低速動作さ
せ、ＶＤＤ＜１．５Ｖの期間中は回路全体を停止させる
など動作モードを切り換えることができる。
では、２段階の低電圧判定レベルを設けているので、第
一低電圧判定レベル未満かつ第二低電圧判定レベル以上
の期間中と、第二低電圧判定レベル未満の期間中とで外
部回路に対する制御を変えることができる。例えば１．
５Ｖ≦ＶＤＤ＜２Ｖの期間中は外部回路を低速動作さ
せ、ＶＤＤ＜１．５Ｖの期間中は回路全体を停止させる
など動作モードを切り換えることができる。
【００２９】
【発明の効果】以上、本発明の低電圧検知回路によれ
ば、電源電圧のノイズに影響されること無く、電源電圧
が低電圧判定レベルよりも低下したことを検知し、低下
の程度に応じて外部回路を制御できる。
ば、電源電圧のノイズに影響されること無く、電源電圧
が低電圧判定レベルよりも低下したことを検知し、低下
の程度に応じて外部回路を制御できる。
【図１】本発明の第一実施形態に係わる低電圧検知回路
の構成を示すブロック図。
の構成を示すブロック図。
【図２】本発明の第一実施形態の動作を説明するための
タイミング図。
タイミング図。
【図３】本発明の第二実施形態に係わる低電圧検知回路
の構成を示すブロック図。
の構成を示すブロック図。
【図４】本発明の第二実施形態の動作を説明するための
タイミング図。
タイミング図。
【図５】従来の低電圧検知回路を示すブロック図。
【図６】従来の低電圧検知回路の比較タイミングを説明
するためのタイミング図。
するためのタイミング図。
【符号の説明】 １ａ 第一定電圧回路 １ｂ 第二定電圧回路 ３ 昇圧回路 ５ａ 第一遅延回路 ５ｂ 第二遅延回路 ５ｃ 第三遅延回路 ７ａ 第一比較回路 ７ｂ 第二比較回路 Ｓ１ 第一基準デジタル信号 Ｓ２ 遅延デジタル信号 Ｓ３ 第二基準デジタル信号 Ｑ１ 第一低電圧検知信号 Ｑ２ 第二低電圧検知信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 17/24 Ｇ０６Ｆ 1/00 ３３３Ｃ
Claims (4)
- 【請求項１】 電源電圧から低電圧判定レベルよりも低
い定電圧を生成する定電圧回路と、 該定電圧回路で生成された定電圧を低電圧判定レベルに
昇圧する昇圧回路と、 該昇圧回路で昇圧された低電圧判定レベルの電圧を電源
とし、クロックに同期して基準デジタル信号を出力する
第一遅延回路と、 前記電源電圧を電源とすることによって該電源電圧が低
電圧判定レベル未満の際に前記基準デジタル信号よりも
遅延した遅延デジタル信号を前記クロックに同期して出
力する第二遅延回路と、 前記基準デジタル信号および遅延デジタル信号を比較し
て前記電源電圧の低電圧検知信号を出力する比較回路と
を備えたことを特徴とする低電圧検知回路。 - 【請求項２】 前記比較回路から前記低電圧検知信号が
出力されることにより、前記電源電圧で動作している外
部回路の動作周波数を下げることを特徴とする請求項１
記載の低電圧検知回路。 - 【請求項３】 電源電圧から第一低電圧判定レベルより
も低い定電圧を生成する第一定電圧回路と、 該第一定電圧回路で生成された定電圧を第一低電圧判定
レベルに昇圧する昇圧回路と、 該昇圧回路で昇圧された第一低電圧判定レベルの電圧を
電源とし、クロックに同期して第一基準デジタル信号を
出力する第一遅延回路と、 前記電源電圧を電源とすることによって該電源電圧が第
一低電圧判定レベル未満の際に前記第一基準デジタル信
号よりも遅延した遅延デジタル信号を前記クロックに同
期して出力する第二遅延回路と、 前記第一基準デジタル信号および遅延デジタル信号を比
較して前記電源電圧の第一低電圧検知信号を出力する第
一比較回路と、 前記電源電圧から第一低電圧判定レベルよりも低い第二
低電圧判定レベルの定電圧を生成する第二定電圧回路
と、 該第二定電圧回路で生成された第二低電圧判定レベルの
定電圧を電源とし、前記クロックに同期して第二基準デ
ジタル信号を出力する第三遅延回路と、 前記第二基準デジタル信号および前記第二遅延回路から
出力される遅延デジタル信号を比較して前記電源電圧の
第二低電圧検知信号を出力する第二比較回路とを備えた
ことを特徴とする低電圧検知回路。 - 【請求項４】 前記第一比較回路から前記第一低電圧検
知信号が出力されることにより、前記電源電圧で動作し
ている外部回路の動作周波数を下げると共に、前記第二
比較回路から前記第二低電圧検知信号が出力されること
により、前記外部回路の動作モードを切り換えることを
特徴とする請求項３記載の低電圧検知回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8253173A JPH10105255A (ja) | 1996-09-25 | 1996-09-25 | 低電圧検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8253173A JPH10105255A (ja) | 1996-09-25 | 1996-09-25 | 低電圧検知回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10105255A true JPH10105255A (ja) | 1998-04-24 |
Family
ID=17247560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8253173A Withdrawn JPH10105255A (ja) | 1996-09-25 | 1996-09-25 | 低電圧検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10105255A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008005000A (ja) * | 2006-06-20 | 2008-01-10 | Sanyo Electric Co Ltd | 低電圧検知リセット回路 |
| JP2012205310A (ja) * | 2011-03-24 | 2012-10-22 | Freescale Semiconductor Inc | 選択可能閾値リセット回路 |
-
1996
- 1996-09-25 JP JP8253173A patent/JPH10105255A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008005000A (ja) * | 2006-06-20 | 2008-01-10 | Sanyo Electric Co Ltd | 低電圧検知リセット回路 |
| JP2012205310A (ja) * | 2011-03-24 | 2012-10-22 | Freescale Semiconductor Inc | 選択可能閾値リセット回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |