JPH10105632A

JPH10105632A - トリプラ

Info

Publication number: JPH10105632A
Application number: JP8276988A
Authority: JP
Inventors: Katsuharu Kimura; 克治木村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-09-27
Filing date: 1996-09-27
Publication date: 1998-04-24
Also published as: US6031409A

Abstract

(57)【要約】【課題】半導体集積回路上に形成される、低消費電流
で、低電圧動作可能な３つの入力信号電圧を乗算するト
リプラの提供。【解決手段】３つの入力信号電圧V_x、V_y、V_zが入力さ
れ、aV_x+bV_y+cV_z、aV_x+(b-1)V_y+cV_z、(a-1)V_x+bV_y+(c-
1)V_z、(a-1)V_x+(b-1)V_y+cV_z、(a-1)V_x+(b-1)V_y+(c-1)
V_z、(a-1)V_x+bV_y+cV_z、aV_x+(b-1)V_y+cV_z、aV_x+bV_y+(c-
1)V_z(a、b、cは任意の定数)を出力する電圧加算回路
と、電圧加算回路の８つの出力電圧をそれぞれのベース
に印加される、エミッタが共通接続された８個のトラン
ジスタが１つの共通定電流源で駆動されるオクトテ−ル
セルを有し第１〜第４のトランジスタのコレクタは共通
接続されて差動出力の一の端子を、第５〜第８のトラン
ジスタのコレクタは共通接続されて差動出力の他の端子
を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は３つのアナログ信号
を乗算するマルチプライヤ、すなわち、トリプラに関
し、特に、バイポーラ半導体集積回路上に構成して好適
とされるトリプラに関する。

【０００２】

【従来の技術】この種の３入力信号電圧を乗算する３レ
ベル−マルチプライヤ、すなわち、トリプラの従来技術
としては、例えば文献（Ｊ．Ｃｈｏｍａ，Ｊｒ．，“Ａ
Ｔｈｒｅｅ−ＬｅｖｅｌＢｒｏａｄ−Ｂａｎｄｅｄ
ＭｏｎｏｌｉｔｈｉｃＡｎａｌｏｇＭｕｌｔｉｐｌ
ｉｅｒ”，ＩＥＥＥＪ．Ｓｏｌｉｄ−ＳｔａｔｅＣ
ｉｒｃｕｉｔｓ，ｖｏｌ．ＳＣ−１６，ｎｏ．４，ｐ
ｐ．３９２−３９９，Ａｕｇ．１９８１．）の記載が参
照される。

【０００３】はじめに、バイポーラトランジスタ・モデ
ルについて説明する。

【０００４】トランジスタのコレクタ電流とベース−エ
ミッタ間電圧の関係は指数則に従うものとすれば、次式
（１）で示される。

【０００５】

【数１】

【０００６】ここで、Ｉ_Sは飽和電流、Ｖ_Tは熱電圧であ
り、Ｖ_T＝ｋＴ／ｑと表される。ただし、ｑは単位電子
電荷、ｋはボルツマン定数、Ｔは絶対温度である。

【０００７】上式（１）においては、ベース−エミッタ
間電圧Ｖ_BEが６００ｍＶ前後のトランジスタが通常動作
時には、指数部ｅｘｐ（Ｖ_BE／Ｖ_T）は１０乗程度の値
になり、「−１」は無視できることから、次式（２）と
表せる。

【０００８】

【数２】

【０００９】図１９に、従来のトリプラの回路構成を示
す。図１９を参照して、従来のトリプラ回路は、エミッ
タが共通接続されベースに第１の入力信号電圧Ｖ_xを入
力しコレクタを交叉接続してなる第１、第２の差動対Ｑ
１、Ｑ２、及びＱ３、Ｑ４と、エミッタが共通接続され
ベースに第２の入力信号電圧Ｖ_yを入力しコレクタを交
叉接続してそれぞれ第１、第２の差動対の共通エミッタ
に接続してなる第３、第４の差動対Ｑ５、Ｑ６、及びＱ
７、Ｑ８と、エミッタが共通接続され定電流源Ｉ₀に接
続されベースに第３の入力信号電圧Ｖ_zを入力しコレク
タを第３、第４の差動対の共通エミッタに接続してなる
第５の差動対Ｑ９、Ｑ１０と、を備えて、構成されてい
る。

【００１０】図１９に示した従来技術のトリプラ回路の
動作について以下に説明する。

【００１１】トランジスタＱ５、Ｑ６、Ｑ７、Ｑ８のコ
レクタ電流をＩ_C5、Ｉ_C6、Ｉ_C7、Ｉ_C8として、交叉接続
差動対Ｑ１、Ｑ２、及びＱ３、Ｑ４の差動出力電流ΔＩ
は次式（３）で表わされる。これは、差動対Ｑ１、Ｑ２
の共通エミッタに流れる電流はＩ_C5＋Ｉ_C7、差動対Ｑ
３、Ｑ４の共通エミッタに流れる電流はＩ_C6＋Ｉ_C8とさ
れることによる。

【００１２】

【数３】

【００１３】ただし、α_Fはトランジスタの直流電流増
幅率である。

【００１４】また、交叉差動対Ｑ５、Ｑ６、Ｑ７、Ｑ８
のコレクタ電流Ｉ_C5〜Ｉ_C8については、トランジスタＱ
９、Ｑ１０のコレクタ電流と次式（４）の関係が成り立
ち、さらに、差動対Ｑ９、Ｑ１０のコレクタ電流Ｉ_C9、
Ｉ_C10については、次式（５）が成り立つ。

【００１５】

【数４】

【００１６】したがって、上式（３）は、次式（６）で
表わされる。

【００１７】

【数５】

【００１８】さらに、ｔａｎｈ（ｘ）＝ｘ−ｘ³／３＋
…（｜ｘ｜＜＜１）と展開されるから、上式（６）は、
次式（７）で近似される。

【００１９】

【数６】

【００２０】したがって、３つの入力信号電圧Ｖ_x、
Ｖ_y、Ｖ_zがいずれも小さい場合には、上式（７）のよう
に、３つの入力信号電圧Ｖ_x、Ｖ_y、Ｖ_zの積Ｖ_xＶ_yＶ_zが
得られ、トリプラとなっていることが理解できる。

【００２１】

【発明が解決しようとする課題】アナログ信号処理にお
いては、マルチプライヤは欠くことのできないファンク
ション・ブロックである。また、入力信号電圧が３つに
増えれば、用いられるマルチプライヤの数を減らすこと
が可能な場合も多い。

【００２２】近時、特に、こうした乗算回路にも低電圧
動作の要求が高まってきている。しかしながら、従来の
縦積みされたトリプラ（３段縦積方式）では電源電圧を
低くすることはできなかった。

【００２３】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、アナログ信号処理
においてとりわけ重要なトリプラにおいて低電圧動作を
可能とするトリプラを提供することにある。

【００２４】

【課題を解決するための手段】前記目的を達成するた
め、本発明のトリプラは、エミッタが共通接続された第
１から第８の８個のトランジスタが１つの共通定電流源
で駆動されてなるオクトテールセルを備え、前記第１か
ら第４のトランジスタのコレクタは共通接続されて差動
出力端子対の一方の端子を構成し、前記第５から第８の
トランジスタのコレクタは共通接続されて前記差動出力
端子対の他方の端子を構成し、３つの入力信号電圧
Ｖ_x、Ｖ_y、Ｖ_zが入力され、前記第１から第８のトラン
ジスタのベースには、それぞれ、ａＶ_x＋ｂＶ_y＋ｃ
Ｖ_z、ａＶ_x＋（ｂ−１）Ｖ_y＋ｃＶ_z、（ａ−１）Ｖ_x＋
ｂＶ_y＋（ｃ−１）Ｖ_z、（ａ−１）Ｖ_x＋（ｂ−１）Ｖ_y
＋ｃＶ_z、（ａ−１）Ｖ_x＋（ｂ−１）Ｖ_y＋（ｃ−１）
Ｖ_z、（ａ−１）Ｖ_x＋ｂＶ_y＋ｃＶ_z、ａＶ_x＋（ｂ−
１）Ｖ_y＋ｃＶ_z、ａＶ_x＋ｂＶ_y＋（ｃ−１）Ｖ_z（但
し、ａ、ｂ、ｃは任意の定数）、なる電圧が印加され
る、ことを特徴とする。

【００２５】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、図１を参照すると、エミッタが共通接続された第１
から第８までの８個のトランジスタＱ１〜Ｑ８が１つの
共通定電流源Ｉ₀で駆動されてなるオクトテールセルを
備え、第１から第４のトランジスタＱ１〜Ｑ４のコレク
タは共通接続されて差動出力端子対の一方の端子を構成
し、第５から第８のトランジスタＱ５〜Ｑ８のコレクタ
は共通接続されて差動出力端子対の他方の端子を構成
し、３つの入力信号電圧Ｖ_x、Ｖ_y、Ｖ_zが入力され、前
記第１から第８のトランジスタＱ１〜Ｑ８のベースに
は、それぞれ、(1)ａＶ_x＋ｂＶ_y＋ｃＶ_z、(2)ａＶ_x＋
（ｂ−１）Ｖ_y＋ｃＶ_z、(3)（ａ−１）Ｖ_x＋ｂＶ_y＋
（ｃ−１）Ｖ_z、(4)（ａ−１）Ｖ_x＋（ｂ−１）Ｖ_y＋ｃ
Ｖ_z、(5)（ａ−１）Ｖ_x＋（ｂ−１）Ｖ_y＋（ｃ−１）Ｖ
_z、(6)（ａ−１）Ｖ_x＋ｂＶ_y＋ｃＶ_z、(7)ａＶ_x＋（ｂ
−１）Ｖ_y＋ｃＶ_z、(8)ａＶ_x＋ｂＶ_y＋（ｃ−１）Ｖ
_z（但し、ａ、ｂ、ｃは任意の定数）、なる電圧が印加
される。

【００２６】また、本発明は、その好ましい実施の形態
において、３つの入力信号電圧Ｖ_x、Ｖ_y、Ｖ_zが入力さ
れ、(1)ａＶ_x＋ｂＶ_y＋ｃＶ_z、(2)ａＶ_x＋（ｂ−１）Ｖ
_y＋ｃＶ_z、(3)（ａ−１）Ｖ_x＋ｂＶ_y＋（ｃ−１）Ｖ_z、
(4)（ａ−１）Ｖ_x＋（ｂ−１）Ｖ_y＋ｃＶ_z、(5)（ａ−
１）Ｖ_x＋（ｂ−１）Ｖ_y＋（ｃ−１）Ｖ_z、(6)（ａ−
１）Ｖ_x＋ｂＶ_y＋ｃＶ_z、(7)ａＶ_x＋（ｂ−１）Ｖ_y＋ｃ
Ｖ_z、(8)ａＶ_x＋ｂＶ_y＋（ｃ−１）Ｖ_z（但し、ａ、
ｂ、ｃは任意の定数）、を出力する電圧加算回路（図７
参照）を備える。そして、この電圧加算手段の８つの出
力電圧がそれぞれ、エミッタが共通接続され１つの共通
定電流源Ｉ₀で駆動されるオクトテールセルを構成する
８個のトランジスタＱ１〜Ｑ８のベースに印加される。

【００２７】このように、本発明の実施の形態において
は、エミッタが共通接続された８個のトランジスタが１
つの共通定電流源で駆動されるオクトテールセルを用い
ることで、３つの入力信号電圧を乗算するトリプラ・コ
ア回路が実現でき、３つの入力信号電圧を抵抗加算回路
を用いることで所望の８個のトランジスタのベース印加
電圧が得られ、トリプラが実現できる。

【００２８】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。

【００２９】図１に、本発明の一実施例として、オクト
テールセル（エミッタが共通接続された８つのトランジ
スタセル）を用いたトリプラ・コア回路の一般回路を示
す。エミッタが共通接続されて定電流源Ｉ₀に接続され
た８つのトランジスタのコレクタ出力は、それぞれ４つ
ずつ共通接続されて（Ｑ１〜Ｑ４、及びＱ５〜Ｑ８）出
力対を構成し、この出力対から差動出力電流ΔＩが取り
出される。

【００３０】各トランジスタＱ１〜Ｑ８のベースへの印
加電圧Ｖ₁〜Ｖ₈は、（Ｖ₁、Ｖ₂、Ｖ₃、Ｖ₄、Ｖ₅、Ｖ₆、
Ｖ₇、Ｖ₈）＝（ａＶ_x＋ｂＶ_y＋ｃＶ_Z、ａＶ_x＋（ｂ−
１）Ｖ_y＋ｃＶ_Z、（ａ−１）Ｖ_x＋ｂＶ_y＋（ｃ−１）Ｖ
_Z、（ａ−１）Ｖ_x＋（ｂ−１）Ｖ_y＋ｃＶ_Z、（ａ−１）
Ｖ_x＋（ｂ−１）Ｖ_y＋（ｃ−１）Ｖ_Z、（ａ−１）Ｖ_x＋
ｂＶ_y＋ｃＶ_Z、ａＶ_x＋（ｂ−１）Ｖ_y＋ｃＶ_Z、ａＶ_x＋
ｂＶ_y＋（ｃ−１）Ｖ_Z）、とされている。ここで、ａ、
ｂ、ｃは任意の定数である。

【００３１】したがって、オクトテールセルを構成する
８つのトランジスタのそれぞれのコレクタ電流Ｉ_C1〜Ｉ
_C8は、次式（８）〜（１５）で表わされる。

【００３２】

【数７】ここで、Ｖ_Eは共通エミッタ電圧である。また、Ｖ_Rは所
定の基準電圧である。

【００３３】テール電流は一定であることから、次式
（１６）が成り立つ。

【００３４】Ｉ_C1＋Ｉ_C2＋Ｉ_C3＋Ｉ_C4＋Ｉ_C5＋Ｉ_C6＋Ｉ_C7＋Ｉ_C8 ＝α_FＩ₀ …(16)

【００３５】上式（１６）に、上式（８）から（１５）
を代入すると、共通項Ｉ_Sｅｘｐ｛（Ｖ_R−Ｖ_E）／Ｖ_T｝
は、次式（１７）の通り表わされる。

【００３６】

【数８】

【００３７】したがって、トリプラ・コア回路の差動出
力電流ΔＩ（トランジスタＱ１〜Ｑ４のコレクタ電流の
和とトランジスタＱ５〜Ｑ８のコレクタ電流の和との
差）は、次式（１８）の通り求まる。

【００３８】

【数９】

【００３９】すなわち、任意の定数ａ、ｂ、ｃは首尾良
く消去され、トリプラ・コア回路への入力電圧の組合わ
せ方法は無数に存在することがわかる。したがって、図
１に示すオクトテールセルは「トリプラ・コア回路」と
呼ぶに相応しい。

【００４０】上式（１８）と、上記した従来技術におけ
る上式（６）との相違点は、α_Fが２乗されているかど
うかである。しかし、一般的なバイポーラプロセスで
は、α_Fの値は、０．９８から０．９９程度である場合
がほとんどであり、したがって、α_Fは通常「１」で近
似される。すなわち、α_F≒１である。

【００４１】このことから、図１に示した本実施例のト
リプラ・コア回路と、図１９に示した従来技術の回路と
は、等価であると考えて良い。

【００４２】ただし、その回路構成を比べると直ちに理
解できるように、本実施例のトリプラ・コア回路（図１
参照）ではトランジスタを縦積み構成としていないの
で、例えば１Ｖ程度の低電圧でも動作可能である。すな
わち、本実施例のトリプラ・コア回路（図１参照）は、
良く知られた従来回路（図１９参照）を低電圧化した回
路として作用する。

【００４３】例えば、ａ＝ｂ＝ｃ＝１とおくと、各トラ
ンジスタのベースへの印加電圧は、（Ｖ₁、Ｖ₂、Ｖ₃、
Ｖ₄、Ｖ₅、Ｖ₆、Ｖ₇、Ｖ₈）＝（Ｖ_x＋Ｖ_y＋Ｖ_z、Ｖ_x、
Ｖ_y、Ｖ_z、０、Ｖ_y＋Ｖ_z、Ｖ_x＋Ｖ_z、Ｖ_x＋Ｖ_y）と求ま
る（請求項３に対応する）。

【００４４】この場合のトリプラ・コア回路を図２に示
す。

【００４５】また、ａ＝ｂ＝ｃ＝１／２とおくと、各ト
ランジスタのベースへの印加電圧は、（Ｖ₁、Ｖ₂、
Ｖ₃、Ｖ₄、Ｖ₅、Ｖ₆、Ｖ₇、Ｖ₈）＝（Ｖ_x／２＋Ｖ_y／２
＋Ｖ_z／２、Ｖ_x／２−Ｖ_y／２−Ｖ_z／２、−Ｖ_x／２＋
Ｖ_y／２−Ｖ_z／２、−Ｖ_x／２−Ｖ_y／２＋Ｖ_z／２、−
Ｖ_x／２−Ｖ_y／２−Ｖ_z／２、−Ｖ_x／２＋Ｖ_y／２＋Ｖ_z
／２、Ｖ_x／２−Ｖ_y／２＋Ｖ_z／２、Ｖ_x／２＋Ｖ_y／２
−Ｖ_z／２）と求まる（請求項４に対応する）。この場
合のトリプラ・コア回路を図３に示す。さらに、ａ＝１
／２、ｂ＝ｃ＝１とおくと、各トランジスタのベースへ
の印加電圧は、（Ｖ₁、Ｖ₂、Ｖ₃、Ｖ₄、Ｖ₅、Ｖ₆、
Ｖ₇、Ｖ₈）＝（Ｖ_x／２＋Ｖ_y＋Ｖ_z、Ｖ_x／２、−Ｖ_x／
２＋Ｖ_y、−Ｖ_x／２＋Ｖ_z、−Ｖ_x／２、−Ｖ_x／２＋Ｖ_y
＋Ｖ_z、Ｖ_x／２＋Ｖ_z、Ｖ_x／２＋Ｖ_y）と求まる（請求
項５に対応する）。この場合のトリプラ・コア回路を図
４に示す。

【００４６】これら、図１から図４のいずれのトリプラ
・コア回路においても、伝達特性は等しくなり、Ｖ_y、
Ｖ_zをパラメータにして、±Ｖ_y＝±Ｖ_z＝±Ｖ_T、±Ｖ_y
＝±Ｖ_z＝±２Ｖ_T、±Ｖ_y＝±Ｖ_z＝±∞と変えた場合の
トリプラ・コア回路の直流伝達特性を図５に示す。

【００４７】トリプラ・コア回路のトランスコンダクタ
ンス特性は、上式（１８）をＶ_xで微分すると、次式
（１９）で表される。

【００４８】

【数１０】

【００４９】Ｖ_x、Ｖ_zをパラメータにして、±Ｖ_y＝±
Ｖ_z＝±Ｖ_T、±Ｖ_y＝±Ｖ_z＝±２Ｖ_T、±Ｖ_y＝±Ｖ_z＝
±∞と変えた場合のトリプラ・コア回路のトランスコン
ダクタンス特性を図６に示す。

【００５０】次に、ａ≧１、ｂ≧１、ｃ≧１（請求項２
に対応する）であれば、トリプラ・コア回路を構成する
オクトテールセルの各トランジスタのベースへの印加電
圧は抵抗を用いて加算できる。

【００５１】図７は、本発明の一実施例に係る（請求項
６に対応）抵抗加算回路の構成を示す図である。

【００５２】図７を参照して、３つの端子対（Ａ、
Ｂ）、（Ｃ、Ｄ）、（Ｅ、Ｆ）間に、それぞれ、３つの
入力信号電圧Ｖ_x、Ｖ_y、Ｖ_zが印加されている。Ｂ、
Ｄ、Ｆ端子は各入力信号電圧の起点として、Ａ、Ｃ、Ｅ
端子が各入力信号電圧の＋側電圧が印加されている。ま
た、これら３つの端子対のうち、（Ａ、Ｂ）端子対のい
ずれか一方の端子からはｌＲの抵抗が、（Ｃ、Ｄ）端子
対のいずれか一方の端子からはｍＲの抵抗が、（Ｅ、
Ｆ）端子対のいずれか一方の端子からはｎＲの抵抗が接
続され（ｌ、ｍ、ｎは任意の正数、Ｒは抵抗値）、それ
ぞれｌＲ、ｍＲ、ｎＲの３本１組の抵抗を介して、８つ
の端子に電圧（Ｖ₁、Ｖ₂、Ｖ₃、Ｖ₄、Ｖ₅、Ｖ₆、Ｖ₇、
Ｖ₈）が供給される。

【００５３】ここで、Ｖ_A−Ｖ_B＝Ｖ_x、Ｖ_C−Ｖ_D＝Ｖ_y、
Ｖ_E−Ｖ_F＝Ｖ_Zとおくと、抵抗加算回路の各端子電圧
は、（Ｖ₁、Ｖ₂、Ｖ₃、Ｖ₄、Ｖ₅、Ｖ₆、Ｖ₇、Ｖ₈）＝
（（ｌＶ_A＋ｍＶ_C＋ｎＶ_E）／（ｌ＋ｍ＋ｎ）、（ｌＶ_A
＋ｍＶ_D＋ｎＶ_F）／（ｌ＋ｍ＋ｎ）、（ｌＶ_B＋ｍＶ_C＋
ｎＶ_E）／（ｌ＋ｍ＋ｎ）、（ｌＶ_B＋ｍＶ_C＋ｎＶ_F）／
（ｌ＋ｍ＋ｎ）、（ｌＶ_B＋ｍＶ_D＋ｎＶ_F）／（ｌ＋ｍ
＋ｎ）、（ｌＶ_B＋ｍＶ_C＋ｎＶ_E）／（ｌ＋ｍ＋ｎ）、
（ｌＶ_A＋ｍＶ_D＋ｎＶ_E）／（ｌ＋ｍ＋ｎ）、（ｌＶ_A＋
ｍＶ_C＋ｎＶ_F）／（ｌ＋ｍ＋ｎ）と表される。

【００５４】したがって、図７に示す抵抗加算回路を入
力回路に持つトリプラの差動出力電流ΔＩは、次式（２
０）の通り表される。

【００５５】

【数１１】

【００５６】すなわち、等価的に、第１の入力信号電圧
Ｖ_xはｌ／（ｌ＋ｍ＋ｎ）に、第２の入力信号電圧Ｖ_yは
ｍ／（ｌ＋ｍ＋ｎ）に、第３の入力信号電圧Ｖ_zはｎ／
（ｌ＋ｍ＋ｎ）に分圧される。

【００５７】例えばＶ_B＝Ｖ_D＝Ｖ_Fであれば、端子電圧
Ｖ₅への抵抗は省略することができ、トランジスタＱ５
のベースには基準電圧Ｖ_Rを印加するだけで良く、回路
を簡略化できる。

【００５８】さらに、ｌ＝ｍ＝ｎとすると、抵抗加算回
路も簡略化できる。この場合、３つの入力信号電圧
Ｖ_x、Ｖ_y、Ｖ_zが全て１／３となる。

【００５９】図８に、ｌ＝ｍ＝ｎとした抵抗加算回路を
入力回路に持つトリプラの回路構成を示す。差動出力電
流ΔＩは、次式（２１）の通りである。

【００６０】

【数１２】

【００６１】次に、ｌ＝ｍ＝２ｎとした場合の抵抗加算
回路を入力回路に持つトリプラの回路図を図９に示す。
この場合には、２つの入力信号電圧Ｖ_x、Ｖ_yがそれぞれ
１／４となり、入力信号電圧Ｖ_zが１／２となる。した
がって、この場合の抵抗加算回路を入力回路に持つトリ
プラの差動出力電流ΔＩは、次式（２２）の通りであ
る。

【００６２】

【数１３】

【００６３】さらに、３つの入力信号電圧Ｖ_x、Ｖ_y、Ｖ
_zが全て１／４となる場合の抵抗加算回路を入力回路に
持つトリプラの回路図を図１０に示す。この場合、差動
出力電流ΔＩは、次式（２３）の通りである。

【００６４】

【数１４】

【００６５】図１１から図１４に、Ｖ_zを一定として、
Ｖ_yを５０ｍＶステップで−１５０ｍＶから１５０ｍＶ
まで変えた場合の、図８に示したトリプラの伝達特性の
実測値を示す。電源電圧は１Ｖであり、テール電流はお
よそ１００μＡ、加算回路の抵抗値はすべて１ｋΩ、負
荷抵抗は２．２ｋΩとした。

【００６６】図１１ではＶ_z＝５０ｍＶ、図１２ではＶ_z
＝１００ｍＶ、図１３ではＶ_z＝１５０ｍＶ、図１４で
はＶ_z＝２００ｍＶと、５０ｍＶステップで変えてい
る。

【００６７】さらに、図１５から図１８に、Ｖ_zを一定
として、Ｖ_yを１００ｍＶステップで−２００ｍＶから
２００ｍＶまで変えた場合の図９に示したトリプラの伝
達特性の実測値を示す。電源電圧は１Ｖであり、テール
電流はおよそ１００μＡ、加算回路の抵抗値はすべて１
ｋΩ、負荷抵抗は２．２ｋΩである。

【００６８】図１５ではＶ_z＝５０ｍＶ、図１６ではＶ_z
＝１００ｍＶ、図１７ではＶ_z＝１５０ｍＶ、図１８で
はＶ_z＝２００ｍＶと、５０ｍＶステップで変えてい
る。

【００６９】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【００７０】（１）本発明の第１の効果は、１Ｖ程度の
低電圧でも動作可能なトリプラが実現できる、というこ
とである。

【００７１】その理由は、本発明においては、トランジ
スタを縦積みしないオクトテールセルでトリプラ・コア
回路を実現している、ことによる。

【００７２】（２）本発明の第２の効果は、低消費電流
のトリプラを実現できる、ということである。

【００７３】その理由は、トリプラ・コア回路をオクト
テールセルで構成し、定電流源の数を１つとしたことに
よる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るトリプラ・コア回路を
示す図である。

【図２】本発明の別の実施例に係るトリプラ・コア回路
を示す図である。

【図３】本発明の第３の実施例に係るトリプラ・コア回
路を示す図である。

【図４】本発明の第４の実施例に係るトリプラ・コア回
路を示す図である。

【図５】本発明の一実地例に係るトリプラ・コア回路の
直流伝達特性を示す図である。

【図６】本発明の一実施例に係るトリプラ・コア回路の
トランスコンダクタンス特性を示す図である。

【図７】本発明の一実施例における抵抗加算回路を示す
図である。

【図８】本発明の第５の実施例に係るトリプラの回路を
示す図である。

【図９】本発明の第６の実施例に係るトリプラの回路を
示す図である。

【図１０】本発明の第７の実施例に係るトリプラの回路
を示す図である。

【図１１】図８に示すトリプラの伝達特性の実測値（Ｖ
_z＝５０ｍＶ）を示す図である。

【図１２】図８に示すトリプラの伝達特性の実測値（Ｖ
_z＝１００ｍＶ）を示す図である。

【図１３】図８に示すトリプラの伝達特性の実測値（Ｖ
_z＝１５０ｍＶ）を示す図である。

【図１４】図８に示すトリプラの伝達特性の実測値（Ｖ
_z＝２００ｍＶ）を示す図である。

【図１５】図９に示すトリプラの伝達特性の実測値（Ｖ
_z＝５０ｍＶ）を示す図である。

【図１６】図９に示すトリプラの伝達特性の実測値（Ｖ
_z＝１００ｍＶ）を示す図である。

【図１７】図９に示すトリプラの伝達特性の実測値（Ｖ
_z＝１５０ｍＶ）を示す図である。

【図１８】図９に示すトリプラの伝達特性の実測値（Ｖ
_z＝２００ｍＶ）を示す図である。

【図１９】従来のトリプラの回路を示す図である。

【符号の説明】

Ｑ１〜Ｑ８バイポーラトランジスタＩ₀ 定電流源ｌ、ｍ、ｎ抵抗

Claims

【特許請求の範囲】

【請求項１】エミッタが共通接続された第１から第８の
８個のトランジスタが１つの共通定電流源で駆動されて
なるオクトテールセルを備え、前記第１から第４のトランジスタのコレクタは共通接続
されて差動出力端子対の一方の端子を構成し、前記第５から第８のトランジスタのコレクタは共通接続
されて前記差動出力端子対の他方の端子を構成し、３つの入力信号電圧Ｖ_x、Ｖ_y、Ｖ_zが入力され、前記第
１から第８のトランジスタのベースには、それぞれ、ａＶ_x＋ｂＶ_y＋ｃＶ_z、ａＶ_x＋（ｂ−１）Ｖ_y＋ｃＶ_z、（ａ−１）Ｖ_x＋ｂＶ_y＋（ｃ−１）Ｖ_z、（ａ−１）Ｖ_x＋（ｂ−１）Ｖ_y＋ｃＶ_z、（ａ−１）Ｖ_x＋（ｂ−１）Ｖ_y＋（ｃ−１）Ｖ_z、（ａ−１）Ｖ_x＋ｂＶ_y＋ｃＶ_z、ａＶ_x＋（ｂ−１）Ｖ_y＋ｃＶ_z、ａＶ_x＋ｂＶ_y＋（ｃ−１）Ｖ_z（但し、ａ、ｂ、ｃは任
意の定数）、なる電圧が印加される、ことを特徴とするトリプラ・コア回路。
【請求項２】前記定数ａ、ｂ、ｃの値が、ａ≧１、ｂ≧
１、ｃ≧１であることを特徴とする請求項１記載のトリ
プラ・コア回路。
【請求項３】前記定数ａ、ｂ、ｃの値を、ａ＝１、ｂ＝
１、ｃ＝１としたことを特徴とする請求項１記載のトリ
プラ・コア回路。
【請求項４】前記定数ａ、ｂ、ｃの値を、ａ＝１／２、
ｂ＝１／２、ｃ＝１／２としたことを特徴とする請求項
１記載のトリプラ・コア回路。
【請求項５】前記定数ａ、ｂ、ｃの値を、ａ＝１／２、
ｂ＝１、ｃ＝１としたことを特徴とする請求項１記載の
トリプラ・コア回路。
【請求項６】３つの入力信号電圧Ｖ_x、Ｖ_y、Ｖ_zが入力
され、ａＶ_x＋ｂＶ_y＋ｃＶ_z、ａＶ_x＋（ｂ−１）Ｖ_y＋ｃＶ_z、（ａ−１）Ｖ_x＋ｂＶ_y＋（ｃ−１）Ｖ_z、（ａ−１）Ｖ_x＋（ｂ−１）Ｖ_y＋ｃＶ_z、（ａ−１）Ｖ_x＋（ｂ−１）Ｖ_y＋（ｃ−１）Ｖ_z、（ａ−１）Ｖ_x＋ｂＶ_y＋ｃＶ_z、ａＶ_x＋（ｂ−１）Ｖ_y＋ｃＶ_z、ａＶ_x＋ｂＶ_y＋（ｃ−１）Ｖ_z（但し、ａ、ｂ、ｃは任
意の定数）、の８つの電圧を出力する電圧加算回路と、エミッタが共通接続された第１から第８の８個のトラン
ジスタが１つの共通定電流源で駆動されてなるオクトテ
ールセルと、を備え、前記第１から第４のトランジスタのコレクタは共通接続
されて差動出力端子対の一方の端子を構成し、前記第５から第８のトランジスタのコレクタは共通接続
されて前記差動出力端子対の他方の端子を構成し、前記第１から第８のトランジスタのベースには、前記電
圧加算回路からの前記８つの電圧出力が入力されるトリ
プラ・コア回路と、を備えたことを特徴とするトリプラ。
【請求項７】３つの端子対（Ａ、Ｂ）、（Ｃ、Ｄ）、
（Ｅ、Ｆ）間に、それぞれ、３つの入力信号電圧Ｖ_x、
Ｖ_y、Ｖ_zが印加され、前記３つの端子対のいずれか一方の端子からそれぞれｌ
Ｒ、ｍＲ、ｎＲ（ｌ、ｍ、ｎは任意の正数、Ｒは抵抗
値）の３本１組の抵抗を介して、８つの端子に電圧が供
給されることを特徴とする抵抗加算回路。
【請求項８】請求項７記載の抵抗加算回路を介して、ト
ランジスタのコレクタが４つずつ共通接続されて差動出
力対を構成する請求項１記載のオクトテールセルの８つ
のトランジスタのそれぞれのベースに電圧が印加される
ことを特徴とするトリプラ。
【請求項９】前記抵抗加算回路において、ｌ＝１、ｍ＝
１、ｎ＝１であることを特徴とする請求項８記載のトリ
プラ。
【請求項１０】前記抵抗加算回路において、ｌ＝１、ｍ
＝１、ｎ＝１／２であることを特徴とする請求項８記載
のトリプラ。
【請求項１１】前記抵抗加算回路において、ｌ＝１、ｍ
＝１、ｎ＝１／３であることを特徴とする請求項８記載
のトリプラ。