JPH10106259A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH10106259A JPH10106259A JP8254893A JP25489396A JPH10106259A JP H10106259 A JPH10106259 A JP H10106259A JP 8254893 A JP8254893 A JP 8254893A JP 25489396 A JP25489396 A JP 25489396A JP H10106259 A JPH10106259 A JP H10106259A
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- refresh operation
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- 238000012544 monitoring process Methods 0.000 claims description 15
- 230000004044 response Effects 0.000 claims 1
- 230000001960 triggered effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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Abstract
(57)【要約】
【課題】リフレッシュ動作により、ＣＰＵからメモリへ
のアクセスが中断される回数を減らす。 【解決手段】Ｉ／Ｏ監視回路２はＣＰＵバス１０の動作
を監視し、メモリー８に対するアクセス以外の時にＩ／
Ｏアクセス信号１１を出力し、リフレッシュ制御回路５
がメモリ制御バス１５を制御することによってリフレッ
シュを行う。また、メモリ８に対するアクセスが連続し
てＩ／Ｏアクセス信号１１によるリフレッシュ動作が発
生しなくなった場合には、最低限必要なリフレッシュ動
作を確保する為にタイマー回路９によるリフレッシュ動
作が行われる。 【効果】Ｉ／Ｏアクセスが連続した後にメモリアクセス
が連続するといった状況においてもＣＰＵ１からメモリ
８に対するアクセス効率を上げることができる。
のアクセスが中断される回数を減らす。 【解決手段】Ｉ／Ｏ監視回路２はＣＰＵバス１０の動作
を監視し、メモリー８に対するアクセス以外の時にＩ／
Ｏアクセス信号１１を出力し、リフレッシュ制御回路５
がメモリ制御バス１５を制御することによってリフレッ
シュを行う。また、メモリ８に対するアクセスが連続し
てＩ／Ｏアクセス信号１１によるリフレッシュ動作が発
生しなくなった場合には、最低限必要なリフレッシュ動
作を確保する為にタイマー回路９によるリフレッシュ動
作が行われる。 【効果】Ｉ／Ｏアクセスが連続した後にメモリアクセス
が連続するといった状況においてもＣＰＵ１からメモリ
８に対するアクセス効率を上げることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、リフレシュ動作の
必要なメモリ（ＤＲＡＭ）を使用したコンピュータ装置
のメモリ制御装置に関する。
必要なメモリ（ＤＲＡＭ）を使用したコンピュータ装置
のメモリ制御装置に関する。
【０００２】
【従来の技術】従来のこの種のメモリ制御装置として
は、タイマーにより一定間隔でリフレシュ動作を行う回
路が古くから知られているが、この周知の回路にＩ−Ｏ
アクセスやＲＯＭアクセス等のメモリ以外のアクセス時
にリフレシュ動作を行い、ＣＰＵからメモリへのアクセ
ス効率を上げようとした技術が、特開平４−１３２０７
８や特開平５−１７４５７４に記載されている。
は、タイマーにより一定間隔でリフレシュ動作を行う回
路が古くから知られているが、この周知の回路にＩ−Ｏ
アクセスやＲＯＭアクセス等のメモリ以外のアクセス時
にリフレシュ動作を行い、ＣＰＵからメモリへのアクセ
ス効率を上げようとした技術が、特開平４−１３２０７
８や特開平５−１７４５７４に記載されている。
【０００３】図５は、上記周知の技術にＩ／Ｏアクセス
時のリフレシュ動作を追加した上記公報に記載されてい
る技術を説明する為のブロック図である。
時のリフレシュ動作を追加した上記公報に記載されてい
る技術を説明する為のブロック図である。
【０００４】ＣＰＵ１がメモリ８に対してアクセスする
為には、ＣＰＵ１は、ＣＰＵバス１０にメモリ８に対す
るアクセスであるという信号を出力する。この信号を入
力した制御回路３は、メモリ制御バス１５に対してメモ
リ８にアクセスする為の信号を出力する。このことによ
り、ＣＰＵ１がメモリ８に対してアクセスできるように
なる。
為には、ＣＰＵ１は、ＣＰＵバス１０にメモリ８に対す
るアクセスであるという信号を出力する。この信号を入
力した制御回路３は、メモリ制御バス１５に対してメモ
リ８にアクセスする為の信号を出力する。このことによ
り、ＣＰＵ１がメモリ８に対してアクセスできるように
なる。
【０００５】また、メモリ８はリフレシュの必要なメモ
リである為、メモリ８は、リフレシュ動作が必要にな
る。このリフレシュ動作は、タイマー回路９により、一
定時間毎にリフレシュ動作を行うことにより実現してい
る。タイマー回路９から出力するタイマー信号１９を入
力したリフレッシュ制御回路５０は、メモリ制御回路３
に対してバス要求信号１３を出力し、メモリ制御バス１
５の明け渡しを要求する。バス要求信号１３を入力した
メモリ制御回路３は、メモリ８に対するアクセスをサイ
クルの切れ目で中断し、バス許可信号１２を出力する。
このバス許可信号１２を入力したリフレッシュ制御回路
５０は、メモリ制御バス１５に対してリフレッシュ動作
の制御信号を出力し、この信号を入力したメモリ８はリ
フレッシュ動作を行う。
リである為、メモリ８は、リフレシュ動作が必要にな
る。このリフレシュ動作は、タイマー回路９により、一
定時間毎にリフレシュ動作を行うことにより実現してい
る。タイマー回路９から出力するタイマー信号１９を入
力したリフレッシュ制御回路５０は、メモリ制御回路３
に対してバス要求信号１３を出力し、メモリ制御バス１
５の明け渡しを要求する。バス要求信号１３を入力した
メモリ制御回路３は、メモリ８に対するアクセスをサイ
クルの切れ目で中断し、バス許可信号１２を出力する。
このバス許可信号１２を入力したリフレッシュ制御回路
５０は、メモリ制御バス１５に対してリフレッシュ動作
の制御信号を出力し、この信号を入力したメモリ８はリ
フレッシュ動作を行う。
【０００６】また、ＣＰＵ１の動作をＣＰＵバス１０の
動作として監視しているＩ／Ｏ監視回路２がＣＰＵ１が
メモリ８に対するアクセスではないということを監視
し、Ｉ／Ｏアクセス信号１１を出力する。Ｉ／Ｏアクセ
ス信号１１を入力したリフレッシュ制御回路５０は、バ
ス要求信号１３とバス許可信号１２の信号のやりとりで
メモリ制御回路３がメモリ８に対してアクセス中でない
ことを確認し、メモリ８に対してリフレッシュ動作を行
うわけであるが、Ｉ／Ｏ監視回路２によってＣＰＵ１か
らメモリ８に対するアクセスではないことは確認済みで
ある為、リフレッシュ制御回路５０は無条件でメモリ８
に対するリフレッシュ動作ができることになる。
動作として監視しているＩ／Ｏ監視回路２がＣＰＵ１が
メモリ８に対するアクセスではないということを監視
し、Ｉ／Ｏアクセス信号１１を出力する。Ｉ／Ｏアクセ
ス信号１１を入力したリフレッシュ制御回路５０は、バ
ス要求信号１３とバス許可信号１２の信号のやりとりで
メモリ制御回路３がメモリ８に対してアクセス中でない
ことを確認し、メモリ８に対してリフレッシュ動作を行
うわけであるが、Ｉ／Ｏ監視回路２によってＣＰＵ１か
らメモリ８に対するアクセスではないことは確認済みで
ある為、リフレッシュ制御回路５０は無条件でメモリ８
に対するリフレッシュ動作ができることになる。
【０００７】さらに、ＣＰＵバス１０の監視によるリフ
レッシュ動作が行われた場合には、タイマー回路９によ
りリフレッシュ動作が不要になる為、タイマー回路９か
ら出力されるタイマー信号１９をリフレッシュ制御回路
５が入力してもリフレッシュ制御回路５０は、メモリ８
に対するリフレッシュ動作は行わなくなる。
レッシュ動作が行われた場合には、タイマー回路９によ
りリフレッシュ動作が不要になる為、タイマー回路９か
ら出力されるタイマー信号１９をリフレッシュ制御回路
５が入力してもリフレッシュ制御回路５０は、メモリ８
に対するリフレッシュ動作は行わなくなる。
【０００８】ただし、本装置では、タイマー回路９によ
るリフレッシュ動作が行われなくなるのは、ＣＰＵバス
１０の監視によるリフレッシュ動作が行われた直後の１
回のみである。
るリフレッシュ動作が行われなくなるのは、ＣＰＵバス
１０の監視によるリフレッシュ動作が行われた直後の１
回のみである。
【０００９】
【発明が解決しようとする課題】上述した従来のメモリ
制御装置では、ＣＰＵからメモリへの連続したアクセス
を行うと、ＣＰＵからメモリへのアクセスを中断させな
い為に追加したＩ／Ｏ監視回路によるリフレッシュ動作
が行われなくなるため、ＣＰＵからメモリに対する連続
したアクセスが行われた場合には、結局、タイマー回路
によるリフレッシュのみが行われることになり、ＣＰＵ
からメモリに対するアクセスを中断させ、メモリに対す
るアクセス性能が低下するという問題がある。
制御装置では、ＣＰＵからメモリへの連続したアクセス
を行うと、ＣＰＵからメモリへのアクセスを中断させな
い為に追加したＩ／Ｏ監視回路によるリフレッシュ動作
が行われなくなるため、ＣＰＵからメモリに対する連続
したアクセスが行われた場合には、結局、タイマー回路
によるリフレッシュのみが行われることになり、ＣＰＵ
からメモリに対するアクセスを中断させ、メモリに対す
るアクセス性能が低下するという問題がある。
【００１０】本発明では、タイマー回路によるリフレッ
シュ動作の発生する回数を減らすことにより、ＣＰＵか
らメモリへのアクセスが中断される回数を減らし、ＣＰ
Ｕからメモリへのアクセスを高速化することができるメ
モリ制御装置を提供することを目的とする。
シュ動作の発生する回数を減らすことにより、ＣＰＵか
らメモリへのアクセスが中断される回数を減らし、ＣＰ
Ｕからメモリへのアクセスを高速化することができるメ
モリ制御装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の装置は、一定時
間毎にメモリのリフレシュ動作を強制的に行うメモリ制
御装置において、前記メモリへのアクセス以外の動作を
契機としてリフレシュ動作を行わせ、その回数分だけ前
記強制的なリフレシュ動作を省略することを特徴とす
る。
間毎にメモリのリフレシュ動作を強制的に行うメモリ制
御装置において、前記メモリへのアクセス以外の動作を
契機としてリフレシュ動作を行わせ、その回数分だけ前
記強制的なリフレシュ動作を省略することを特徴とす
る。
【００１２】より具体的には、本発明の装置は、一定時
間ごとにメモリのリフレッシュ動作を強制的に行うメモ
リ制御装置において、メモリにとって最低限必要なリフ
レシュ動作の契機となるタイミングを作成するタイマー
回路と、該タイミングの発生した回数をカウントするタ
イマーカウント回路と、実際に行われたリフレシュ動作
の回数をカウントするリフレシュカウンタ回路と、前記
２つのカウンタ回路のカウント数を比較する比較回路と
を設け、前記タイマーカウンタ回路のカウント数の方が
大きい場合のみ前記強制的なリフレシュ動作の要求を行
うことを特徴とする。
間ごとにメモリのリフレッシュ動作を強制的に行うメモ
リ制御装置において、メモリにとって最低限必要なリフ
レシュ動作の契機となるタイミングを作成するタイマー
回路と、該タイミングの発生した回数をカウントするタ
イマーカウント回路と、実際に行われたリフレシュ動作
の回数をカウントするリフレシュカウンタ回路と、前記
２つのカウンタ回路のカウント数を比較する比較回路と
を設け、前記タイマーカウンタ回路のカウント数の方が
大きい場合のみ前記強制的なリフレシュ動作の要求を行
うことを特徴とする。
【００１３】本発明においては、最低限必要なリフレッ
シュのタイミングは、タイマー回路が作り出すが、この
タイミングをタイマーカウンタ回路がカウントし、実際
に発生したリフレッシュ動作の回数をカウントしたリフ
レッシュカウンタ回路のカウント値と比較回路が比較す
る。そして、リフレッシュカウンタ回路のカウント値よ
りもタイマーカウンタ回路のカウント値の方が大きくな
った場合に、リフレッシュ要求信号を出力し、タイマー
によるリフレッシュ動作を行うことにより、Ｉ／Ｏ動作
等を監視する監視回路によるリフレッシュの回数を無駄
なく実際のリフレッシュ動作に使用することができ、タ
イマーによるリフレッシュ動作の回数を減らすことがで
きる。
シュのタイミングは、タイマー回路が作り出すが、この
タイミングをタイマーカウンタ回路がカウントし、実際
に発生したリフレッシュ動作の回数をカウントしたリフ
レッシュカウンタ回路のカウント値と比較回路が比較す
る。そして、リフレッシュカウンタ回路のカウント値よ
りもタイマーカウンタ回路のカウント値の方が大きくな
った場合に、リフレッシュ要求信号を出力し、タイマー
によるリフレッシュ動作を行うことにより、Ｉ／Ｏ動作
等を監視する監視回路によるリフレッシュの回数を無駄
なく実際のリフレッシュ動作に使用することができ、タ
イマーによるリフレッシュ動作の回数を減らすことがで
きる。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】図１は、本発明の一実施例を示すブロック
図であり、ＣＰＵ１，Ｉ／Ｏ監視回路２，メモリ制御回
路３，比較回路４，リフレッシュ制御回路５，タイマー
カウンタ回路６，リフレッシュカウンタ回路７，メモリ
８及びタイマー回路９から成る。
図であり、ＣＰＵ１，Ｉ／Ｏ監視回路２，メモリ制御回
路３，比較回路４，リフレッシュ制御回路５，タイマー
カウンタ回路６，リフレッシュカウンタ回路７，メモリ
８及びタイマー回路９から成る。
【００１６】ＣＰＵ１がメモリ８にアクセスする場合
は、ＣＰＵ１はＣＰＵバス１０にメモリ８に対するアク
セスであることを示す信号を出力する。メモリ制御回路
３は、ＣＰＵ１バス１０にメモリ８に対するアクセスで
ある信号が出力されると、メモリ制御バス１５を制御し
て、メモリ８に対してアクセスを行う。このことによ
り、ＣＰＵ１はメモリ８に対してアクセスを行ったこと
なる。
は、ＣＰＵ１はＣＰＵバス１０にメモリ８に対するアク
セスであることを示す信号を出力する。メモリ制御回路
３は、ＣＰＵ１バス１０にメモリ８に対するアクセスで
ある信号が出力されると、メモリ制御バス１５を制御し
て、メモリ８に対してアクセスを行う。このことによ
り、ＣＰＵ１はメモリ８に対してアクセスを行ったこと
なる。
【００１７】メモリ８はリフレッシュ動作の必要なメモ
リである為、ＣＰＵ１からのアクセスの他に、データを
保持する為に一定時間毎のリフレッシュ動作が必要にな
る。このリフレッシュ動作を行う回路が、リフレッシュ
制御回路５である。リフレッシュ制御回路５は、Ｉ／Ｏ
アクセス信号１１または、リフレッシュ要求信号１４の
いずれかの信号が入力されると、メモリ制御回路３に対
してバス要求信号１３を出力しメモリ制御バス１５の明
け渡しを要求する。バス要求信号１３を受け取ったメモ
リ制御回路３は、メモリ８に対してアクセス中でなけれ
ば、直ちにバス許可信号１２を出力し、メモリ８に対し
てアクセス中であれば、メモリ８に対するアクセスをサ
イクルの切れ目で中断してからバス許可信号１２を出力
する。バス許可信号１２を受け取ったリフレッシュ制御
回路５は、メモリ制御バス１５にリフレッシュ動作の信
号を出力し、メモリ８のリフレッシュ動作を実行し、リ
フレッシュ信号１８をリフレッシュカウンタ回路７に出
力する。
リである為、ＣＰＵ１からのアクセスの他に、データを
保持する為に一定時間毎のリフレッシュ動作が必要にな
る。このリフレッシュ動作を行う回路が、リフレッシュ
制御回路５である。リフレッシュ制御回路５は、Ｉ／Ｏ
アクセス信号１１または、リフレッシュ要求信号１４の
いずれかの信号が入力されると、メモリ制御回路３に対
してバス要求信号１３を出力しメモリ制御バス１５の明
け渡しを要求する。バス要求信号１３を受け取ったメモ
リ制御回路３は、メモリ８に対してアクセス中でなけれ
ば、直ちにバス許可信号１２を出力し、メモリ８に対し
てアクセス中であれば、メモリ８に対するアクセスをサ
イクルの切れ目で中断してからバス許可信号１２を出力
する。バス許可信号１２を受け取ったリフレッシュ制御
回路５は、メモリ制御バス１５にリフレッシュ動作の信
号を出力し、メモリ８のリフレッシュ動作を実行し、リ
フレッシュ信号１８をリフレッシュカウンタ回路７に出
力する。
【００１８】Ｉ／Ｏ監視回路２は、ＣＰＵバス１０の信
号を監視し、ＣＰＵ１からメモリ８以外のデバイス、例
えばＩ／ＯやＲＯＭ等に対してのアクセスが発生する毎
に、リフレッシュ制御回路５に対してＩ／Ｏアクセス信
号１１を出力し、メモリ８に対するリフレッシュ動作を
発生させる。この場合のリフレッシュ動作は、Ｉ／Ｏ監
視回路２がメモリ８に対するアクセスでないことを確認
している為、ＣＰＵ１からメモリ８に対するアクセスを
中断させることなく、リフレッシュ動作を行うことがで
きる。
号を監視し、ＣＰＵ１からメモリ８以外のデバイス、例
えばＩ／ＯやＲＯＭ等に対してのアクセスが発生する毎
に、リフレッシュ制御回路５に対してＩ／Ｏアクセス信
号１１を出力し、メモリ８に対するリフレッシュ動作を
発生させる。この場合のリフレッシュ動作は、Ｉ／Ｏ監
視回路２がメモリ８に対するアクセスでないことを確認
している為、ＣＰＵ１からメモリ８に対するアクセスを
中断させることなく、リフレッシュ動作を行うことがで
きる。
【００１９】比較回路４は、メモリ８にとって最低限必
要なリフレッシュの回数を確保する為のタイミングを作
成するタイマー回路９からのタイマー信号１９の発生し
た回数をカウントするタイマーカウンタ回路６のタイマ
ーカウンタ値１６と、リフレッシュ動作が行われた時に
発生するリフレッシュ信号１８の回数をカウントするリ
フレッシュカウンタ回路７のリフレッシュカウンタ値１
７の２つのカウント値を比較して、リフレッシュカウン
タ値１７よりもタイマーカウンタ値１６の方が大きくな
った場合にリフレッシュ要求信号１４を出力し、メモリ
８に対するリフレッシュ動作を発生させる。この場合の
リフレッシュ動作は、独立して動作するタイマー回路９
の発生させるタイミングによってリフレッシュ動作が発
生する為、ＣＰＵ１からメモリ８へのアクセスを途中で
中断させる可能性がある。
要なリフレッシュの回数を確保する為のタイミングを作
成するタイマー回路９からのタイマー信号１９の発生し
た回数をカウントするタイマーカウンタ回路６のタイマ
ーカウンタ値１６と、リフレッシュ動作が行われた時に
発生するリフレッシュ信号１８の回数をカウントするリ
フレッシュカウンタ回路７のリフレッシュカウンタ値１
７の２つのカウント値を比較して、リフレッシュカウン
タ値１７よりもタイマーカウンタ値１６の方が大きくな
った場合にリフレッシュ要求信号１４を出力し、メモリ
８に対するリフレッシュ動作を発生させる。この場合の
リフレッシュ動作は、独立して動作するタイマー回路９
の発生させるタイミングによってリフレッシュ動作が発
生する為、ＣＰＵ１からメモリ８へのアクセスを途中で
中断させる可能性がある。
【００２０】汎用的なメモリにおいて、最低限必要なリ
フレッシュの回数は、１６［ｍｓ］の間に１０２４回と
なる為、本発明のリフレッシュカウンタ回路７は、１０
２３までカウントして動作を停止し、タイマーカウンタ
回路６のタイマーカウンタ値１６が１０２４となった時
点で、強制的にリフレッシュ動作をさせる。この結果に
より、リフレッシュ信号１８が入力されることによって
リフレッシュカウンタ値１７を０に戻して動作を再開す
る。また、この時、タイマーカウンタ回路６のタイマー
カウンタ値１６も０も戻される。このことにより、１６
［ｍｓ］中に１０２４回以上のＩ／Ｏアクセスが発生し
てしまい、偏ったりリフレッシュ動作のために、リフレ
ッシュ動作が発生しなくなることを防止する。
フレッシュの回数は、１６［ｍｓ］の間に１０２４回と
なる為、本発明のリフレッシュカウンタ回路７は、１０
２３までカウントして動作を停止し、タイマーカウンタ
回路６のタイマーカウンタ値１６が１０２４となった時
点で、強制的にリフレッシュ動作をさせる。この結果に
より、リフレッシュ信号１８が入力されることによって
リフレッシュカウンタ値１７を０に戻して動作を再開す
る。また、この時、タイマーカウンタ回路６のタイマー
カウンタ値１６も０も戻される。このことにより、１６
［ｍｓ］中に１０２４回以上のＩ／Ｏアクセスが発生し
てしまい、偏ったりリフレッシュ動作のために、リフレ
ッシュ動作が発生しなくなることを防止する。
【００２１】次に本発明の実施例の動作について、図を
参照して詳細に説明する。
参照して詳細に説明する。
【００２２】図２は、本実施例のＩ／Ｏアクセスにより
リフレッシュ動作を示すタイムチャートである。
リフレッシュ動作を示すタイムチャートである。
【００２３】ＣＰＵ１がメモリにアクセスを行う時はＣ
ＰＵバス１０上に、メモリアクセスを示す信号が出力さ
れ、メモリ制御バス１５に、メモリアクセスを示す信号
を出力することにより、メモリアクセスが行われる。
ＰＵバス１０上に、メモリアクセスを示す信号が出力さ
れ、メモリ制御バス１５に、メモリアクセスを示す信号
を出力することにより、メモリアクセスが行われる。
【００２４】また、ＣＰＵ１がＩ／Ｏアクセスを行う時
はＣＰＵバス１０上に、Ｉ／Ｏアクセスを示す信号が出
力され、この信号を検出して出力されるＩ／Ｏアクセス
信号１１をきっかけとしてメモリ制御バス１５にリフレ
ッシュ動作を示す信号が出力されることにより、メモリ
８のリフレッシュ動作が行われる。この時、メモリ制御
バス１５の使用権を確認する信号としてバス要求信号１
３が出力されるが、Ｉ／Ｏアクセス中である為、問題な
くバス許可信号１２が発生し、リフレッシュ動作を行う
ことができる。
はＣＰＵバス１０上に、Ｉ／Ｏアクセスを示す信号が出
力され、この信号を検出して出力されるＩ／Ｏアクセス
信号１１をきっかけとしてメモリ制御バス１５にリフレ
ッシュ動作を示す信号が出力されることにより、メモリ
８のリフレッシュ動作が行われる。この時、メモリ制御
バス１５の使用権を確認する信号としてバス要求信号１
３が出力されるが、Ｉ／Ｏアクセス中である為、問題な
くバス許可信号１２が発生し、リフレッシュ動作を行う
ことができる。
【００２５】さらに、Ｉ／Ｏアクセス毎に実行されるリ
フレッシュ動作により、リフレッシュ信号１８が発生
し、リフレッシュカウンタ値を増加させる。
フレッシュ動作により、リフレッシュ信号１８が発生
し、リフレッシュカウンタ値を増加させる。
【００２６】図３は、実施例のタイマーによるリフレッ
シュ動作を示すタイムチャートである。
シュ動作を示すタイムチャートである。
【００２７】タイマー信号１９が入力されると、タイマ
ーカウンタ値１６が増加し、リフレッシュカウンタ値１
７と比較してタイマーカウンタ値１６の方が大きくなれ
ば、リフレッシュ要求信号１４が出力される。図３で最
初のタイマー信号１９が発生した場合は、リフレッシュ
カウンタ値１７が「１０」に対して、タイマーカウンタ
値１６が「１１」になっているのでリフレッシュ要求信
号１４が発生し、バス要求信号１３が出力させる。この
時、ＣＰＵバス信号１０は、メモリアクセスになってい
ないので、バス許可信号１２が直ぐに出力され、リフレ
ッシュ動作が発生する。このリフレッシュ動作により、
リフレッシュ信号が発生し、リフレッシュカウンタ値１
７が「１１」に増加する為、タイマーカウンタ値１６と
同じ値になるので、リフレッシュ要求信号がなくなる。
また、このリフレッシュ動作中に発生したＣＰＵバス信
号１０のメモリアクセスは、リフレッシュ動作でメモリ
制御バス１５が使用中である為、リフレッシュ動作が終
了するまで待たされることになる。
ーカウンタ値１６が増加し、リフレッシュカウンタ値１
７と比較してタイマーカウンタ値１６の方が大きくなれ
ば、リフレッシュ要求信号１４が出力される。図３で最
初のタイマー信号１９が発生した場合は、リフレッシュ
カウンタ値１７が「１０」に対して、タイマーカウンタ
値１６が「１１」になっているのでリフレッシュ要求信
号１４が発生し、バス要求信号１３が出力させる。この
時、ＣＰＵバス信号１０は、メモリアクセスになってい
ないので、バス許可信号１２が直ぐに出力され、リフレ
ッシュ動作が発生する。このリフレッシュ動作により、
リフレッシュ信号が発生し、リフレッシュカウンタ値１
７が「１１」に増加する為、タイマーカウンタ値１６と
同じ値になるので、リフレッシュ要求信号がなくなる。
また、このリフレッシュ動作中に発生したＣＰＵバス信
号１０のメモリアクセスは、リフレッシュ動作でメモリ
制御バス１５が使用中である為、リフレッシュ動作が終
了するまで待たされることになる。
【００２８】次に、２番目のタイマー信号１９が発生し
た場合には、タイマーカウンタ値１６が「１２」になり
リフレッシュカウンタ値１７よりも大きくなって、リフ
レッシュ要求信号１４が出力され、バス要求信号１３も
出力されるが、メモリ制御バス信号１５がメモリアクセ
ス状態になっている為、バス許可信号１２はメモリへの
アクセスの切れ間まで待たされ発行される。このバス許
可信号１２により、メモリ８のリフレッシュ動作が実行
され、リフレッシュ信号によりリフレッシュカウンタ値
１７が増加してリフレッシュ動作が終了する。この場合
も、ＣＰＵバス１０の連続したメモリ８へのアクセスが
中断され、リフレッシュ動作の間、アクセスが待たされ
ることになる。
た場合には、タイマーカウンタ値１６が「１２」になり
リフレッシュカウンタ値１７よりも大きくなって、リフ
レッシュ要求信号１４が出力され、バス要求信号１３も
出力されるが、メモリ制御バス信号１５がメモリアクセ
ス状態になっている為、バス許可信号１２はメモリへの
アクセスの切れ間まで待たされ発行される。このバス許
可信号１２により、メモリ８のリフレッシュ動作が実行
され、リフレッシュ信号によりリフレッシュカウンタ値
１７が増加してリフレッシュ動作が終了する。この場合
も、ＣＰＵバス１０の連続したメモリ８へのアクセスが
中断され、リフレッシュ動作の間、アクセスが待たされ
ることになる。
【００２９】図４は、本実施例における比較回路４の動
作を示すタイムチャートである。
作を示すタイムチャートである。
【００３０】図４では、Ｉ／Ｏアクセス信号１１が連続
して４回入ることにより、リフレッシュ動作が４回発生
する。このことにより発生するリフレッシュ信号１８に
より、リフレッシュカウンタ値１７が４回増加し、「１
０」から「１４」に変化する。その後、発生するタイマ
ー信号１９によりタイマーカウンタ値１６が増加してい
くが、タイマー信号１９が４回発生するまでは、タイマ
ーカウンタ値１６が「１０」から「１４」に増加する
が、リフレッシュカウンタ値１７に比べて大きくならな
い為、リフレッシュ動作は発生しない。次に５回目のタ
イマー信号１９が発生した時にタイマーカウンタ値１６
が「１５」になり、初めてリフレッシュカウンタ値１７
の「１４」よりも大きくなる為、メモリ８のリフレッシ
ュ動作が発生する。
して４回入ることにより、リフレッシュ動作が４回発生
する。このことにより発生するリフレッシュ信号１８に
より、リフレッシュカウンタ値１７が４回増加し、「１
０」から「１４」に変化する。その後、発生するタイマ
ー信号１９によりタイマーカウンタ値１６が増加してい
くが、タイマー信号１９が４回発生するまでは、タイマ
ーカウンタ値１６が「１０」から「１４」に増加する
が、リフレッシュカウンタ値１７に比べて大きくならな
い為、リフレッシュ動作は発生しない。次に５回目のタ
イマー信号１９が発生した時にタイマーカウンタ値１６
が「１５」になり、初めてリフレッシュカウンタ値１７
の「１４」よりも大きくなる為、メモリ８のリフレッシ
ュ動作が発生する。
【００３１】このようにしてＩ／Ｏアクセス信号１１の
入った数だけ、タイマー信号１９によるメモリ８のリフ
レッシュ動作の回数を減らすことができる。
入った数だけ、タイマー信号１９によるメモリ８のリフ
レッシュ動作の回数を減らすことができる。
【００３２】次に、本発明の他の実施例について説明す
る。
る。
【００３３】図１に示した実施例では、ＣＰＵ１からメ
モリ８へのアクセスではないことをＣＰＵバス１０のＩ
／Ｏアクセス状態を監視することにより実現している
が、これは、同じくＣＰＵバス１０上に存在するＲＯＭ
へのアクセスや、ＣＰＵバス１０上に存在するリフレッ
シュ動作の必要のないＳＲＡＭを使用したキャッシュメ
モリへのアクセスや、ＣＰＵ１の動作をＣＰＵバス１０
の動作状態を監視することでＣＰＵ１が動作していない
アイドル状態を検出する等、ＣＰＵ１からメモリ８への
アクセスでないことを判別できる動作であれば、その動
作を監視することで同様の効果を得ることができる。
モリ８へのアクセスではないことをＣＰＵバス１０のＩ
／Ｏアクセス状態を監視することにより実現している
が、これは、同じくＣＰＵバス１０上に存在するＲＯＭ
へのアクセスや、ＣＰＵバス１０上に存在するリフレッ
シュ動作の必要のないＳＲＡＭを使用したキャッシュメ
モリへのアクセスや、ＣＰＵ１の動作をＣＰＵバス１０
の動作状態を監視することでＣＰＵ１が動作していない
アイドル状態を検出する等、ＣＰＵ１からメモリ８への
アクセスでないことを判別できる動作であれば、その動
作を監視することで同様の効果を得ることができる。
【００３４】さらに、汎用的なメモリの最低限必要なリ
フレッシュの回数は、１６［ｍｓ］の間に１０２４回と
なる為、図１の実施例では、リフレッシュカウンタ回路
７は、１０２３までのカウントで動作を停止すると説明
したが、一般にメモリの最低限必要なリフレッシュの回
数が、Ｔ［ｍｓ］の間でＮ回であった場合は、リフレッ
シュカウンタ回路７は、（Ｎ−１）回で動作を停止し、
Ｎ回目のリフレッシュ動作が発生した時に動作を再開す
ることになる。この時、タイマー回路９が発生させるタ
イマー信号１９は、Ｔ／Ｎ［ｍｓ］に１回となる。
フレッシュの回数は、１６［ｍｓ］の間に１０２４回と
なる為、図１の実施例では、リフレッシュカウンタ回路
７は、１０２３までのカウントで動作を停止すると説明
したが、一般にメモリの最低限必要なリフレッシュの回
数が、Ｔ［ｍｓ］の間でＮ回であった場合は、リフレッ
シュカウンタ回路７は、（Ｎ−１）回で動作を停止し、
Ｎ回目のリフレッシュ動作が発生した時に動作を再開す
ることになる。この時、タイマー回路９が発生させるタ
イマー信号１９は、Ｔ／Ｎ［ｍｓ］に１回となる。
【００３５】
【発明の効果】本発明によれば、リフレッシュ動作の発
生した回数をカウントするカウンタ回路の値と、タイマ
ーによって最低限必要なリフレッシュ動作の回数をカウ
ントするカウンタ回路の値を比較回路で比較して、ＣＰ
Ｕからメモリへのアクセス以外で発生したリフレッシュ
動作の回数分だけタイマーによるリフレッシュ動作を省
略する構成としたため、ＣＰＵからメモリへのアクセス
を中断する可能性が減り、ＣＰＵからメモリへのアクセ
ス効率が上がるという効果がある。
生した回数をカウントするカウンタ回路の値と、タイマ
ーによって最低限必要なリフレッシュ動作の回数をカウ
ントするカウンタ回路の値を比較回路で比較して、ＣＰ
Ｕからメモリへのアクセス以外で発生したリフレッシュ
動作の回数分だけタイマーによるリフレッシュ動作を省
略する構成としたため、ＣＰＵからメモリへのアクセス
を中断する可能性が減り、ＣＰＵからメモリへのアクセ
ス効率が上がるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の実施例におけるＩ／Ｏアクセスによるリ
フレッシュ動作を示すタイムチャートである。
フレッシュ動作を示すタイムチャートである。
【図３】図１の実施例におけるタイマーによるリフレッ
シュ動作を示すタイムチャートである。
シュ動作を示すタイムチャートである。
【図４】図１の実施例における比較回路の動作を示すタ
イムチャートである。
イムチャートである。
【図５】従来技術の一例を示すブロック図である。
１ ＣＰＵ ２ Ｉ／Ｏ監視回路 ３ メモリ制御回路 ４ 比較回路 ５，５０ リフレッシュ制御回路 ６ タイマーカウンタ回路 ７ リフレッシュカウンタ回路 ８ メモリ ９ タイマー回路 １０ ＣＰＵバス １１ Ｉ／Ｏアクセス信号 １２ バス許可信号 １３ バス要求信号 １４ リフレッシュ要求信号 １５ メモリ制御バス １６ タイマーカウンタ値 １７ リフレッシュカウンタ値 １８ リフレッシュ信号 １９ タイマー信号。
Claims (5)
- 【請求項１】 一定時間毎にメモリのリフレシュ動作を
強制的に行うメモリ制御装置において、 前記メモリへのアクセス以外の動作を契機としてリフレ
シュ動作を行わせ、その回数分だけ前記強制的なリフレ
シュ動作を省略することを特徴とするメモリ制御装置。 - 【請求項２】 メモリにとって最低限必要なリフレシュ
動作の契機となるタイミングを作成するタイマー回路
と、 該タイミングの発生した回数をカウントするタイマーカ
ウント回路と、 実際に行われたリフレシュ動作の回数をカウントするリ
フレシュカウンタ回路と、 前記２つのカウンタ回路のカウント数を比較する比較回
路とを設け、前記タイマーカウンタ回路のカウント数の
方が大きい場合のみ前記強制的なリフレシュ動作の要求
を行うことを特徴とする請求項１記載のメモリ制御装
置。 - 【請求項３】 前記メモリへのアクセス以外の動作が、
入出力装置アクセス，ＲＯＭへのアクセス，リフレシュ
動作が不要なＳＲＡＭへのアクセス又はＣＰＵのアイド
ル状態であることを特徴とする請求項１記載のメモリ制
御装置。 - 【請求項４】 前記メモリへのアクセス以外の動作であ
るか否かは、ＣＰＵバス又はメモリ制御バスを監視する
ことによって検出することを特徴とする請求項１記載の
メモリ制御装置。 - 【請求項５】 前記メモリへのアクセス以外の動作を契
機とするリフレシュ動作は、該アクセスごとに行われる
ことを特徴とする請求項１記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8254893A JPH10106259A (ja) | 1996-09-26 | 1996-09-26 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8254893A JPH10106259A (ja) | 1996-09-26 | 1996-09-26 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10106259A true JPH10106259A (ja) | 1998-04-24 |
Family
ID=17271313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8254893A Pending JPH10106259A (ja) | 1996-09-26 | 1996-09-26 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10106259A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001184861A (ja) * | 1999-11-23 | 2001-07-06 | Robert Bosch Gmbh | Ｄｒａｍのリフレッシュ方法及びマイクロコントローラ |
| JP2006314660A (ja) * | 2005-05-16 | 2006-11-24 | Daiman:Kk | 遊技機 |
| JP2006314659A (ja) * | 2005-05-16 | 2006-11-24 | Daiman:Kk | 遊技機 |
| JP2008522339A (ja) * | 2004-11-24 | 2008-06-26 | クゥアルコム・インコーポレイテッド | 揮発性メモリの性能へのリフレッシュ動作の影響を最小化する方法およびシステム |
| JP2009157549A (ja) * | 2007-12-26 | 2009-07-16 | Yokogawa Electric Corp | Ｓｄｒａｍリフレッシュ制御装置 |
-
1996
- 1996-09-26 JP JP8254893A patent/JPH10106259A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001184861A (ja) * | 1999-11-23 | 2001-07-06 | Robert Bosch Gmbh | Ｄｒａｍのリフレッシュ方法及びマイクロコントローラ |
| JP2008522339A (ja) * | 2004-11-24 | 2008-06-26 | クゥアルコム・インコーポレイテッド | 揮発性メモリの性能へのリフレッシュ動作の影響を最小化する方法およびシステム |
| US7930471B2 (en) | 2004-11-24 | 2011-04-19 | Qualcomm Incorporated | Method and system for minimizing impact of refresh operations on volatile memory performance |
| US8171211B2 (en) | 2004-11-24 | 2012-05-01 | Qualcomm Incorporated | Method and system for minimizing impact of refresh operations on volatile memory performance |
| JP2006314660A (ja) * | 2005-05-16 | 2006-11-24 | Daiman:Kk | 遊技機 |
| JP2006314659A (ja) * | 2005-05-16 | 2006-11-24 | Daiman:Kk | 遊技機 |
| JP2009157549A (ja) * | 2007-12-26 | 2009-07-16 | Yokogawa Electric Corp | Ｓｄｒａｍリフレッシュ制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981110 |