JPH10106262A - 半導体メモリ - Google Patents

半導体メモリ

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JPH10106262A
JPH10106262A JP9252439A JP25243997A JPH10106262A JP H10106262 A JPH10106262 A JP H10106262A JP 9252439 A JP9252439 A JP 9252439A JP 25243997 A JP25243997 A JP 25243997A JP H10106262 A JPH10106262 A JP H10106262A
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】 【課題】ワードラインのイネーブル時間を減らし、オー
バラップ電流を減少させ、高速にし、電流の消耗を減ら
してチップの面積を減らし得る半導体メモリ素子を提供
しようとする。 【解決手段】ワードラインを階層的に構成し、ディコー
ディング信号も階層的に印加して選択されたブロックの
みで、従属ディコーディング信号をイネーブルさせ、ワ
ードラインのイネーブル時間を減らすように半導体素子
を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリに係る
もので、詳しくはレイアウト面積を増加させずに、ワー
ドライン(word line）を分割してデータアクセス(data
access）タイムを短縮し、電力消耗を減らす技術に関す
る。
【０００２】
【従来の技術】一般の半導体メモリは、ワードラインを
ポリシリコン(poly silicon)にて形成されるため、抵抗
が高くなり、ワードラインディコーダ(word line decod
er）から遠く離れたメモリセルまでディコーディング信
号が伝達される時間、即ち、データアクセス(data acce
ss）タイムが長くなるという欠点があった。
【０００３】そこで、そのような問題を解決するため、
図８に示すように、メモリセルアレイを複数個のブロッ
ク(block）１Ａ，１Ｂ、１Ｃに分割し、分割された各ブ
ロックを、抵抗が低く、寄生キャパシタンス(capacitan
ce）の少ないメタル層に形成した主ワードライン(main
word line)１５と従属ワードライン３Ａ、３Ｂ、３Ｃと
に分割してブロック選択信号により従属（分割）ワード
ライン(subword line)３Ａ、３Ｂ、３Ｃ中の何れか一つ
の従属ワードラインをイネーブルするように構成された
半導体メモリが知られている（米国特許4、542、486
号）。
【０００４】この半導体メモリでは、先ず、ローアドレ
ス(row address）により、各ローディコーダ（図示せ
ず）中の一つのディコーダがイネーブルされると、該当
の主ワードラインが、ハイにアクティブされ、次いで、
ブッロク選択信号１４Ａ、１４Ｂ、１４Ｃにより、所定
ブロックが選択される。そして、ローディコーダによっ
て選択された主ワードラインとカラムディコーダによっ
て選択されたブロック選択信号が夫々ハイにイネーブル
されると主ワードラインとブロック選択信号との接続さ
れたゲート（１６Ａ、１６Ｂ、１６Ｃ）中の何れか一つ
がターンオンして該当の従属ワードラインがイネーブル
される。
【０００５】然るに、このような構造においては、小容
量級のメモリ素子では問題がないが、６４Ｍビット以上
の半導体メモリでは、各ワードライン毎にメタル層が形
成されるので、チップの面積が大きくなって実際の半導
体素子に適用することが不可能となる。又、ブロック選
択信号が同時に複数のＡＮＤゲートに入力されるので、
ブロック選択信号の負荷容量が大きくなって電力の消耗
が多くなる。
【０００６】この点を改善するため、ワードラインを階
層化して複数のワードラインに一つのメタル層を割り当
て、駆動部により、ワードラインとメタル層とを選択的
に接続する構造の半導体メモリが開発されている（米国
特許5,416,748 号）。即ち、かかる半導体メモリは、図
９に示すように、メタル層の主ワードライン（ＭＷＬ−
１、・・・、ＭＷＬ−ｎ）と、各主ワードラインに同時
に接続された複数の従属ワードライン（ＳＷＬ）と、ロ
ーアドレスが入力されるローディコーダ（ＡＤ１）１０
と、複数の従属ワードライン中の所定従属ワードライン
を選択する従属ワードライン駆動部（ＳＷＤ）２０と、
選択されたワードラインの信号を増幅するセンスアンプ
(sense amp）３０と、ブロック選択信号を出力するブロ
ックディコーダ（ＢＤ）４０と、主ワードラインを駆動
するワードラインディコーダ５０と、ディコーディング
信号中の一つを選択する従属ディコーディング駆動部
（ＳＤＤ）６０と、を備えて構成されている。
【０００７】更に、ワードラインドライブディコーダ
（ＷＤＤ）は、図１０に示すようにブロック選択信号
（Ａ１１）及び、主ワードラインディコーディング信号
（Ａ１２、Ａ１３）を夫々入力する各ＮＡＮＤゲート５
１、５１１と、ＮＡＮＤゲート５１、５１１の出力を反
転する各インバータ５２、５２１と、その他、各Ｐ−Ｍ
ＯＳトランジスタ及びＮ−ＭＯＳトランジスタを有して
電圧を変換するレベルシフタと、を備えている。
【０００８】次に、かかる半導体メモリの動作を説明す
る。ローアドレス（ＡＤ１）がローディコーディング１
０によりディコーディングされ、一つの主ワードライン
がハイにアクティブされ、そのアクティブ状態が従属ワ
ードライン駆動部（ＳＷＤ）に伝達される。次いで、従
属ディコーディング駆動部（ＳＤＤ）にローアドレスの
一部が入力され、ディコーディング信号中の一つがハイ
にアクティブされる。
【０００９】次いで、ハイにアクティブされたディコー
ディング信号は図９に示すワードラインドライバディコ
ーダ（ＷＤＤ）に伝達され、ローアドレスによりイネー
ブルされたブロックディコーダ４０のディコーディング
信号と共に、選択されたブロックのワードラインドライ
バディコーダ（ＷＤＤ）を駆動させる。また、アクティ
ブされたワードラインドライバディコーダ（ＷＤＤ）か
らは、ディコーディング信号の選択されたブロック内の
従属ワードライン駆動部（ＳＷＤ）の従属パワーノード
（power node）だけにパワーを印加する従属ディコーデ
ィング信号が発生し、ハイにアクティブされた主ワード
ラインと従属ディコーディング信号の交差する位置の従
属ワードライン駆動部（ＳＷＤ）がアクティブされ、従
属ワードラインを駆動させる。
【００１０】
【発明が解決しようとする課題】然るに、このような従
来の半導体メモリにおいては、ワードラインディコーダ
において、ブロック信号及び従属ディコーディング信号
がＮＡＮＤゲート（ＮＡＮＤ gate)に入力され、複数の
ワードラインドライバディコーダが同時にイネーブルさ
れるようになっているため、電力の消耗が多くなる。ま
た、各ブロック毎に従属ディコーディング駆動部が配置
されるため、オーバラップ(overlap）して電流消耗が大
きい。さらに、各ブロック毎にＮＡＮＤゲート、インバ
ータ(inverter)及び従属ディコーディング駆動部が夫々
配置されるため、チップの製造時、レイアウト(layout)
の面積が大きくなるという不都合な点があった。
【００１１】本発明は、このような従来の課題に鑑みて
なされたもので、レイアウトの面積を増加させることな
く、データのアクセス時間を短縮し、電力消耗を減らし
得る半導体メモリを提供することを目的とする。
【００１２】
【課題を解決するための手段】このため、請求項１の発
明にかかる半導体メモリは、アドレス信号により主ワー
ドラインを駆動し、ブロック選択信号を発生するローデ
ィコーダと、アドレス信号により主ディコーディング信
号を発生する従属ワードラインイネーブル部と、該主デ
ィコーディング信号を一時記憶し、メモリセルアレイブ
ロックに伝達するワードディコーダードライバと、前記
メモリセルアレイブロック内に配置され、前記ブロック
選択信号及びワードラインディコーダードライバから伝
達された主ディコーディング信号に基づいて、選択され
たメモリセルアレイブロック内の従属ディコーディング
信号をイネーブルするブロックワードディコーダードラ
イバと、前記従属ディコーディング信号に基づいて、駆
動された主ワードラインの従属ワードラインを駆動する
従属ワードラインドライバと、を備えるようにした。
【００１３】かかる構成によれば、アドレス信号に基づ
いてローディコーダにより主ワードラインが駆動され、
ブロック選択信号が発生する。また、従属ワードライン
イネーブル部では、アドレス信号に基づいて主ディコー
ディング信号が発生する。主ディコーディング信号はワ
ードディコーダードライバに一時記憶され、メモリセル
アレイブロックに伝達される。従属ディコーディング信
号は、ブロック選択信号及び主ディコーディング信号に
基づいて、ブロックワードディコーダードライバにより
イネーブルされる。そして、従属ディコーディング信号
に基づいて、従属ワードラインドライバにより、駆動さ
れた主ワードラインの従属ワードラインが駆動される。
【００１４】請求項２の発明にかかる半導体メモリで
は、前記従属ワードラインイネーブル部は、アドレス信
号とイネーブル信号とを否定論理積して出力するＮＡＮ
Ｄゲートと、該ＮＡＮＤゲートの出力を反転させ、反転
信号を出力するインバータと、前記ＮＡＮＤゲートの出
力とインバータから出力された反転信号によりレベルを
シフトするレベルシフタと、を備えて構成されている。
【００１５】かかる構成によれば、従属ワードラインイ
ネーブルブロックにアドレス信号も一緒に入力され、イ
ネーブル信号のタイミングが調整される。また、アドレ
ス信号はレベルシフティングされ、シフトされた信号が
主ディコーディング信号としてローディングされる。請
求項３の発明にかかる半導体メモリでは、前記レベルシ
フタは、電源と接地との間に、直列接続されたＰＭＯＳ
トランジスタ及びＮＭＯＳトランジスタを２つ並列に接
続し、一方のＰＭＯＳトランジスタとＮＭＯＳトランジ
スタとの接続点を、直列接続されたもう一方のＰＭＯＳ
トランジスタのゲートに接続し、一方のＮＭＯＳトラン
ジスタのゲートをＮＡＮＤゲートの出力端に接続し、も
う一方のＮＭＯＳトランジスタのゲートをインバータを
介してＮＡＮＤゲートの出力端に接続されて構成されて
いる。
【００１６】かかる構成によれば、４つのトランジスタ
によりレベルシフティングが行われ、インバータはレベ
ルシフタの出力を駆動する。請求項４の発明にかかる半
導体メモリでは、前記ワードディコーダードライバは、
直列接続された二つのインバータを備えて構成されてい
る。かかる構成によれば、既にレベルシフティングされ
た主ディコーディング信号が２つのインバータを経てメ
モリアレイ内部に伝達される。
【００１７】請求項５の発明にかかる半導体メモリで
は、前記ブロックワードディコーダードライバは、ワー
ドディコーダードライバと接地間に、２つのＮＭＯＳト
ランジスタを直列接続し、ワードディコーダードライバ
側のＮＭＯＳトランジスタのゲートには、スイッチング
するスイッチトランジスタを介してブロック選択信号を
印加し、接地側のＮＭＯＳトランジスタのゲートには、
ブロック選択信号の反転信号を印加し、２つのＮＭＯＳ
トランジスタの接続点から従属ディコーディング信号を
出力するように構成されている。
【００１８】かかる構成によれば、ワードディコーダー
ドライバ側のＮＭＯＳトランジスタのゲートへのブロッ
ク選択信号の入力はスイッチトランジスタにより制御さ
れる。そして、主ディコーディング信号が入力され、か
つ、ブロック選択信号がスイッチトランジスタを介して
かかるＮＭＯＳトランジスタのゲートに入力されたとき
に従属ディコーディング信号がイネーブルされる。この
ようにして、ブロックワードディコーダードライバは主
ディコーディング信号を受け、特定のブロックの従属デ
ィコーディング信号のみがアクティブとなる。
【００１９】請求項６の発明にかかる半導体メモリで
は、前記ブロックワードディコーダードライバは、主デ
ィコーディング信号入力端と接地間に、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタとを直列接続し、該ＰＭ
ＯＳトランジスタと並列にＮＭＯＳトランジスタを接続
し、直列接続されたＰＭＯＳトランジスタ及びＮＭＯＳ
トランジスタのゲートには、ブロック選択信号の反転信
号を印加し、ＰＭＯＳトランジスタと並列に接続された
ＮＭＯＳトランジスタのゲートには、ブロック選択信号
を印加し、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タとの接続点から従属ディコーディング信号を出力する
ように構成されている。
【００２０】請求項７の発明にかかる半導体メモリで
は、前記従属ワードラインドライバは、２つのＮＭＯＳ
トランジスタを直列接続して一方のＮＭＯＳトランジス
タのドレインに従属ディコーディング信号を入力し、も
う一方のＮＭＯＳトランジスタのソースを接地し、一方
のＮＭＯＳトランジスタのゲートには、スイッチトラン
ジスタを介して主ワードライン信号を印加し、もう一方
のＮＭＯＳトランジスタのゲートには、主ワードライン
の反転信号を印加し、２つのＮＭＯＳトランジスタの接
続点から信号を出力するように構成されている。
【００２１】かかる構成によれば、主ワードライン信号
の入力はスイッチトランジスタによって制御される。そ
して、一方のトランジスタのドレインに従属ディコーデ
ィング信号が入力され、そのゲートに主ワードライン信
号が入力されたときに信号が出力される。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図７に基づいて説明する。まず、本発明に係る半導体
メモリの第１の実施の形態について説明する。図１は、
第１の実施の形態の回路を示す。この図１において、半
導体メモリは、ローアドレス信号(row address）を受け
てディコーディングし、所定の従属ワードラインドライ
バ１５０を有するブロックをイネーブルするためのブロ
ック選択信号及び主ワードラインイネーブル信号を発生
するローディコーダ１１０と、ローアドレス信号を受け
てディコーディングし、主ディコーディング信号を発生
する従属ワードラインイネーブル部（ＳＷＬＥＮ：sub-
word line enable）１２０と、バフア(buffer)動作を行
って主ディコーディング信号をセルアレイブロックに伝
達するワードディコーダードライバ（ＷＤＤＲＶ：word
decoder drive）１３０と、ブロック選択信号及び主デ
ィコーディング信号により所定ブロックの従属ディコー
ディング信号のみをイネーブルするブロックワードディ
コーダードライバ（ＢＷＤＤＲＶ：block word decoder
driver)１４０と、ハイにアクティブされた主ワードラ
イン及び従属ディコーディング信号を結合して従属ワー
ドラインを駆動する従属ワードラインドライバ（ＳＷＬ
ＤＲＶ：sub word line driver）１５０と、を備えて構
成されている。
【００２３】次に各ブロックの詳細な構成について説明
する。従属ワードラインイネーブル部１２０において
は、図２に示すように一つのアドレス信号（Ａ０）とイ
ネーブル信号とを否定論理積演算するＮＡＮＤゲート
（１２１Ａ）と、ＮＡＮＤゲート（１２１Ａ）の出力信
号を反転するインバータ（１２４Ａ）と、ＮＡＮＤゲー
ト（１２１Ａ）の出力をシフトするレベルシフタ１２５
と、を備えて構成されている。
【００２４】レベルシフタ１２５は、電圧Ｖｐｐの電源
と接続点Ｎ１との間に接続され、ゲートが接続点Ｎ２に
接続されたＰＭＯＳトランジスタ１２２Ａと、接続点Ｎ
１と接地Ｖｓｓ間に接続され、ゲートにＮＡＮＤゲート
１２１Ａの出力が印加されるＮＭＯＳトランジスタ１２
３Ａと、電圧Ｖｐｐの電源と接続点Ｎ２間に接続され、
ゲートが接続点Ｎ１に接続されたＰＭＯＳトランジスタ
１２２Ｂと、接続点Ｎ２と電圧Ｖｓｓの電源の間に接続
され、ゲートにＮＡＮＤゲート１２１Ａの出力反転信号
が印加されるＮＭＯＳトランジスタ１２３Ｂと、接続点
Ｎ２の信号を反転させるインバータ１２４Ｂと、インバ
ータ１２４Ｂの出力を再び反転させるインバータ１２４
Ｃと、を備えて構成されている。
【００２５】従って、ＮＡＮＤゲート１２１Ａに入力さ
れるローアドレスＡ０とイネーブル信号とが全て”１”
になると、ＮＡＮＤゲート１２１Ａからは、”０”が出
力され、ＮＭＯＳトランジスタ１２３Ａがオフし、ＰＭ
ＯＳトランジスタ１２２Ｂは、オフになり、ＮＡＮＤゲ
ート１２３Ａの出力が反転し、ＮＭＯＳトランジスタ１
２３Ｂはオンになって、接続点Ｎ２の電位が０になり、
各インバータ１２４Ｂ、１２４Ｃを通って二回反転した
結果、元の接続点Ｎ２の電位が０となり、主ディコーデ
ィング信号ＭＷＤだけがイネーブルされるようになる。
【００２６】ワードディコーダードライバ(WORD DECODE
R DRIVER）１３０においては、図３に示すように、ブー
スティング(boosting)回路として、次のように構成され
ている。即ち、二つのインバータが直列接続され、ブロ
ック信号及び主ディコーディング信号を受けて、選択さ
れたブロックの従属ディコーディング信号をイネーブル
させる。このとき、主ディコーディング信号はブロック
ワードディコーダードライバ１４０にパワーを供給す
る。
【００２７】ブロックワードディコーダードライバ１４
０においては、図４に示すように、ワードディコーダー
ドライバ１３０と出力接続点Ｎ０間に接続され、ゲート
にブロック選択信号が印加されるＮＭＯＳトランジスタ
１４２と、ＮＭＯＳトランジスタ１４２のゲートにブロ
ック選択信号ＢＳが印加又は遮断されるようにブロック
選択信号をスイッチングするＮＭＯＳトランジスタ１４
１と、出力接続点Ｎ０と接地間に接続され、ゲートにブ
ロック選択信号の反転信号が印加されるＮＭＯＳトラン
ジスタ１４３と、を備えて構成され、ブロック選択信号
及び主ディコーディング信号に基づいて従属ディコーデ
ィング信号ＳＷＤを発生する。
【００２８】従属ワードラインドライバ１５０において
は、図５に示すように、従属ワードラインと出力接続点
Ｎ０’間に接続され、ゲートに主ワードラインＧＷＬ信
号が印加するＮＭＯＳトランジスタ１５２と、ＮＭＯＳ
トランジスタ１５２のゲートが主ワードラインＧＷＬに
接続又は遮断されるようにスイッチング作用をするＮＭ
ＯＳトランジスタ１５１と、出力接続点Ｎ０’と接地間
に接続され、ゲートが主ワードライン／ＧＷＬに接続さ
れたＮＭＯＳトランジスタ１５３と、を備えて構成さ
れ、従属ディコーディング信号及び主ワードライン信号
により従属ワードラインを駆動してワードラインイネー
ブル動作をする。
【００２９】尚、ブロックワードラインディコーダード
ライバ１４０を図６に示すような構成にすることもでき
る。即ち、図６の回路では、安定的な回路動作と、動作
速度の改善のためにＣＭＯＳを使用したものであり、ワ
ードディコーダードライバ１３０と接続点Ｎ１０間に接
続され、ゲートにブロック選択信号の反転信号／ＢＳが
印加されるＰＭＯＳトランジスタ１４４と、接続点Ｎ１
０と接地間に接続され、ＰＭＯＳトランジスタ１４４と
共に、ブロック選択信号の反転信号／ＢＳが印加される
ＮＭＯＳドライバトランジスタ１４５と、ワードディコ
ーダードライバ１３０と出力接続点Ｎ１０間に接続さ
れ、ゲートにブロック選択信号ＢＳが印加されるＮＭＯ
Ｓトランジスタ１４６と、を備えている。
【００３０】次に作用を説明する。ローディコーダ１１
０はローアドレスを受け、主ワードライン（ＧＷＬ）中
の一つをイネーブルし、ブロック選択信号（ＢＳ）を発
生する。従属ワードラインイネーブル部１２０では、ロ
ーアドレスを受けて主ディコーディング信号（ＭＷＤ）
中の一つをハイにアクティブさせ、ワードディコーダー
ドライバ１３０を介してブロックワードディコーダード
ライバ１４０に伝達する。ここで、主ディコーディング
信号はブロックワードディコーダードライバ１４０のパ
ワーノードに伝達される。ブロックワードディコーダー
ドライバ１４０は、ブロック選択信号及び主ディコーデ
ィング信号を受けてイネーブルされ、従属ディコーディ
ング信号（ＳＷＤ）を発生させて従属ワードラインドラ
イバ（ＳＷＬＤＲＶ）１５０に伝達する。次いで、従属
ワードラインドライバ（ＳＷＬＤＲＶ）から主ワードラ
イン及び従属ディコーディング信号を受けて従属ワード
ラインを駆動し、ワードラインイネーブル動作を終了す
る。
【００３１】次に、本発明に係る半導体メモリ素子の第
２の実施の形態について説明する。図７は、第２の実施
の形態を示す回路図である。この図において、従属ワー
ドラインイネーブル部１２０は、ローディコーダ１１０
と共にセルアレイ部毎に配置されている。その他は、第
１の実施の形態と同様に構成されている。
【００３２】
【発明の効果】以上、説明したように、請求項１の発明
にかかる半導体メモリによれば、ワードラインを階層的
に形成し、ディコーディング信号も階層的に印加するよ
うにし、選択されたブロックだけの従属ディコーディン
グ信号がイネーブルされるように構成されているため、
ワードラインのイネーブルタイムを減らし、従属ワード
ラインイネーブル部で、只１回のディコーディングを行
って、複数のディコーディングブロックで発生するオー
バラップ電流を減少し得るという効果がある。
【００３３】請求項２の発明にかかる半導体メモリによ
れば、従属ワードラインイネーブルブロックにアドレス
信号も一緒に入力されるので、イネーブル信号のタイミ
ングを調整してアドレス信号がレベルシフティングさ
れ、ローディングされるという効果がある。請求項３の
発明にかかる半導体メモリによれば、４つのトランジス
タによりレベルシフティングが行われ、インバータはレ
ベルシフタの出力を駆動するので、レベルシフタのレイ
アウト面積を低減する。また、レベルシフタのローディ
ングがインバータのゲートのみで行われるため、レベル
シフタの速度が速くなり、消費電力が低減されるという
効果がある。
【００３４】請求項４の発明にかかる半導体メモリによ
れば、既にレベルシフティングされた主ディコーディン
グ信号が２つのインバータを経てメモリアレイ内部に伝
達されるので、従属ワードラインイネーブルブロックの
ローディングが低減される。請求項５の発明にかかる半
導体メモリによれば、ブロックワードディコーダードラ
イバは主ディコーディング信号を受け、特定のブロック
の従属ディコーディング信号のみがアクティブとなるの
で、主ディコーディング信号を減らし、電力の消耗を低
減できる。
【００３５】請求項６の発明にかかる半導体メモリによ
れば、ブロックワードディコーダのドライバでレベルシ
フタを使用しないため、複数のブロックワードディコー
ダのドライバに流れるオーバラップ電流も顕著に減少す
るという効果がある。また、ドライバを３個のトランジ
スタだけで構成しているため、構造が簡単であり、レイ
アウトの面積を減らしてチップのサイズを縮小し、低廉
化を図り得るという効果がある。
【００３６】請求項７の発明にかかる半導体メモリによ
れば、従属ディコーディング信号を受けるため、主ワー
ドラインのローディングタイムを低減し、メモリのワー
ドラインイネーブルタイムを減少させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図。
【図２】図１の従属ワードラインイネーブル部の詳細回
路図。
【図３】図１のワードディコーダードライバの詳細回路
図。
【図４】図１の従属ワードラインドライバの詳細回路
図。
【図５】図１のブロックワードディコーダードライバの
回路図。
【図６】図１のブロックワードディコーダードライバの
別の回路図。
【図７】本発明の第２の実施の形態を示すブロック図。
【図８】従来の構成図。
【図９】従来の別の構成図。
【図１０】図９のディコーダの回路図。
【符号の説明】
１１０ ローディコーダ １２０ 従属ワードラインイネーブル部 １３０ ワードディコーダードライバ １４０ ブロックワードディコーダードライバ １５０ 従属ワードラインドライバ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】アドレス信号により主ワードライン（ＧＷ
    Ｌ）を駆動し、ブロック選択信号（ＢＳ）を発生するロ
    ーディコーダ（１１０）と、 アドレス信号により主ディコーディング信号（ＭＷＤ）
    を発生する従属ワードラインイネーブル部（１２０）
    と、 該主ディコーディング信号（ＭＷＤ）を一時記憶し、メ
    モリセルアレイブロックに伝達するワードディコーダー
    ドライバ（１３０）と、 前記メモリセルアレイブロック内に配置され、前記ブロ
    ック選択信号（ＢＳ）及びワードラインディコーダード
    ライバ（１３０）から伝達された主ディコーディング信
    号（ＭＷＤ）に基づいて、選択されたメモリセルアレイ
    ブロック内の従属ディコーディング信号（ＳＷＤ）をイ
    ネーブルするブロックワードディコーダードライバ（１
    ４０）と、 前記従属ディコーディング信号（ＳＷＤ）に基づいて、
    駆動された主ワードライン（ＧＷＬ）の従属ワードライ
    ン（ＳＷＬ）を駆動する従属ワードラインドライバ（１
    ５０）と、を備えたことを特徴とする半導体メモリ。
  2. 【請求項２】前記従属ワードラインイネーブル部（１２
    ０）は、 アドレス信号とイネーブル信号とを否定論理積して出力
    するＮＡＮＤゲート（１２１）と、 該ＮＡＮＤゲート（１２１）の出力を反転させ、反転信
    号を出力するインバータ（１２４）と、 前記ＮＡＮＤゲート（１２１）の出力とインバータ（１
    ２４）から出力された反転信号によりレベルをシフトす
    るレベルシフタ（１２５）と、を備えて構成されたこと
    を特徴とする請求項１記載の半導体メモリ。
  3. 【請求項３】前記レベルシフタ（１２５）は、電源と接
    地との間に、直列接続されたＰＭＯＳトランジスタ及び
    ＮＭＯＳトランジスタを２つ並列に接続し、一方のＰＭ
    ＯＳトランジスタとＮＭＯＳトランジスタとの接続点
    を、直列接続されたもう一方のＰＭＯＳトランジスタの
    ゲートに接続し、一方のＮＭＯＳトランジスタのゲート
    をＮＡＮＤゲート（１２１）の出力端に接続し、もう一
    方のＮＭＯＳトランジスタのゲートをインバータ（１２
    ４）を介してＮＡＮＤゲート（１２１）の出力端に接続
    されて構成されたことを特徴とする請求項２記載の半導
    体メモリ。
  4. 【請求項４】前記ワードディコーダードライバ（１３
    ０）は、直列接続された二つのインバータを備えて構成
    されたことを特徴とする請求項１〜請求項３のいずれか
    １つに記載の半導体メモリ。
  5. 【請求項５】前記ブロックワードディコーダードライバ
    （１４０）は、ワードディコーダードライバ（１３０）
    と接地間に、２つのＮＭＯＳトランジスタ（１４２、１
    ４３）を直列接続し、ワードディコーダードライバ（１
    ３０）側のＮＭＯＳトランジスタ（１４２）のゲートに
    は、スイッチングするスイッチトランジスタ（１４１）
    を介してブロック選択信号を印加し、接地側のＮＭＯＳ
    トランジスタ（１４２）のゲートには、ブロック選択信
    号の反転信号を印加し、２つのＮＭＯＳトランジスタ
    （１４２、１４３）の接続点から従属ディコーディング
    信号（ＳＷＤ）を出力するように構成されたことを特徴
    とする請求項１〜請求項４のいずれか１つに記載の半導
    体メモリ。
  6. 【請求項６】前記ブロックワードディコーダードライバ
    （１４０）は、主ディコーディング信号（ＭＷＤ）入力
    端と接地間に、ＰＭＯＳトランジスタ（１４４）とＮＭ
    ＯＳトランジスタ（１４５）とを直列接続し、該ＰＭＯ
    Ｓトランジスタ（１４４）と並列にＮＭＯＳトランジス
    タ（１４６）を接続し、直列接続されたＰＭＯＳトラン
    ジスタ（１４４）及びＮＭＯＳトランジスタ（１４５）
    のゲートには、ブロック選択信号の反転信号を印加し、
    ＰＭＯＳトランジスタ（１４４）と並列に接続されたＮ
    ＭＯＳトランジスタ（１４６）のゲートには、ブロック
    選択信号を印加し、ＰＭＯＳトランジスタ（１４４）と
    ＮＭＯＳトランジスタ（１４５）との接続点から従属デ
    ィコーディング信号（ＳＷＤ）を出力するように構成さ
    れたことを特徴とする請求項１〜請求項４のいずれか１
    つに記載の半導体メモリ。
  7. 【請求項７】前記従属ワードラインドライバ（１５０）
    は、２つのＮＭＯＳトランジスタ（１５２、１５３）を
    直列接続して一方のＮＭＯＳトランジスタ（１５２）の
    ドレインに従属ディコーディング信号（ＳＷＤ）を入力
    し、もう一方のＮＭＯＳトランジスタ（１５３）のソー
    スを接地し、一方のＮＭＯＳトランジスタ（１５２）の
    ゲートには、スイッチトランジスタ（１５１）を介して
    主ワードライン信号（ＧＷＬ）を印加し、もう一方のＮ
    ＭＯＳトランジスタ（１５３）のゲートには、主ワード
    ラインの反転信号（／ＧＷＬ）を印加し、２つのＮＭＯ
    Ｓトランジスタ（１５２、１５３）の接続点から信号を
    出力するように構成されたことを特徴とする請求項１〜
    請求項６のいずれか１つに記載の半導体メモリ。
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