JPH0437515B2 - - Google Patents
Info
- Publication number
- JPH0437515B2 JPH0437515B2 JP62175034A JP17503487A JPH0437515B2 JP H0437515 B2 JPH0437515 B2 JP H0437515B2 JP 62175034 A JP62175034 A JP 62175034A JP 17503487 A JP17503487 A JP 17503487A JP H0437515 B2 JPH0437515 B2 JP H0437515B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- bus
- cas
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
- G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、半導体メモリ、より具体的には、ペ
ージ・モードの速度性能を改善する多重双成入出
力線対を備えた動的ランダム・アクセス・メモリ
（DRAM）に関する。
ージ・モードの速度性能を改善する多重双成入出
力線対を備えた動的ランダム・アクセス・メモリ
（DRAM）に関する。
Ｂ 従来技術
動的ランダム・アクセス・メモリ（DRAM）
は、データ記憶装置として、コンピユータ産業全
体にわたり広く使用されている。サイズが比較的
小型で、動作速度が速く記憶密度も高いので、特
にコンピユータ記憶システムの構築に適してい
る。
は、データ記憶装置として、コンピユータ産業全
体にわたり広く使用されている。サイズが比較的
小型で、動作速度が速く記憶密度も高いので、特
にコンピユータ記憶システムの構築に適してい
る。
一般に、DRAMは、行と列に編成された、蓄
積されている電荷の有無が１ビツトのデータを示
す、２進データ記憶セルの２次元アレイからな
る。記憶セルのうちから希望の記憶セルを選択し
てその中にあるデータを読み取つたりデータを書
き込んだりするために、複数のアドレス入力が
DRAMに設けられている。DRAMへの入力接続
の数を最小にし、したがつてパツケージのサイズ
と費用を最小にするために、アドレス入力は一般
に多重化されている。動作に当たつては、最初
に、最下位アドレス・ビツトがその当接のアドレ
ス入力に印加され、続いて行アドレス・ストロー
ブ（RAS）信号が肯定（印加と同意義、以下同
じ）される。RASが肯定されると、記憶装置ア
レイの行アドレスがDRAM内にラツチされる。
次に、列最上位アドレス入力が印加され、続いて
列アドレス・ストローブ（CAS）信号が肯定さ
れる。こうして印加された行と列のアドレスの特
定の組合せが、DRAM内で行アドレスと列アド
レスのデコーダ回路によつて復号されて、読取り
や書込みのために２進データ記憶セルの１つが選
択され、また、DRAMの動作が制御される。
積されている電荷の有無が１ビツトのデータを示
す、２進データ記憶セルの２次元アレイからな
る。記憶セルのうちから希望の記憶セルを選択し
てその中にあるデータを読み取つたりデータを書
き込んだりするために、複数のアドレス入力が
DRAMに設けられている。DRAMへの入力接続
の数を最小にし、したがつてパツケージのサイズ
と費用を最小にするために、アドレス入力は一般
に多重化されている。動作に当たつては、最初
に、最下位アドレス・ビツトがその当接のアドレ
ス入力に印加され、続いて行アドレス・ストロー
ブ（RAS）信号が肯定（印加と同意義、以下同
じ）される。RASが肯定されると、記憶装置ア
レイの行アドレスがDRAM内にラツチされる。
次に、列最上位アドレス入力が印加され、続いて
列アドレス・ストローブ（CAS）信号が肯定さ
れる。こうして印加された行と列のアドレスの特
定の組合せが、DRAM内で行アドレスと列アド
レスのデコーダ回路によつて復号されて、読取り
や書込みのために２進データ記憶セルの１つが選
択され、また、DRAMの動作が制御される。
すぐわかるように、２次元記憶装置アレイの形
状やアドレス入力の数などの要因に応じて、異な
る様々のデコーダ回路が使用できる。従来技術の
こうしたデコーダ回路の例としては、プルールス
テイング（Proelsting）等の２件の米国特許第
4156938号と第4477739号、メンヒ（Moench）の
２件の米国特許第4200917号と第4309629号、カム
ロ（Kamuro）の米国特許第4309629号、イワハ
シ（Iwahashi）の米国特許第4477884号などがあ
る。
状やアドレス入力の数などの要因に応じて、異な
る様々のデコーダ回路が使用できる。従来技術の
こうしたデコーダ回路の例としては、プルールス
テイング（Proelsting）等の２件の米国特許第
4156938号と第4477739号、メンヒ（Moench）の
２件の米国特許第4200917号と第4309629号、カム
ロ（Kamuro）の米国特許第4309629号、イワハ
シ（Iwahashi）の米国特許第4477884号などがあ
る。
Ｃ 発明が解決しようとする問題点
従来のデコーダ回路はその意図した適用業務に
は適しているかもしれないが、DRAMへの多重
データ・アクセスを高速で実行するのが望ましい
場合には、問題が生じる。ページ・モード動作と
言われるこの種のアクセスでは、通常、RASを
肯定状態に維持して、それによつて行アドレスを
２次元記憶アレイに供給することが必要である。
RASがこのように肯定されている間に、複数の
列アドレスおよび関連するCAS信号がDRAMに
順次供給される。このようにして、特定の行が選
択され、その行内の複数の列が順次アクセスされ
る。
は適しているかもしれないが、DRAMへの多重
データ・アクセスを高速で実行するのが望ましい
場合には、問題が生じる。ページ・モード動作と
言われるこの種のアクセスでは、通常、RASを
肯定状態に維持して、それによつて行アドレスを
２次元記憶アレイに供給することが必要である。
RASがこのように肯定されている間に、複数の
列アドレスおよび関連するCAS信号がDRAMに
順次供給される。このようにして、特定の行が選
択され、その行内の複数の列が順次アクセスされ
る。
現在知られているDRAMは、１対の入出力線、
すなわちバスを備えており、CASが肯定されて
いる間に複数の記憶アレイセンス・アンプの出力
を入出力線センス・アンプに接続するようになつ
ている。１対の入出力を使用するには、入出力対
が適度に事前充電されるように、CASの連続す
る肯定の間に最低限ある程度の時間間隔をとつて
おく必要がある。入出力線センス・アンプは本質
上差動型すなわち交差結合型の増幅装置なので、
入出力線対の２本の線間で電位を等しくし、それ
によつて、入出力線対上に現われるデータ・ビツ
トの状態を検知するセンス・アンプの適正な動作
を確保するために、このような事前充電を行なう
必要がある。CASの連続する肯定の間に１対の
入出力線を事前に充電しておく必要があるため、
ある所定の時間内にDRAMから読み取つたり
DRAMに記憶させたりできるビツト数が制限さ
れる。
すなわちバスを備えており、CASが肯定されて
いる間に複数の記憶アレイセンス・アンプの出力
を入出力線センス・アンプに接続するようになつ
ている。１対の入出力を使用するには、入出力対
が適度に事前充電されるように、CASの連続す
る肯定の間に最低限ある程度の時間間隔をとつて
おく必要がある。入出力線センス・アンプは本質
上差動型すなわち交差結合型の増幅装置なので、
入出力線対の２本の線間で電位を等しくし、それ
によつて、入出力線対上に現われるデータ・ビツ
トの状態を検知するセンス・アンプの適正な動作
を確保するために、このような事前充電を行なう
必要がある。CASの連続する肯定の間に１対の
入出力線を事前に充電しておく必要があるため、
ある所定の時間内にDRAMから読み取つたり
DRAMに記憶させたりできるビツト数が制限さ
れる。
Ｄ 問題を解決するための手段
データの記憶と検索を実行できる１組の回路と
その回路の事前充電を実行できる事前充電手段、
さらにデータの記憶と検索を同様に実行できるも
う１組の回路とその回路の事前充電を実行できる
もう１つの事前充電手段を備えた記憶装置によ
り、従来の問題は克服され、他の利点がもたらさ
れる。また、データの記憶と検索のために第１組
と第２組のどちらかの回路を選択し、同時にその
残りの組を事前充電するために、デコーダ、また
は制御回路が設けられている。
その回路の事前充電を実行できる事前充電手段、
さらにデータの記憶と検索を同様に実行できるも
う１組の回路とその回路の事前充電を実行できる
もう１つの事前充電手段を備えた記憶装置によ
り、従来の問題は克服され、他の利点がもたらさ
れる。また、データの記憶と検索のために第１組
と第２組のどちらかの回路を選択し、同時にその
残りの組を事前充電するために、デコーダ、また
は制御回路が設けられている。
本発明において、DRAMは２対の入出力線、
すなわち２本のバスからなり、１対の入出力線を
備えている通常のDRAMのほぼ２倍の速度をも
つ、２重ビツト、ページ・モード型のアクセスを
もたらす。
すなわち２本のバスからなり、１対の入出力線を
備えている通常のDRAMのほぼ２倍の速度をも
つ、２重ビツト、ページ・モード型のアクセスを
もたらす。
本発明では、デコーダまたは制御回路が、
CASから発生され、それぞれ入出力バスとその
関連する事前充電回路を制御する、２個の事前充
電CAS（PCAS）信号の供給を実行する。複数の
ビツト線センス・アンプからの出力が、第１と第
２の入出力バスに交互に接続される。ページ・モ
ードのアクセスの間に行なわれるCASが続いて
肯定され、次に肯定解除されるため、すなわちト
グルされるため、CASが肯定されるとき、第１
の入出力バスが活動状態になり、第２の入出力バ
スは非活動状態になつて、事前充電される。同様
に、CASが肯定解除されるとき、第１の入出力
線対は事前充電され、第２の入出力線対が活動状
態になる。デコーダ回路は、制御信号の状態に応
じて、１つのCASサイクルごとに２重ビツト・
モードでまたは通常の単一ビツト・モードで作動
する。
CASから発生され、それぞれ入出力バスとその
関連する事前充電回路を制御する、２個の事前充
電CAS（PCAS）信号の供給を実行する。複数の
ビツト線センス・アンプからの出力が、第１と第
２の入出力バスに交互に接続される。ページ・モ
ードのアクセスの間に行なわれるCASが続いて
肯定され、次に肯定解除されるため、すなわちト
グルされるため、CASが肯定されるとき、第１
の入出力バスが活動状態になり、第２の入出力バ
スは非活動状態になつて、事前充電される。同様
に、CASが肯定解除されるとき、第１の入出力
線対は事前充電され、第２の入出力線対が活動状
態になる。デコーダ回路は、制御信号の状態に応
じて、１つのCASサイクルごとに２重ビツト・
モードでまたは通常の単一ビツト・モードで作動
する。
本発明の方法によると、第１および第２の複数
のビツト線センス・アンプを第１および第２の入
出力センス・アンプに接続するために、第１およ
び第２の入出力バスが設けられている。個々のセ
ンス・アンプおよびその対応する入出力センス・
アンプの有効化を制御することにより、データが
その関連する入出力バスを介して転送される。同
時に、他方の入出力バスと関連する事前充電の回
路が有効化され、その入出力バスを事前充電させ
る。通常、CASが肯定されている間は、一方の
入出力バスがデータを転送する。CASが肯定解
除されている間は、他方の入出力バスがデータを
転送する。こうして、通常の単一ビツト・ペー
ジ・モードでは１データ・ビツトだけなのと対照
的に、本発明の２重ビツト・モードを使用する
と、CASサイクルごとに２データ・ビツトがも
たらされる。したがつて、通常のDRAMのほぼ
２倍のデータ転送速度が実現される。
のビツト線センス・アンプを第１および第２の入
出力センス・アンプに接続するために、第１およ
び第２の入出力バスが設けられている。個々のセ
ンス・アンプおよびその対応する入出力センス・
アンプの有効化を制御することにより、データが
その関連する入出力バスを介して転送される。同
時に、他方の入出力バスと関連する事前充電の回
路が有効化され、その入出力バスを事前充電させ
る。通常、CASが肯定されている間は、一方の
入出力バスがデータを転送する。CASが肯定解
除されている間は、他方の入出力バスがデータを
転送する。こうして、通常の単一ビツト・ペー
ジ・モードでは１データ・ビツトだけなのと対照
的に、本発明の２重ビツト・モードを使用する
と、CASサイクルごとに２データ・ビツトがも
たらされる。したがつて、通常のDRAMのほぼ
２倍のデータ転送速度が実現される。
添付図面と関連した以下の説明で、本発明の前
記の態様およびその他の特徴について説明する。
記の態様およびその他の特徴について説明する。
Ｅ 実施例
以下の説明では、信号が論理０の状態、すなわ
ち低レベルのとき、星印（＊）の前の信号名が肯
定されている、すなわち真であると見なされる。
逆に、信号が論理１の状態、すなわち高レベルの
場合、星印が後についていない信号名が肯定され
ていると見なされる。また、導電性がｎ型の金属
−酸化物−半導体電界効果トランジスタ
（MOSFET）のゲート電極に高レベル信号が印
加されると、トランジスタが活動化され、すなわ
ちオンになり、ゲート電極に低レベル信号が印加
されると、トランジスタがオフになる。逆に、導
電性がｐ型のMOSFETのゲート電極に低レベル
信号が印加されると、トランジスタがオンになる
が、そのゲート電極に高レベル信号が印加される
と、このトランジスタがオフになる。
ち低レベルのとき、星印（＊）の前の信号名が肯
定されている、すなわち真であると見なされる。
逆に、信号が論理１の状態、すなわち高レベルの
場合、星印が後についていない信号名が肯定され
ていると見なされる。また、導電性がｎ型の金属
−酸化物−半導体電界効果トランジスタ
（MOSFET）のゲート電極に高レベル信号が印
加されると、トランジスタが活動化され、すなわ
ちオンになり、ゲート電極に低レベル信号が印加
されると、トランジスタがオフになる。逆に、導
電性がｐ型のMOSFETのゲート電極に低レベル
信号が印加されると、トランジスタがオンになる
が、そのゲート電極に高レベル信号が印加される
と、このトランジスタがオフになる。
第１図には、複数のビツト線センス・アンプ１
０ａ，１０ｂ，１０ｃ，１０ｄから構成される、
DRAMの一部分が示されている。本発明による
と、センス・アンプ１０が複数のｎ型MOSFET
スイツチ１６ａないし１６ｈによつて、交互に、
それぞれ第１および第２の入出力線対、すなわち
第１入出力（Ｉ／O1）バス１２および第２入出
力（Ｉ／O2）バス１４に接続される。センス・
アンプ１０は４個示されているが、当然のことな
がら、実際に個数はDRAMのデータ記憶装置ア
レイのサイズに依存する。たとえば、アレイが
16384個の記憶素子のサイズをとる場合には、128
個のセンス・アンプが必要となる。
０ａ，１０ｂ，１０ｃ，１０ｄから構成される、
DRAMの一部分が示されている。本発明による
と、センス・アンプ１０が複数のｎ型MOSFET
スイツチ１６ａないし１６ｈによつて、交互に、
それぞれ第１および第２の入出力線対、すなわち
第１入出力（Ｉ／O1）バス１２および第２入出
力（Ｉ／O2）バス１４に接続される。センス・
アンプ１０は４個示されているが、当然のことな
がら、実際に個数はDRAMのデータ記憶装置ア
レイのサイズに依存する。たとえば、アレイが
16384個の記憶素子のサイズをとる場合には、128
個のセンス・アンプが必要となる。
第１入出力バス１２は、さらに、差動型すなわ
ち交差結合型の第１の入出力センス・アンプ
（Ｉ／O1 SA）２０の１対の端子１８ａおよび
１８ｂに接続される。関連する複数のビツト線入
力２２上に存在するデータ・ビツトに応じて第１
入出力バスの線１２をドライブするセンス・アン
プ１０ａと１０ｂのどちらかによつて第１入出力
バス１２の各線相互間に電位差が生じ、この電位
差をセンス・アンプ２０が感知する。センス・ア
ンプ１０ａまたは１０ｃによつてドライブされる
前に、第１入出力バス１２の線３０と３２相互間
の電位をほぼ等しくするために、第１の事前充電
回路（Ｉ／O1 PRECHG）２４が設けられてい
る。第１の事前充電回路２４は、通常１対のｐ型
MOSFET（図示せず）から構成される。これら
のＰ型MOSFETは、それぞれのソース電極が正
電圧に接続され、ドレイン電極が第１入出力バス
１２の当該の各線に接続され、ゲート電極が事前
充電有効化信号に接続されている。
ち交差結合型の第１の入出力センス・アンプ
（Ｉ／O1 SA）２０の１対の端子１８ａおよび
１８ｂに接続される。関連する複数のビツト線入
力２２上に存在するデータ・ビツトに応じて第１
入出力バスの線１２をドライブするセンス・アン
プ１０ａと１０ｂのどちらかによつて第１入出力
バス１２の各線相互間に電位差が生じ、この電位
差をセンス・アンプ２０が感知する。センス・ア
ンプ１０ａまたは１０ｃによつてドライブされる
前に、第１入出力バス１２の線３０と３２相互間
の電位をほぼ等しくするために、第１の事前充電
回路（Ｉ／O1 PRECHG）２４が設けられてい
る。第１の事前充電回路２４は、通常１対のｐ型
MOSFET（図示せず）から構成される。これら
のＰ型MOSFETは、それぞれのソース電極が正
電圧に接続され、ドレイン電極が第１入出力バス
１２の当該の各線に接続され、ゲート電極が事前
充電有効化信号に接続されている。
同様に、第２の入出力センス・アンプ（Ｉ／
O2 SA）２８の１対の入力端子２６ａと２６ｂ
に、第２入出力バス１４が接続されている。さら
に、第２入出力バス１４の各線３４および３６は
第２の事前充電回路（Ｉ／O2 PRECHG）３０
に接続されている。この充電回路の動作は第１の
事前充電回路２４の動作と同様である。
O2 SA）２８の１対の入力端子２６ａと２６ｂ
に、第２入出力バス１４が接続されている。さら
に、第２入出力バス１４の各線３４および３６は
第２の事前充電回路（Ｉ／O2 PRECHG）３０
に接続されている。この充電回路の動作は第１の
事前充電回路２４の動作と同様である。
上記の入出力バス、センス・アンプおよび事前
充電回路の動作を制御するために、本発明では、
制御回路とも呼ばれるデコーダ回路を設ける。次
に、この制御回路の動作について説明することに
する。
充電回路の動作を制御するために、本発明では、
制御回路とも呼ばれるデコーダ回路を設ける。次
に、この制御回路の動作について説明することに
する。
本発明によると、１つのCASサイクルごとに
２重ビツトのページ動作モードあ、２重ビツト制
御（DBC）３２信号の肯定によつて使用可能に
なる。DBC３２が高レベルであると、NANDゲ
ート３４に有効化入力が供給され、CAS*４０が
肯定されている、すなわち低レベルになつている
間は、インバータ３８を介してもう一方の有効化
入力３６が供給される。DBCが肯定されると、
さらに、インバータ５２の出力４８およびインバ
ータ５４の出力５０によつて、それぞれNAND
ゲート４２、および４４，４６が無効化される。
２重ビツト・モードを有効化し、通常の単一ビツ
ト動作モードを無効化するには、NANDゲート
４２，４４および４６を無効化する必要がある。
次に、この動作について詳しく考察することにす
る。DBC３２が肯定されている間は、ゲート４
２がNANDゲート５８に有効化入力５６を供給
し、ゲート３４によつてNANDゲート５８に第
２入力６０が供給される。インバータ３８とゲー
ト３４によつて２重反転がもたらされているの
で、入力６０に現われる信号は、CAS*４０の状
態を示すことになる。すなわち、ゲート５８の出
力６２はCAS*４０の反転であり、この出力６２
はインバータ６４でもう一度反転されて、インバ
ータ６４の出力６６がCAS*４０と同位相にな
る。すなわちCAS*４０が低レベルのとき、出力
６６は低レベルとなる。
２重ビツトのページ動作モードあ、２重ビツト制
御（DBC）３２信号の肯定によつて使用可能に
なる。DBC３２が高レベルであると、NANDゲ
ート３４に有効化入力が供給され、CAS*４０が
肯定されている、すなわち低レベルになつている
間は、インバータ３８を介してもう一方の有効化
入力３６が供給される。DBCが肯定されると、
さらに、インバータ５２の出力４８およびインバ
ータ５４の出力５０によつて、それぞれNAND
ゲート４２、および４４，４６が無効化される。
２重ビツト・モードを有効化し、通常の単一ビツ
ト動作モードを無効化するには、NANDゲート
４２，４４および４６を無効化する必要がある。
次に、この動作について詳しく考察することにす
る。DBC３２が肯定されている間は、ゲート４
２がNANDゲート５８に有効化入力５６を供給
し、ゲート３４によつてNANDゲート５８に第
２入力６０が供給される。インバータ３８とゲー
ト３４によつて２重反転がもたらされているの
で、入力６０に現われる信号は、CAS*４０の状
態を示すことになる。すなわち、ゲート５８の出
力６２はCAS*４０の反転であり、この出力６２
はインバータ６４でもう一度反転されて、インバ
ータ６４の出力６６がCAS*４０と同位相にな
る。すなわちCAS*４０が低レベルのとき、出力
６６は低レベルとなる。
また、インバータ６８，７０，７２、および７
４からなるインバータ連鎖に入力としてインバー
タ３８の出力３６が供給される結果、インバータ
７４の出力７６は出力６６と180度位相がずれる
ことになる。すなわち、出力６６が低レベルのと
き、出力７６が高レベルになる。このように、出
力７６も、CAS*４０と180度位相がずれる。上
記インバータ連鎖中で複数のインバータを使用す
るのは、出力６６と７６の両方が受ける回路伝播
遅延による信号遅延をほぼ等しくするためであ
る。
４からなるインバータ連鎖に入力としてインバー
タ３８の出力３６が供給される結果、インバータ
７４の出力７６は出力６６と180度位相がずれる
ことになる。すなわち、出力６６が低レベルのと
き、出力７６が高レベルになる。このように、出
力７６も、CAS*４０と180度位相がずれる。上
記インバータ連鎖中で複数のインバータを使用す
るのは、出力６６と７６の両方が受ける回路伝播
遅延による信号遅延をほぼ等しくするためであ
る。
NANDゲート７８および８０に、それぞれ入
力として出力６６及び７６が印加される。ゲート
７８の第２の入力はゲート４６の出力８２であ
り、この出力８２は２重ビツト動作モード中、高
レベルになる。ゲート７８のもう１つの入力は、
インバータ８６の出力８４である。インバータ８
６への入力は、行センス・アンプ・ラツチ
（RSAL*）８８信号である。RAS*１７８信号が
肯定されると、そのすぐあとDRAM行回路中の
（図に示されていない）他の回路によつて、
RSAL*８８が肯定される）第２図）。RSAL*８
８の肯定は、行センス・アンプのラツチ操作が完
了し、DRAMがすぐにでもCAS*４０の肯定に応
答できることを示す。
力として出力６６及び７６が印加される。ゲート
７８の第２の入力はゲート４６の出力８２であ
り、この出力８２は２重ビツト動作モード中、高
レベルになる。ゲート７８のもう１つの入力は、
インバータ８６の出力８４である。インバータ８
６への入力は、行センス・アンプ・ラツチ
（RSAL*）８８信号である。RAS*１７８信号が
肯定されると、そのすぐあとDRAM行回路中の
（図に示されていない）他の回路によつて、
RSAL*８８が肯定される）第２図）。RSAL*８
８の肯定は、行センス・アンプのラツチ操作が完
了し、DRAMがすぐにでもCAS*４０の肯定に応
答できることを示す。
こうして、ゲート７８の出力信号である、事前
充電CAS２（PCAS２*）９０がほぼCAS*４０
の反転となることが見てとれるであろう。ゲート
８０の出力信号である事前充電CAS１（PCAS１
＊）９２は、ほぼCAS*４０に一致し、ゲート８
０は出力８４によつて、また２重ビツト・モード
ではゲート４４の出力によつても有効化される。
充電CAS２（PCAS２*）９０がほぼCAS*４０
の反転となることが見てとれるであろう。ゲート
８０の出力信号である事前充電CAS１（PCAS１
＊）９２は、ほぼCAS*４０に一致し、ゲート８
０は出力８４によつて、また２重ビツト・モード
ではゲート４４の出力によつても有効化される。
動作に当たつて、２重ビツト動作モード中に
CAS*４０が肯定されると、PCAS１*９２の低レ
ベル信号がバツフア９４によつて緩衝されて出力
９０上に低レベル信号をもたらし、第１事前充電
回路２４を有効化し、それによつて第１入出力バ
ス１２を事前充電する。同時に、NORゲート９
８，１００その他図示していないNORゲートに
入力としてPCAS１*９２上の低レベル信号が印
加される。この各NORゲートの出力は、
MOSFETスイツチ１６を制御して、複数のセン
ス・アンプ１０を交互に第２入出力バス１４に結
合させる。NORゲート９８への第２の入力は、
インバータ１０４の出力１０２から供給される。
インバータ１０４への入力は、（図に示されてい
ない）列アドレス・デコーダ回路から供給される
第１の復号列アドレス（DCA１）１０６である。
動作中、列アドレスが第１の特定の組合せである
場合に、第１復号列アドレス１０６が肯定され、
それによつてメモリ、アレイの特定の列が選択さ
れる。出力１０２に第１復号列アドレス１０６が
現われ、かつ同時にPCAS１*９２が低レベルで
あると、NORゲート９８の出力１０８が高レベ
ルになり、それによつてMOSFETスイツチ１６
ｇおよび１６ｈが有効化されて、センス・アンプ
１０ｄに接続された記憶装置アレイの列を第２入
出力バス１４に結合させる。PCAS１*９２が低
レベルであると、さらに、インバータ１１２の出
力１１０が高レベルになる。出力１１０は、遅延
素子１１４によつて、線１１６上に高レベルが現
われ、トランジスタ１１８を活動化させて、第２
入出力バス１４の状態をラツチさせる前に、スイ
ツチ１６ｇおよび１６ｈがセンス・アンプ１０ｄ
を第２入出力バス１４に結合させることができる
のに充分な時間だけ遅延される。遅延素子１２０
によつて、スイツチ１２２および１２４が有効化
されて、DRAMデータ・バスの線１２６および
１２８に第２入出力センス・アンプ２８を結合さ
せる前に、さらに遅延が導入される。
CAS*４０が肯定されると、PCAS１*９２の低レ
ベル信号がバツフア９４によつて緩衝されて出力
９０上に低レベル信号をもたらし、第１事前充電
回路２４を有効化し、それによつて第１入出力バ
ス１２を事前充電する。同時に、NORゲート９
８，１００その他図示していないNORゲートに
入力としてPCAS１*９２上の低レベル信号が印
加される。この各NORゲートの出力は、
MOSFETスイツチ１６を制御して、複数のセン
ス・アンプ１０を交互に第２入出力バス１４に結
合させる。NORゲート９８への第２の入力は、
インバータ１０４の出力１０２から供給される。
インバータ１０４への入力は、（図に示されてい
ない）列アドレス・デコーダ回路から供給される
第１の復号列アドレス（DCA１）１０６である。
動作中、列アドレスが第１の特定の組合せである
場合に、第１復号列アドレス１０６が肯定され、
それによつてメモリ、アレイの特定の列が選択さ
れる。出力１０２に第１復号列アドレス１０６が
現われ、かつ同時にPCAS１*９２が低レベルで
あると、NORゲート９８の出力１０８が高レベ
ルになり、それによつてMOSFETスイツチ１６
ｇおよび１６ｈが有効化されて、センス・アンプ
１０ｄに接続された記憶装置アレイの列を第２入
出力バス１４に結合させる。PCAS１*９２が低
レベルであると、さらに、インバータ１１２の出
力１１０が高レベルになる。出力１１０は、遅延
素子１１４によつて、線１１６上に高レベルが現
われ、トランジスタ１１８を活動化させて、第２
入出力バス１４の状態をラツチさせる前に、スイ
ツチ１６ｇおよび１６ｈがセンス・アンプ１０ｄ
を第２入出力バス１４に結合させることができる
のに充分な時間だけ遅延される。遅延素子１２０
によつて、スイツチ１２２および１２４が有効化
されて、DRAMデータ・バスの線１２６および
１２８に第２入出力センス・アンプ２８を結合さ
せる前に、さらに遅延が導入される。
データ記憶、すなわち書き込みサイクルの間、
（図に示されていない）１対の周知の書き込みド
ライバによつてデータ・バスの線１２６および１
２８に、書き込むべきデータ・ビツトがドライブ
される。その後のデータ流れの方向は、スイツチ
１２２および１２４を通り、第２入出力センス・
アンプ２８を通つて第２入出力バス１４に達す
る。複数のスイツチ１６のうちどれが選択的に有
効化されるかに応じて、データがある記憶セルに
印加されて記憶される。したがつて、本発明を使
用すると、読取りでも書込みでも高速転送または
パイプライン式転送の実行が等しく有利になる。
（図に示されていない）１対の周知の書き込みド
ライバによつてデータ・バスの線１２６および１
２８に、書き込むべきデータ・ビツトがドライブ
される。その後のデータ流れの方向は、スイツチ
１２２および１２４を通り、第２入出力センス・
アンプ２８を通つて第２入出力バス１４に達す
る。複数のスイツチ１６のうちどれが選択的に有
効化されるかに応じて、データがある記憶セルに
印加されて記憶される。したがつて、本発明を使
用すると、読取りでも書込みでも高速転送または
パイプライン式転送の実行が等しく有利になる。
すぐに理解できることだが、遅延素子１１４お
よび１２０を、直列に接続された２個のインバー
タなど選択した個数のゲートから構成して、個々
のゲートによる伝播遅延の和が希望量の信号遅延
をもたらすようにすることができる。
よび１２０を、直列に接続された２個のインバー
タなど選択した個数のゲートから構成して、個々
のゲートによる伝播遅延の和が希望量の信号遅延
をもたらすようにすることができる。
信号第２復号列アドレス（DCA２）１３０が、
（図に示されていない）列アドレス・デコーダ回
路のもう１つの出力であり、列アドレス信号の第
２の特定の組合せの場合に高レベルとなる。
（図に示されていない）列アドレス・デコーダ回
路のもう１つの出力であり、列アドレス信号の第
２の特定の組合せの場合に高レベルとなる。
第２復号列アドレスが肯定されると、インバー
タ１３４の出力１３２がNORゲート１００に有
効化信号を供給する。この信号は、同時にPCAS
１*９２が低レベルであると、スイツチ１６ｃお
よび１６ｄを有効化して、出力１３６を介して、
センス・アンプ１０ｂに接続された記憶装置アレ
イの列を第２入出力バス１４に結合させる。
タ１３４の出力１３２がNORゲート１００に有
効化信号を供給する。この信号は、同時にPCAS
１*９２が低レベルであると、スイツチ１６ｃお
よび１６ｄを有効化して、出力１３６を介して、
センス・アンプ１０ｂに接続された記憶装置アレ
イの列を第２入出力バス１４に結合させる。
2n個（ただし、ｎは列アドレス信号の数−１）
の復号列アドレス信号（DCA１ないしDCAn）
が存在し、残りの列アドレス信号は最上位列アド
レス（MSCA）１６８である。この最上位列ア
ドレスは、あとで詳しく説明するように、ゲート
４４および４６に印加されて、単一ビツト動作モ
ードでバス１２と１４のどちらかを選択的に作動
有効化させる。
の復号列アドレス信号（DCA１ないしDCAn）
が存在し、残りの列アドレス信号は最上位列アド
レス（MSCA）１６８である。この最上位列ア
ドレスは、あとで詳しく説明するように、ゲート
４４および４６に印加されて、単一ビツト動作モ
ードでバス１２と１４のどちらかを選択的に作動
有効化させる。
PCAS２*９０の動作は、PCAS１*９２と同様
である、すなわち、一方の入出力バスの動作を有
効化させると同時に、もう一方の入出力バスを事
前充電させる。すぐにわかるように、PCAS２*
が低レベルのとき、バツフア１４０の出力１３８
は低レベルになり、それによつて第２事前充電回
路（Ｉ／O2 PRECHG）３０が有効化されて、
第２入出力バス１４を事前充電させる。同時に、
NORゲート１４２および１４４の一方の入力が
有効化され、もう一方の入力は１つの復号列アド
レス信号の反転である。第１復号列アドレス１０
６と第２復号列アドレス１３０のどちらが肯定さ
れるかに応じて、ゲート１４２の出力１４６また
はゲート１４４の出力１４８のどちらか一方が高
レベルになる。したがつて、MOSFET対１６ａ
と１６ｂ、または１６ｅと１６ｆによつて、それ
ぞれ、センス・アンプ１０ａまたはセンス・アン
プ１０ｃが第１入出力バス１２に接続される。
PCAS２*９０が低レベルのとき、さらに、イン
バータ１５２の出力１５０が高レベルになる。こ
の高レベル信号は、遅延素子１５４で遅延されて
から、線１５６上に現われて、スイツチ１５８を
有効化し、第１入出力センス・アンプ２０をラツ
チさせる。回線１５８上の高レベル信号は、遅延
素子１６０によつてさらに遅延されてから、スイ
ツチ１６２および１６４を有効化して、第１入出
力センス・アンプ２０をDRAMデータ・バスの
線１２６および１２８に結合させる。
である、すなわち、一方の入出力バスの動作を有
効化させると同時に、もう一方の入出力バスを事
前充電させる。すぐにわかるように、PCAS２*
が低レベルのとき、バツフア１４０の出力１３８
は低レベルになり、それによつて第２事前充電回
路（Ｉ／O2 PRECHG）３０が有効化されて、
第２入出力バス１４を事前充電させる。同時に、
NORゲート１４２および１４４の一方の入力が
有効化され、もう一方の入力は１つの復号列アド
レス信号の反転である。第１復号列アドレス１０
６と第２復号列アドレス１３０のどちらが肯定さ
れるかに応じて、ゲート１４２の出力１４６また
はゲート１４４の出力１４８のどちらか一方が高
レベルになる。したがつて、MOSFET対１６ａ
と１６ｂ、または１６ｅと１６ｆによつて、それ
ぞれ、センス・アンプ１０ａまたはセンス・アン
プ１０ｃが第１入出力バス１２に接続される。
PCAS２*９０が低レベルのとき、さらに、イン
バータ１５２の出力１５０が高レベルになる。こ
の高レベル信号は、遅延素子１５４で遅延されて
から、線１５６上に現われて、スイツチ１５８を
有効化し、第１入出力センス・アンプ２０をラツ
チさせる。回線１５８上の高レベル信号は、遅延
素子１６０によつてさらに遅延されてから、スイ
ツチ１６２および１６４を有効化して、第１入出
力センス・アンプ２０をDRAMデータ・バスの
線１２６および１２８に結合させる。
本発明によると、信号DBC３２が肯定解除さ
れる、すなわち低レベルになると、DRAMが通
常の１つのCASサイクル当り単一ビツトのペー
ジ動作モードになる。DBC３２が低レベルのと
き、NANDゲート３４が無効化され、インバー
タ５２および５４を介してNANDゲート４２，
４４，４６の各々に１つの入力が有効化される。
NANDゲート４２のもう１つの入力は、インバ
ータ６８の出力１６６である。この出力１６６
は、CAS*４０と同位相である。したがつて、出
力６６と７６は互いに同位相で、CAS*４０と
180度位相がずれている。
れる、すなわち低レベルになると、DRAMが通
常の１つのCASサイクル当り単一ビツトのペー
ジ動作モードになる。DBC３２が低レベルのと
き、NANDゲート３４が無効化され、インバー
タ５２および５４を介してNANDゲート４２，
４４，４６の各々に１つの入力が有効化される。
NANDゲート４２のもう１つの入力は、インバ
ータ６８の出力１６６である。この出力１６６
は、CAS*４０と同位相である。したがつて、出
力６６と７６は互いに同位相で、CAS*４０と
180度位相がずれている。
前述のように、最上位列アドレス１６８を単一
ビツト・モードで使用して、第１入出力バス１２
と第２入出力バス１４のどちらをDRAMデー
タ・バスの線１２６および１２８に結合させるか
を選択する。最上位列アドレス１６８は、入力と
してゲート４４に印加され、最上位列アドレス１
６８の反転が、インバータ１７０を介してゲート
４６に印加される。
ビツト・モードで使用して、第１入出力バス１２
と第２入出力バス１４のどちらをDRAMデー
タ・バスの線１２６および１２８に結合させるか
を選択する。最上位列アドレス１６８は、入力と
してゲート４４に印加され、最上位列アドレス１
６８の反転が、インバータ１７０を介してゲート
４６に印加される。
動作に際しては、DRAMアクセス中にCAS*４
０およびRSAL*８８が共に肯定され、DBC３２
が低レベルであり、したがつて単一ビツト・モー
ドを選択するとき、最上位列アドレスMSCA１
６８の状態によつて、PCAS１*９２とPCAS２*
９０のどちらが肯定されるかが決まる。最上位列
アドレス１６８が高レベルの場合、ゲート４４の
出力９４が低レベルとなり、それによりゲート８
０の出力（PCAS１*９２）が肯定解除される。
最上位列アドレスMSCA１６８が高レベルのと
き、さらにゲート４６の出力８２が、インバータ
１７０によつて高レベルになる。出力８２が高レ
ベルになると、ゲート７８が有効化され、それに
よつてPCAS２*９０を肯定される。一方、最上
位列アドレス１６８が低レベルのとき、PCAS１
＊９２が肯定され、PCAS２*９０が肯定解除され
る。このようにして、単一ビツト動作モードで
は、最上位列アドレス１６８の状態によつて第１
入出力バス１２と第２入出力バス１４のどちらか
が選択され、選択されたセンス・アンプ１０が
DRAMデータ・バスの線１２６と１２８に結合
される。
０およびRSAL*８８が共に肯定され、DBC３２
が低レベルであり、したがつて単一ビツト・モー
ドを選択するとき、最上位列アドレスMSCA１
６８の状態によつて、PCAS１*９２とPCAS２*
９０のどちらが肯定されるかが決まる。最上位列
アドレス１６８が高レベルの場合、ゲート４４の
出力９４が低レベルとなり、それによりゲート８
０の出力（PCAS１*９２）が肯定解除される。
最上位列アドレスMSCA１６８が高レベルのと
き、さらにゲート４６の出力８２が、インバータ
１７０によつて高レベルになる。出力８２が高レ
ベルになると、ゲート７８が有効化され、それに
よつてPCAS２*９０を肯定される。一方、最上
位列アドレス１６８が低レベルのとき、PCAS１
＊９２が肯定され、PCAS２*９０が肯定解除され
る。このようにして、単一ビツト動作モードで
は、最上位列アドレス１６８の状態によつて第１
入出力バス１２と第２入出力バス１４のどちらか
が選択され、選択されたセンス・アンプ１０が
DRAMデータ・バスの線１２６と１２８に結合
される。
次に、第２図を参照すると、第１図の回路の上
記の動作を例示するタイミング図が示されてい
る。
記の動作を例示するタイミング図が示されてい
る。
第２図には、通常の単一ビツト出力ページ・モ
ード・サイクル（DBC３２が低レベル状態）を
一般にＡと示し、２重ビツト出力ページ・モー
ド・サイクル（DBC３２が高レベル状態）を一
般にＢと示してある。
ード・サイクル（DBC３２が低レベル状態）を
一般にＡと示し、２重ビツト出力ページ・モー
ド・サイクル（DBC３２が高レベル状態）を一
般にＢと示してある。
図を見るとわかるように、RAS*１７８の肯定
によつてＡサイクルが開始され、続いて１８２ａ
で示されるようにCAS*４０が肯定される。最上
位列アドレス１６８は、CAS*４０の肯定１８２
ａと１８２ｂの間は高レベルとして示され、また
肯定１８２ｃの間は低レベルとして示され、それ
によつて、PCAS２*９０が２度肯定され、
PCAS１*９２が一度肯定される。Ａサイクルの
間に、第１復号列アドレス１０６（第１図）が肯
定されると仮定すると、PCAS２*９０の肯定に
応じて出力１４６が２度肯定される。１８４ａと
１８４ｂによつて示されるように、出力１４６が
このように肯定されるごとに、センス・アンプ１
０ｃがスイツチ１６ｅと１６ｆを介して入出力バ
ス１２に結合される。次に、PCAS１*９２の肯
定に応じて出力１０８の肯定１８０が行なわれる
と、センス・アンプ１０ｄが、スイツチ１６ｇと
１６ｈを介して入出力バス１４に結合される。こ
うして、CAS*４０が１回肯定されるごとに、３
ビツトのデータがDRAM記憶装置アレイから読
み取られたりまたはそこに書き込まれる。
によつてＡサイクルが開始され、続いて１８２ａ
で示されるようにCAS*４０が肯定される。最上
位列アドレス１６８は、CAS*４０の肯定１８２
ａと１８２ｂの間は高レベルとして示され、また
肯定１８２ｃの間は低レベルとして示され、それ
によつて、PCAS２*９０が２度肯定され、
PCAS１*９２が一度肯定される。Ａサイクルの
間に、第１復号列アドレス１０６（第１図）が肯
定されると仮定すると、PCAS２*９０の肯定に
応じて出力１４６が２度肯定される。１８４ａと
１８４ｂによつて示されるように、出力１４６が
このように肯定されるごとに、センス・アンプ１
０ｃがスイツチ１６ｅと１６ｆを介して入出力バ
ス１２に結合される。次に、PCAS１*９２の肯
定に応じて出力１０８の肯定１８０が行なわれる
と、センス・アンプ１０ｄが、スイツチ１６ｇと
１６ｈを介して入出力バス１４に結合される。こ
うして、CAS*４０が１回肯定されるごとに、３
ビツトのデータがDRAM記憶装置アレイから読
み取られたりまたはそこに書き込まれる。
Ｂサイクルは、一部はRAS*１７８の肯定１８
８とDBC３２の肯定１９０によつて、開始され
る。DBC３２の肯定によつてインバータ５４を
介してゲート４４と４６が無効化される（第１
図）ので、Ｂサイクルの間の最上位列アドレス１
６８の状態は重要でない。次にCAS*４０の肯定
１９２ａが行なわれると、PCAS１*９２が肯定
され、また出力１０８の肯定１９６ａが行なわれ
る。CAS*４０の肯定解除１９４ａが行なわれる
と、PCAS１*９２が肯定解除され、PCAS２*９
０が肯定され、その結果、さらに出力１４６の肯
定１９８ａが行なわれる。
８とDBC３２の肯定１９０によつて、開始され
る。DBC３２の肯定によつてインバータ５４を
介してゲート４４と４６が無効化される（第１
図）ので、Ｂサイクルの間の最上位列アドレス１
６８の状態は重要でない。次にCAS*４０の肯定
１９２ａが行なわれると、PCAS１*９２が肯定
され、また出力１０８の肯定１９６ａが行なわれ
る。CAS*４０の肯定解除１９４ａが行なわれる
と、PCAS１*９２が肯定解除され、PCAS２*９
０が肯定され、その結果、さらに出力１４６の肯
定１９８ａが行なわれる。
図を見るとわかるように、CAS*４０がその後
肯定される（１９２ｂ，１９２ｃ）ごとに、出力
１０８が肯定される（１９６ｂ，１９６ｃ）。同
様に、CAS*４０がその後肯定解除される（１９
４ｂ，１９４ｃ）ごとに、出力１４６が肯定され
る（１９８ｂ，１９８ｃ）。したがつて、合計６
ビツトのデータが記憶装置アレイに書き込まれ、
またはそこから読み取られ、前述のようにＡサイ
クルの転送速度の２倍のデータ転送速度がもたら
される。
肯定される（１９２ｂ，１９２ｃ）ごとに、出力
１０８が肯定される（１９６ｂ，１９６ｃ）。同
様に、CAS*４０がその後肯定解除される（１９
４ｂ，１９４ｃ）ごとに、出力１４６が肯定され
る（１９８ｂ，１９８ｃ）。したがつて、合計６
ビツトのデータが記憶装置アレイに書き込まれ、
またはそこから読み取られ、前述のようにＡサイ
クルの転送速度の２倍のデータ転送速度がもたら
される。
Ｆ 発明の効果
本発明を利用すると、DRAMにいくつかのは
つきりとした利点がもたらされることが理解でき
るはずである。第１に、前述のように、ページ動
作モードでのデータ・アクセス速度が２倍にな
る。第２に、１つのCASサイクルごとに単一ビ
ツトのページ・モードを有するDRAMに比べて
このようなDRAMは２倍の速度でテストできる
ので、大量生産環境でかなりの時間と経費が節減
される。第３に、通常のビツト動作モードと２重
ビツト動作モードのどちらかを選択できるので、
費用のかかる改善や回路補正を行なう必要なし
に、様々な応用分野でこのようなDRAMが使用
できる。
つきりとした利点がもたらされることが理解でき
るはずである。第１に、前述のように、ページ動
作モードでのデータ・アクセス速度が２倍にな
る。第２に、１つのCASサイクルごとに単一ビ
ツトのページ・モードを有するDRAMに比べて
このようなDRAMは２倍の速度でテストできる
ので、大量生産環境でかなりの時間と経費が節減
される。第３に、通常のビツト動作モードと２重
ビツト動作モードのどちらかを選択できるので、
費用のかかる改善や回路補正を行なう必要なし
に、様々な応用分野でこのようなDRAMが使用
できる。
とくに相補形金属−酸化物−半導体（CMOS）
技術で製造されたDRAMで、本発明を使用する
と有利である。この場合、CMOSの静的回路を
使つてアドレス・バツフアと列デコーダ回路が構
成され、高速の回路速度と低い電力消費が実現さ
れる。ただし、本発明の利用はCMOS回路で構
成されたDRAMに限られず、ＮチヤネルMOS
（NMOS）やその他の技術で製造されたDRAM
に使つても有利である。
技術で製造されたDRAMで、本発明を使用する
と有利である。この場合、CMOSの静的回路を
使つてアドレス・バツフアと列デコーダ回路が構
成され、高速の回路速度と低い電力消費が実現さ
れる。ただし、本発明の利用はCMOS回路で構
成されたDRAMに限られず、ＮチヤネルMOS
（NMOS）やその他の技術で製造されたDRAM
に使つても有利である。
さらに、記憶回路またはバスの一部を周期的に
事前充電するために事前充電手段が必要とされ
る、どんなタイプの半導体でも本発明を利用する
と有利である。たとえば、回路の事前充電が必要
な半導体メモリ中で、追加のバスと制御回路と事
前充電手段を含めることにより、従来技術のデバ
イスでなら事前充電に当てられるはずの時間中
に、デバイスが実際に使用できる。
事前充電するために事前充電手段が必要とされ
る、どんなタイプの半導体でも本発明を利用する
と有利である。たとえば、回路の事前充電が必要
な半導体メモリ中で、追加のバスと制御回路と事
前充電手段を含めることにより、従来技術のデバ
イスでなら事前充電に当てられるはずの時間中
に、デバイスが実際に使用できる。
さらに、DRAM内には、デバイスを行アクセ
ス・モードで使用するときに行アドレス・バスな
ど事前充電の必要なその他の回路が存在し、した
がつて、本発明を利用すると、追加の行アドレ
ス・バスおよび事前充電手段を設けることによ
り、データ・アクセス速度を増大することもでき
る。また、別のブロツクが実際にデータを転送し
ている間に、１個以上のブロツクが事前充電でき
るという部分的デバイス選択を実行することによ
つて、複数の記憶装置ブロツクに内部分割された
DRAMで本発明を利用できることも理解できる
はずである。それによつて、周期的な全体的デバ
イス再生サイクルが不必要になるので、このよう
な区分されたデバイスはアクセス可能となるはず
である。
ス・モードで使用するときに行アドレス・バスな
ど事前充電の必要なその他の回路が存在し、した
がつて、本発明を利用すると、追加の行アドレ
ス・バスおよび事前充電手段を設けることによ
り、データ・アクセス速度を増大することもでき
る。また、別のブロツクが実際にデータを転送し
ている間に、１個以上のブロツクが事前充電でき
るという部分的デバイス選択を実行することによ
つて、複数の記憶装置ブロツクに内部分割された
DRAMで本発明を利用できることも理解できる
はずである。それによつて、周期的な全体的デバ
イス再生サイクルが不必要になるので、このよう
な区分されたデバイスはアクセス可能となるはず
である。
第１図は、本発明の一実施例を備えたDRAM
の一部の概略回路図である。第２図は、本発明に
よつて可能になつた２つのタイプのページ・モー
ド動作を理解するのに有利なタイミング波形図で
ある。
の一部の概略回路図である。第２図は、本発明に
よつて可能になつた２つのタイプのページ・モー
ド動作を理解するのに有利なタイミング波形図で
ある。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２のグループの各ビツト線セン
ス・アンプに、夫々、動作的に結合した行列状の
メモリセルから成るメモリ・アレイと、 各グループの各ビツト線センス・アンプの出力
を各スイツチング手段を介して、夫々、結合した
第１及び第２の入出力バスと、 各入出力バス上に選択的に読出されたデータ・
ビツトを感知してデータバスへ転送するための各
入出力バスに結合した第１及び第２の入出力セン
ス・アンプと、 各入出力バスに接続され、各バスを事前充電す
るための第１及び第２の事前充電手段と、 を含み、列アドレス・ストロブ（CAS）信号の
相次ぐ活動状態及び非活動状態に応答して選択セ
ルとデータバスの間でページ・モード型のデータ
転送を実行しうる半導体メモリであつて、 少なくとも単一ビツト／二重ビツト出力モード
制御信号、CAS信号及び列アドレス信号に応答
して、対応する１つの事前充電手段、入出力セン
ス・アンプ及び各スイツチング手段を選択して作
動させる制御手段を設け、選択したセル及びデー
タバス間のデータを転送を、単一ビツト出力モー
ドでは、CAS信号の活動期間の間だけ並びに二
重ビツト出力モードでは、CAS信号の活動及び
非活動の両期間の間、実行するよう制御すること
を特徴とする半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/908,440 US4754433A (en) | 1986-09-16 | 1986-09-16 | Dynamic ram having multiplexed twin I/O line pairs |
| US908440 | 1997-08-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6378396A JPS6378396A (ja) | 1988-04-08 |
| JPH0437515B2 true JPH0437515B2 (ja) | 1992-06-19 |
Family
ID=25425807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62175034A Granted JPS6378396A (ja) | 1986-09-16 | 1987-07-15 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4754433A (ja) |
| EP (1) | EP0260578B1 (ja) |
| JP (1) | JPS6378396A (ja) |
| DE (1) | DE3786434T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237532A (en) * | 1986-06-30 | 1993-08-17 | Kabushiki Kaisha Toshiba | Serially-accessed type memory device for providing an interleaved data read operation |
| JP2569538B2 (ja) * | 1987-03-17 | 1997-01-08 | ソニー株式会社 | メモリ装置 |
| US4875196A (en) * | 1987-09-08 | 1989-10-17 | Sharp Microelectronic Technology, Inc. | Method of operating data buffer apparatus |
| US5226147A (en) * | 1987-11-06 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for simple cache system |
| US5034917A (en) * | 1988-05-26 | 1991-07-23 | Bland Patrick M | Computer system including a page mode memory with decreased access time and method of operation thereof |
| CA1314990C (en) * | 1988-12-05 | 1993-03-23 | Richard C. Foss | Addressing for large dynamic ram |
| JP2646032B2 (ja) * | 1989-10-14 | 1997-08-25 | 三菱電機株式会社 | Ｌｉｆｏ方式の半導体記憶装置およびその制御方法 |
| US4984214A (en) * | 1989-12-05 | 1991-01-08 | International Business Machines Corporation | Multiplexed serial register architecture for VRAM |
| US5134616A (en) * | 1990-02-13 | 1992-07-28 | International Business Machines Corporation | Dynamic ram with on-chip ecc and optimized bit and word redundancy |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US5487048A (en) * | 1993-03-31 | 1996-01-23 | Sgs-Thomson Microelectronics, Inc. | Multiplexing sense amplifier |
| US5377143A (en) * | 1993-03-31 | 1994-12-27 | Sgs-Thomson Microelectronics, Inc. | Multiplexing sense amplifier having level shifter circuits |
| US5517671A (en) * | 1993-07-30 | 1996-05-14 | Dell Usa, L.P. | System for designating a plurality of I/O devices to a plurality of I/O channels and connecting and buffering the plurality of I/O channels to a single system bus |
| KR960006271B1 (ko) * | 1993-08-14 | 1996-05-13 | 삼성전자주식회사 | 고속동작을 위한 입출력라인구동방식을 가지는 반도체메모리장치 |
| US5694143A (en) | 1994-06-02 | 1997-12-02 | Accelerix Limited | Single chip frame buffer and graphics accelerator |
| WO1995035572A1 (en) | 1994-06-20 | 1995-12-28 | Neomagic Corporation | Graphics controller integrated circuit without memory interface |
| US6097388A (en) * | 1995-08-22 | 2000-08-01 | International Business Machines Corporation | Method for managing non-rectangular windows in a raster display |
| JP3569417B2 (ja) * | 1996-07-19 | 2004-09-22 | 株式会社ルネサステクノロジ | 半導体メモリ |
| US6072746A (en) | 1998-08-14 | 2000-06-06 | International Business Machines Corporation | Self-timed address decoder for register file and compare circuit of a multi-port CAM |
| KR100334574B1 (ko) * | 2000-01-31 | 2002-05-03 | 윤종용 | 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4156938A (en) * | 1975-12-29 | 1979-05-29 | Mostek Corporation | MOSFET Memory chip with single decoder and bi-level interconnect lines |
| JPS53134337A (en) * | 1977-03-25 | 1978-11-22 | Hitachi Ltd | Sense circuit |
| JPS57150190A (en) * | 1981-02-27 | 1982-09-16 | Hitachi Ltd | Monolithic storage device |
| DE3319980A1 (de) * | 1983-06-01 | 1984-12-06 | Siemens AG, 1000 Berlin und 8000 München | Integrierbares busorientiertes uebertragungssystem |
| JPS6059592A (ja) * | 1983-09-13 | 1985-04-05 | Nec Corp | ダイナミツクランダムアクセスメモリ |
| JPS61233495A (ja) * | 1985-04-08 | 1986-10-17 | Nec Corp | 半導体記憶装置 |
| JPS61233496A (ja) * | 1985-04-08 | 1986-10-17 | Nec Corp | 半導体記憶装置 |
-
1986
- 1986-09-16 US US06/908,440 patent/US4754433A/en not_active Expired - Fee Related
-
1987
- 1987-07-15 JP JP62175034A patent/JPS6378396A/ja active Granted
- 1987-09-08 EP EP87113095A patent/EP0260578B1/en not_active Expired - Lifetime
- 1987-09-08 DE DE87113095T patent/DE3786434T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3786434D1 (de) | 1993-08-12 |
| US4754433A (en) | 1988-06-28 |
| EP0260578B1 (en) | 1993-07-07 |
| JPS6378396A (ja) | 1988-04-08 |
| EP0260578A2 (en) | 1988-03-23 |
| EP0260578A3 (en) | 1990-03-07 |
| DE3786434T2 (de) | 1994-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4754433A (en) | Dynamic ram having multiplexed twin I/O line pairs | |
| US6122211A (en) | Fast, low power, write scheme for memory circuits using pulsed off isolation device | |
| JP3223964B2 (ja) | 半導体記憶装置 | |
| US5369622A (en) | Memory with isolated digit lines | |
| JP4627103B2 (ja) | 半導体記憶装置及びその制御方法 | |
| JP2724932B2 (ja) | デュアルポートメモリ | |
| US5416743A (en) | Databus architecture for accelerated column access in RAM | |
| JPH07118196B2 (ja) | スタティック型半導体メモリ | |
| CA2313954A1 (en) | High speed dram architecture with uniform latency | |
| JPH0522997B2 (ja) | ||
| JPH0373080B2 (ja) | ||
| JPH07109702B2 (ja) | ダイナミック型メモリ | |
| KR960006271B1 (ko) | 고속동작을 위한 입출력라인구동방식을 가지는 반도체메모리장치 | |
| JPH1050076A (ja) | 連想メモリ | |
| US5812492A (en) | Control signal generation circuit and semiconductor memory device that can correspond to high speed external clock signal | |
| US6456563B1 (en) | Semiconductor memory device that operates in sychronization with a clock signal | |
| JPH0520834B2 (ja) | ||
| JPH10106264A (ja) | 半導体記憶装置 | |
| JPH08167285A (ja) | 半導体記憶装置 | |
| US4354259A (en) | Semiconductor memory device having improved column selection structure | |
| JPH0636556A (ja) | ダイナミックｒａｍ | |
| JPH11162169A (ja) | 半導体メモリ装置及びデータ伝送方式 | |
| JPS6350998A (ja) | 半導体記憶装置 | |
| JPS62241198A (ja) | ダイナミツク型ｒａｍ | |
| JPH06333389A (ja) | カラム系駆動方式、及び半導体記憶装置 |