JPH10107154A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10107154A JPH10107154A JP25710196A JP25710196A JPH10107154A JP H10107154 A JPH10107154 A JP H10107154A JP 25710196 A JP25710196 A JP 25710196A JP 25710196 A JP25710196 A JP 25710196A JP H10107154 A JPH10107154 A JP H10107154A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims description 9
- 238000000605 extraction Methods 0.000 claims description 5
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- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 5
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Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】容量素子の下部電極の電位と島領域の電位を分
離することにより、ＮＰＮ出力トランジスタと容量素子
間の寄生トランジスタの発生を防止する。 【解決手段】島領域２５表面にＰ型の第１の拡散領域２
６を形成し、第１の拡散領域２６の表面に下部電極とな
るＮ＋型の第２の拡散領域２７を形成し、第２の拡散領
域の上にシリコン窒化膜３０と上部電極３１を形成して
容量素子２８とする。隣接する島領域２５にはコレクタ
が出力端子ＯＵＴに接続される出力用ＮＰＮトランジス
タ３４を形成する。島領域２５と第１の拡散領域２６を
電位的にフローティング状態とする。
離することにより、ＮＰＮ出力トランジスタと容量素子
間の寄生トランジスタの発生を防止する。 【解決手段】島領域２５表面にＰ型の第１の拡散領域２
６を形成し、第１の拡散領域２６の表面に下部電極とな
るＮ＋型の第２の拡散領域２７を形成し、第２の拡散領
域の上にシリコン窒化膜３０と上部電極３１を形成して
容量素子２８とする。隣接する島領域２５にはコレクタ
が出力端子ＯＵＴに接続される出力用ＮＰＮトランジス
タ３４を形成する。島領域２５と第１の拡散領域２６を
電位的にフローティング状態とする。
Description
【０００１】
【発明の属する技術分野】本発明は、誘導性負荷を駆動
する出力トランジスタと容量素子との間の寄生効果防止
に関する。
する出力トランジスタと容量素子との間の寄生効果防止
に関する。
【０００２】
【従来の技術】集積回路に組み込む容量素子として最も
簡便な構造はＰＮ接合を用いる構造であるが、得られる
容量値が小さいため、例えば特開平０３−６９１５２号
に記載されているように、シリコン酸化膜を用いるＭＯ
Ｓ型や、酸化膜の代わりにシリコン窒化膜を用いるＭＩ
Ｓ型の構成が利用されるようになっている。
簡便な構造はＰＮ接合を用いる構造であるが、得られる
容量値が小さいため、例えば特開平０３−６９１５２号
に記載されているように、シリコン酸化膜を用いるＭＯ
Ｓ型や、酸化膜の代わりにシリコン窒化膜を用いるＭＩ
Ｓ型の構成が利用されるようになっている。
【０００３】図２はこのようなＭＩＳ型容量素子を示す
断面図である。同図において、１はＰ型の半導体基板、
２は基板１の上にエピタキシャル成長法によって形成し
たＮ型のエピタキシャル層、３は基板１とエピタキシャ
ル層２との間に埋め込み形成したＮ＋型の埋め込み層、
４はエピタキシャル層２を分離して複数の島領域５を形
成するＰ＋型の分離領域、１６は容量素子７の下部電極
となるＮ＋型の拡散領域、８はシリコン窒化膜、９は容
量素子７の上部電極、１０は下部電極を取り出すための
取り出し電極、１１はＮＰＮトランジスタ１２のＰ型べ
一ス領域、１３はＮ＋エミッタ領域、１４はＮ＋コレク
タ導出領域である。斯かる構造では、下部電極をＮ＋拡
散領域６で構成するので、容量素子７を形成した島領域
５は容量素子７の下部電極の電位でバイアスされること
になる。
断面図である。同図において、１はＰ型の半導体基板、
２は基板１の上にエピタキシャル成長法によって形成し
たＮ型のエピタキシャル層、３は基板１とエピタキシャ
ル層２との間に埋め込み形成したＮ＋型の埋め込み層、
４はエピタキシャル層２を分離して複数の島領域５を形
成するＰ＋型の分離領域、１６は容量素子７の下部電極
となるＮ＋型の拡散領域、８はシリコン窒化膜、９は容
量素子７の上部電極、１０は下部電極を取り出すための
取り出し電極、１１はＮＰＮトランジスタ１２のＰ型べ
一ス領域、１３はＮ＋エミッタ領域、１４はＮ＋コレク
タ導出領域である。斯かる構造では、下部電極をＮ＋拡
散領域６で構成するので、容量素子７を形成した島領域
５は容量素子７の下部電極の電位でバイアスされること
になる。
【０００４】一方、モータのような誘導性負荷Ｌを駆動
する集積回路にあっては、ＮＰＮトランジスタ１２を出
力トランジスタとし、そのコレクタを出力端子ＯＵＴと
して前記誘導性負荷Ｌを駆動するような回路接続を採
る。誘導性負荷Ｌは、回転のＯＮ／ＯＦによって逆方向
起電力が励起され、出力端子ＯＵＴに電源電位ＶＣＣよ
り高い電圧あるいは接地電位ＧＮＤより低い電圧が印加
される場合のあることが知られている。例えば、出力端
子が接地電位より低くなった場合、ＮＰＮトランジスタ
１２の島領域５をエミッタ、分離領域４をべ一ス、容量
素子７の島領域５をコレクタとする寄生トランジスタ１
４が発生し、容量素子７の下部電極の電位を変動させる
ので、回路の誤動作のみならず、寄生電流が流れること
による寄生サイリスタ効果などの危惧もある。従って、
出力トランジスタとなるＮＰＮトランジスタ１２と容量
素子７とはチツプ上で離問させるようなパターン配置を
行っていた。
する集積回路にあっては、ＮＰＮトランジスタ１２を出
力トランジスタとし、そのコレクタを出力端子ＯＵＴと
して前記誘導性負荷Ｌを駆動するような回路接続を採
る。誘導性負荷Ｌは、回転のＯＮ／ＯＦによって逆方向
起電力が励起され、出力端子ＯＵＴに電源電位ＶＣＣよ
り高い電圧あるいは接地電位ＧＮＤより低い電圧が印加
される場合のあることが知られている。例えば、出力端
子が接地電位より低くなった場合、ＮＰＮトランジスタ
１２の島領域５をエミッタ、分離領域４をべ一ス、容量
素子７の島領域５をコレクタとする寄生トランジスタ１
４が発生し、容量素子７の下部電極の電位を変動させる
ので、回路の誤動作のみならず、寄生電流が流れること
による寄生サイリスタ効果などの危惧もある。従って、
出力トランジスタとなるＮＰＮトランジスタ１２と容量
素子７とはチツプ上で離問させるようなパターン配置を
行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、出力ト
ランジスタとなるＮＰＮトランジスタ１２には大電流容
量を得るため、容量素子７には単位面積当たりの容量値
が小さいため、各々にはチップ上で比較的大面積の占有
面積を要することになる。このような素子が離間して配
置するという制限を受けることは、パターン設計上大き
な制約である欠点があった。
ランジスタとなるＮＰＮトランジスタ１２には大電流容
量を得るため、容量素子７には単位面積当たりの容量値
が小さいため、各々にはチップ上で比較的大面積の占有
面積を要することになる。このような素子が離間して配
置するという制限を受けることは、パターン設計上大き
な制約である欠点があった。
【０００６】
【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、島領域表面にＰ型の第１の拡
散層を形成し、その表面に容量素子の下部電極となるＮ
＋型の第２の拡散領域を形成し、そして島領域と第１の
拡散領域を電位的にフローティング状態とすることによ
り、両者間の寄生トランジスタの発生を防止し、もって
両者の近接配置を可能にするものである。
題に鑑みなされたもので、島領域表面にＰ型の第１の拡
散層を形成し、その表面に容量素子の下部電極となるＮ
＋型の第２の拡散領域を形成し、そして島領域と第１の
拡散領域を電位的にフローティング状態とすることによ
り、両者間の寄生トランジスタの発生を防止し、もって
両者の近接配置を可能にするものである。
【０００７】本発明によれば、容量素子とＮＰＮトラン
ジスタのコレクタとの間にフローティング状態の領域が
存在するので、これらの領域が単なる絶縁低抗成分とし
て機能し、寄生トランジスタの発生を抑制できる。
ジスタのコレクタとの間にフローティング状態の領域が
存在するので、これらの領域が単なる絶縁低抗成分とし
て機能し、寄生トランジスタの発生を抑制できる。
【０００８】
【発明の実施の形態】以下に本発明を図面を参照しなが
ら詳細に説明する。図１は本発明の一実施の形態を示す
断面図である。図１において、２１はＰ型の単結晶シリ
コン半導体基板、２２は半導体基板２１の上にエピタキ
シャル成長法によって形成したＮ型のエピタキシャル
層、２３は基板２１とエピタキシャル層との間に埋め込
み形成したＮ＋型の埋め込み層、２４は埋め込み層２３
を囲みエピタキシャル層２２を貫通して、エピタキシャ
ル層２２を複数の島領域２５に形成するＰ＋型の分離領
域、２６は第１の島領域２５の表面に形成したＰ型の第
１の拡散領域、２７は第１の拡散領域２６の表面に形成
した、容量素子２８の下部電極となる第２の拡散領域、
２９は酸化膜で、３０は酸化膜２９に形成した開口部分
を被覆し容量素子２８の誘電体薄膜となるシリコン窒化
膜、３１はシリコン窒化膜３０の上部を被覆する、容量
素子２８の上部電極、３２は第２の拡散領域２７にコン
タクトする取り出し電極、３３は第２の島領域２５の表
面に形成した、ＮＰＮトランジスタ３４のＰ型のベース
領域、３５はべ一ス領域３３の表面に形成したＮ＋型の
エミッタ領域、３６は埋め込み層２３に達するＮ＋型コ
レクタ導出領域、３７は電極である。
ら詳細に説明する。図１は本発明の一実施の形態を示す
断面図である。図１において、２１はＰ型の単結晶シリ
コン半導体基板、２２は半導体基板２１の上にエピタキ
シャル成長法によって形成したＮ型のエピタキシャル
層、２３は基板２１とエピタキシャル層との間に埋め込
み形成したＮ＋型の埋め込み層、２４は埋め込み層２３
を囲みエピタキシャル層２２を貫通して、エピタキシャ
ル層２２を複数の島領域２５に形成するＰ＋型の分離領
域、２６は第１の島領域２５の表面に形成したＰ型の第
１の拡散領域、２７は第１の拡散領域２６の表面に形成
した、容量素子２８の下部電極となる第２の拡散領域、
２９は酸化膜で、３０は酸化膜２９に形成した開口部分
を被覆し容量素子２８の誘電体薄膜となるシリコン窒化
膜、３１はシリコン窒化膜３０の上部を被覆する、容量
素子２８の上部電極、３２は第２の拡散領域２７にコン
タクトする取り出し電極、３３は第２の島領域２５の表
面に形成した、ＮＰＮトランジスタ３４のＰ型のベース
領域、３５はべ一ス領域３３の表面に形成したＮ＋型の
エミッタ領域、３６は埋め込み層２３に達するＮ＋型コ
レクタ導出領域、３７は電極である。
【０００９】ＮＰＮトランジスタ３４のコレクタは出力
端子ＯＵＴに、具体的にはチップ表面に形威した外部接
続用のボンディングパッドに接続されている。基板２１
と分離領域２４には図示せぬ電極を介して接合分離のた
めの接地電位（ＧＮＤ）が印加されるようになってい
る。そして、容量素子２８を形成した島領域２５には何
の電位も印加せず、更には第１の拡散領域２６にも何の
電位も印加しないフローティング状態としてある。
端子ＯＵＴに、具体的にはチップ表面に形威した外部接
続用のボンディングパッドに接続されている。基板２１
と分離領域２４には図示せぬ電極を介して接合分離のた
めの接地電位（ＧＮＤ）が印加されるようになってい
る。そして、容量素子２８を形成した島領域２５には何
の電位も印加せず、更には第１の拡散領域２６にも何の
電位も印加しないフローティング状態としてある。
【００１０】このようにＰ型の第１の拡散領域２６表面
に容量素子２８の下部電極となる第２の拡散領域２７を
形成することにより、第２の拡散領域２７の電位と島領
域２５の電位とを分離させることが可能となる。フロー
ティング状態の半導体層は、単なる絶縁抵抗領域として
取り扱うことが可能であるので、本発明によれぱ分離領
域２４と第２の拡散領域２７との間に、島領域２５と第
１の拡散領域２６を挟むことができる。島領域２５はフ
ローティングであることから寄生トランジスタ１４のコ
レクタとしては機能できず、また寄生トランジスタ１４
コレクタになり得る第２の拡散領域２７は、間に逆導電
型の第１の拡散領域２６が存在するために非常に高イン
ピーダンスになる。故に出力端子ＯＵＴに接地電位より
低い電位が印加された場合でも、前記絶縁低抗成分が介
在するために図２に示してある寄生トランジスタ１４は
の発生を防止できる。
に容量素子２８の下部電極となる第２の拡散領域２７を
形成することにより、第２の拡散領域２７の電位と島領
域２５の電位とを分離させることが可能となる。フロー
ティング状態の半導体層は、単なる絶縁抵抗領域として
取り扱うことが可能であるので、本発明によれぱ分離領
域２４と第２の拡散領域２７との間に、島領域２５と第
１の拡散領域２６を挟むことができる。島領域２５はフ
ローティングであることから寄生トランジスタ１４のコ
レクタとしては機能できず、また寄生トランジスタ１４
コレクタになり得る第２の拡散領域２７は、間に逆導電
型の第１の拡散領域２６が存在するために非常に高イン
ピーダンスになる。故に出力端子ＯＵＴに接地電位より
低い電位が印加された場合でも、前記絶縁低抗成分が介
在するために図２に示してある寄生トランジスタ１４は
の発生を防止できる。
【００１１】島領域２５に電源電位を印加するあるいは
第１の拡散領域２７と短絡しても両者の電位を分離可能
であるが、出力端子ＯＵＴの電位が正側、負側両方に振
られるので、フローティング状態が最善である。なお、
第２の拡散領域をエミッタ拡散で形成するので、第１の
拡散領域をべ一ス拡散で形成すれば、工程を追加するこ
となくパターン変更だけで実現できる。
第１の拡散領域２７と短絡しても両者の電位を分離可能
であるが、出力端子ＯＵＴの電位が正側、負側両方に振
られるので、フローティング状態が最善である。なお、
第２の拡散領域をエミッタ拡散で形成するので、第１の
拡散領域をべ一ス拡散で形成すれば、工程を追加するこ
となくパターン変更だけで実現できる。
【００１２】
【発明の効果】以上に説明したとおり、本発明によれ
ば、第１の拡散領域２６を形成することで容量素子２８
の下部電極の電位と島領域２５の電位とを分離させ、し
かも分離領域２４との間に抵抗成分が介在するように島
領域２５と第１の拡散領域２６を電位的に浮かせたの
で、ＮＰＮトランジスタ３４のコレクタに印加される電
位に関わらず寄生トランジスタの発生を防止できる。従
って、出力用ＮＰＮトランジスタ３４と容量素子２８と
を隣の島領域にというように近接して配置することが可
能であるので、パターン配置の制約を受けることなく、
その自由度が増す利点をも有する。
ば、第１の拡散領域２６を形成することで容量素子２８
の下部電極の電位と島領域２５の電位とを分離させ、し
かも分離領域２４との間に抵抗成分が介在するように島
領域２５と第１の拡散領域２６を電位的に浮かせたの
で、ＮＰＮトランジスタ３４のコレクタに印加される電
位に関わらず寄生トランジスタの発生を防止できる。従
って、出力用ＮＰＮトランジスタ３４と容量素子２８と
を隣の島領域にというように近接して配置することが可
能であるので、パターン配置の制約を受けることなく、
その自由度が増す利点をも有する。
【図１】本発明を説明するための断面図である。
【図２】従来例を説明するための断面図である。
Claims (2)
- 【請求項１】 一導電型の半導体基板の上に形成した逆
導電型のエピタキシャル層と、 前記エピタキシャル層を分離して形成した島領域と、 前記島領域の表面に形成した、一導電型の第１の拡散領
域と、 前記第１の拡散領域の表面に形成した、逆導電型の第２
の拡散領域と、 前記第２の拡散領域の表面を被覆する容量絶縁膜と、 前記容量絶縁膜を被覆する上部電極と、 前記第２の拡散領域にコンタクトする取り出し電極とを
具備し、 前記島領域と前記第１の拡散領域とをフローティング状
態とする事を特徴とする半導体集積回路。 - 【請求項２】 一導電型の半導体基板の上に形成した逆
導電型のエピタキシャル層と、 前記エピタキシャル層を分離して形成した複数の島領域
と、 第１の島領域に形成した、前記第１の島領域が出力端子
に接続される出力トランジスタと、 第２の島領域の表面に形成した、一導電型の第１の拡散
領域と、 前記第１の拡散領域の表面に形成した、逆導電型の第２
の拡散領域と、 前記第２の拡散領域の表面を被覆する容量絶縁膜と、 前記容量絶縁膜を被覆する上部電極と、 前記第２の拡散領域にコンタクトする取り出し電極とを
具備し、 前記島領域と前記第１の拡散領域とをフローティング状
態とし、且つ前記第１と第２の島領域を近接配置したこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25710196A JPH10107154A (ja) | 1996-09-27 | 1996-09-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25710196A JPH10107154A (ja) | 1996-09-27 | 1996-09-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107154A true JPH10107154A (ja) | 1998-04-24 |
Family
ID=17301755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25710196A Pending JPH10107154A (ja) | 1996-09-27 | 1996-09-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107154A (ja) |
-
1996
- 1996-09-27 JP JP25710196A patent/JPH10107154A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040909 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| RD01 | Notification of change of attorney |
Effective date: 20051226 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
| A02 | Decision of refusal |
Effective date: 20070424 Free format text: JAPANESE INTERMEDIATE CODE: A02 |