JPH10107591A - 単安定マルチバイブレータ及びクロックデューティ補償回路 - Google Patents
単安定マルチバイブレータ及びクロックデューティ補償回路Info
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- JPH10107591A JPH10107591A JP8255706A JP25570696A JPH10107591A JP H10107591 A JPH10107591 A JP H10107591A JP 8255706 A JP8255706 A JP 8255706A JP 25570696 A JP25570696 A JP 25570696A JP H10107591 A JPH10107591 A JP H10107591A
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 環境条件の変動や経年変化による構成素子の
変動に追従して出力信号のパルス幅を安定させる単安定
マルチバイブレータを提供する。 【解決手段】 コンデンサ１に直列に接続され、ゲート
に印加された制御電圧に応じてコンデンサ１の放電電流
を制御するＦＥＴ２と、ＦＥＴ２の電流制御により放電
されるコンデンサ１の放電電圧と予め設定された基準電
圧とを比較し、放電電圧がその基準電圧まで低下したと
きリセット信号を出力する電圧比較器４と、セット信号
が入力されたとき一方の出力信号をハイレベルに、他方
の出力信号をローレベルに切り換え、リセット信号が入
力されたときは前記２出力信号のレベルをそれぞれ反転
するＲＳ・ＦＦとを備えた。
変動に追従して出力信号のパルス幅を安定させる単安定
マルチバイブレータを提供する。 【解決手段】 コンデンサ１に直列に接続され、ゲート
に印加された制御電圧に応じてコンデンサ１の放電電流
を制御するＦＥＴ２と、ＦＥＴ２の電流制御により放電
されるコンデンサ１の放電電圧と予め設定された基準電
圧とを比較し、放電電圧がその基準電圧まで低下したと
きリセット信号を出力する電圧比較器４と、セット信号
が入力されたとき一方の出力信号をハイレベルに、他方
の出力信号をローレベルに切り換え、リセット信号が入
力されたときは前記２出力信号のレベルをそれぞれ反転
するＲＳ・ＦＦとを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル通信、特
にパルス生成やクロック抽出回路等に用いられる単安定
マルチバイブレータに関するものである。
にパルス生成やクロック抽出回路等に用いられる単安定
マルチバイブレータに関するものである。
【０００２】
【従来の技術】従来の単安定マルチバイブレータは、電
源と外付けの可変抵抗との間に直列に接続されたコンデ
ンサ及び定電流源と、コンデンサを充放電するスイッチ
用のトランジスタと、ヒステリシスを持つように構成さ
れ、コンデンサの放電電圧が予め設定された基準電圧ま
で低下したときリセット信号を出力する電圧比較器と、
トリガパルスが入力されたときハイレベルの信号を外部
に出力すると同時にトランジスタに出力してトランジス
タをオンし、前記リセット信号が入力されたときは前記
出力信号のレベルを反転するリセット・セット・フリッ
プフロップ（以下、「ＲＳ・ＦＦ」という）とからなっ
ている。ここで、コンデンサの容量をＣ、放電電圧をＶ
in、電圧比較器の基準電圧をＶth、定電流源の定電流を
Ｉo とした場合、ＲＳ・ＦＦの出力信号のパルス幅△ｔ
は以下の式から求められる。 △ｔ＝Ｃ（｜Ｖin−Ｖth｜）／Ｉo この式からも明らかなようにパルス幅△ｔは、外付けの
可変抵抗の値に応じて定電流Ｉo が変化し、これによっ
て調整される。
源と外付けの可変抵抗との間に直列に接続されたコンデ
ンサ及び定電流源と、コンデンサを充放電するスイッチ
用のトランジスタと、ヒステリシスを持つように構成さ
れ、コンデンサの放電電圧が予め設定された基準電圧ま
で低下したときリセット信号を出力する電圧比較器と、
トリガパルスが入力されたときハイレベルの信号を外部
に出力すると同時にトランジスタに出力してトランジス
タをオンし、前記リセット信号が入力されたときは前記
出力信号のレベルを反転するリセット・セット・フリッ
プフロップ（以下、「ＲＳ・ＦＦ」という）とからなっ
ている。ここで、コンデンサの容量をＣ、放電電圧をＶ
in、電圧比較器の基準電圧をＶth、定電流源の定電流を
Ｉo とした場合、ＲＳ・ＦＦの出力信号のパルス幅△ｔ
は以下の式から求められる。 △ｔ＝Ｃ（｜Ｖin−Ｖth｜）／Ｉo この式からも明らかなようにパルス幅△ｔは、外付けの
可変抵抗の値に応じて定電流Ｉo が変化し、これによっ
て調整される。
【０００３】
【発明が解決しようとする課題】しかしながら、前述し
た従来の単安定マルチバイブレータでは、前記のごとく
外付けの可変抵抗によってＲＳ・ＦＦの出力信号のパル
ス幅が決定されるため、環境条件の変動や経年変化によ
る構成素子の変動に追従することができず、クロックデ
ューティ補償回路等のパルス生成回路やクロック抽出回
路に用いられた場合には、必ずしも安定した出力が得ら
れるものではなかった。
た従来の単安定マルチバイブレータでは、前記のごとく
外付けの可変抵抗によってＲＳ・ＦＦの出力信号のパル
ス幅が決定されるため、環境条件の変動や経年変化によ
る構成素子の変動に追従することができず、クロックデ
ューティ補償回路等のパルス生成回路やクロック抽出回
路に用いられた場合には、必ずしも安定した出力が得ら
れるものではなかった。
【０００４】
【課題を解決するための手段】本発明に係る単安定マル
チバイブレータは、コンデンサと、制御電圧が印加さ
れ、該制御電圧に応じてコンデンサの放電電流を制御す
る電流制御手段とを有し、セット信号が入力されたとき
出力信号のレベルを反転し、前記コンデンサの容量と前
記制御電圧に応じて変化するコンデンサの放電電流との
時定数により、出力信号のパルス幅を設定するようにし
たものである。
チバイブレータは、コンデンサと、制御電圧が印加さ
れ、該制御電圧に応じてコンデンサの放電電流を制御す
る電流制御手段とを有し、セット信号が入力されたとき
出力信号のレベルを反転し、前記コンデンサの容量と前
記制御電圧に応じて変化するコンデンサの放電電流との
時定数により、出力信号のパルス幅を設定するようにし
たものである。
【０００５】本発明においては、電流制御手段に印加さ
れる制御電圧に応じてコンデンサの放電電流が変化する
ので、その放電電流とコンデンサの容量とによる時定数
を可変でき、そのため、リセット信号の入力により出力
される信号のパルス幅を変えることが可能になる。
れる制御電圧に応じてコンデンサの放電電流が変化する
ので、その放電電流とコンデンサの容量とによる時定数
を可変でき、そのため、リセット信号の入力により出力
される信号のパルス幅を変えることが可能になる。
【０００６】
実施形態１．図１は本発明の第１の実施形態を示す単安
定マルチバイブレータの回路図、図２は本実施形態の単
安定マルチバイブレータの動作を示す波形図である。
定マルチバイブレータの回路図、図２は本実施形態の単
安定マルチバイブレータの動作を示す波形図である。
【０００７】本実施形態に係る単安定マルチバイブレー
タ１０は、トリガパルスを入力するための入力端子Ｓi
n、パルス信号を出力するための出力端子ＱＰout 及び
ゲート電圧（制御電圧）を入力するための制御端子Ｖco
ntを有し、電源Ｖccと制御端子Ｖcontとの間に直列に接
続されたコンデンサ１及び電界効果トランジスタ２（以
下、「ＦＥＴ２」という）と、エミッタがコンデンサ１
とＦＥＴ２の接続点に接続され、コレクタが電源Ｖccに
接続されたトランジスタ３と、（−）入力端子がトラン
ジスタ３のエミッタ側に接続され、（＋）入力端子が定
電流源５に接続されていると共に抵抗Ｒf を介して出力
側に接続された電圧比較器４と、リセット端子Ｒが電圧
比較器４の出力端子に接続され、セット端子Ｓが入力端
子Ｓinに接続され、端子Ｑが出力端子Ｑont に接続され
ていると共にトランジスタ３のベースに接続されたリセ
ット・セット・フリップフロップ６（以下、「ＲＳ・Ｆ
Ｆ６」という）とから構成されている。
タ１０は、トリガパルスを入力するための入力端子Ｓi
n、パルス信号を出力するための出力端子ＱＰout 及び
ゲート電圧（制御電圧）を入力するための制御端子Ｖco
ntを有し、電源Ｖccと制御端子Ｖcontとの間に直列に接
続されたコンデンサ１及び電界効果トランジスタ２（以
下、「ＦＥＴ２」という）と、エミッタがコンデンサ１
とＦＥＴ２の接続点に接続され、コレクタが電源Ｖccに
接続されたトランジスタ３と、（−）入力端子がトラン
ジスタ３のエミッタ側に接続され、（＋）入力端子が定
電流源５に接続されていると共に抵抗Ｒf を介して出力
側に接続された電圧比較器４と、リセット端子Ｒが電圧
比較器４の出力端子に接続され、セット端子Ｓが入力端
子Ｓinに接続され、端子Ｑが出力端子Ｑont に接続され
ていると共にトランジスタ３のベースに接続されたリセ
ット・セット・フリップフロップ６（以下、「ＲＳ・Ｆ
Ｆ６」という）とから構成されている。
【０００８】前記のように構成された単安定マルチバイ
ブレータの動作を図２に示す波形図に基づいて説明す
る。トリガパルスが入力端子Ｓinを介してセット端子Ｓ
に入力されると、ＲＳ・ＦＦ６は、端子Ｑの出力信号を
ローレベルからハイレベルに切り換える。このとき、ト
ランジスタ３がそのハイレベルの信号によりオンし、コ
ンデンサ１は、充電された電荷をトランジスタ３を通し
て電圧比較器４の（−）入力端子に印加すると共に、Ｆ
ＥＴ２のゲートに印加されたゲート電圧（制御電圧）に
応じて電流（ドレイン電流）を放電する。電圧比較器４
は、印加された放電電圧Ｖinと基準電圧Ｖthとを比較
し、放電電圧Ｖinが低下して基準電圧Ｖthに達したとき
リセット信号をＲＳ・ＦＦ６に出力する。ＲＳ・ＦＦ６
は、リセット信号が入力されると、端子Ｑから出力して
いるハイレベルの信号をローベルの信号に反転する。こ
のとき、トランジスタ３はその信号の入力によりオフ
し、コンデンサ１を充電させる。
ブレータの動作を図２に示す波形図に基づいて説明す
る。トリガパルスが入力端子Ｓinを介してセット端子Ｓ
に入力されると、ＲＳ・ＦＦ６は、端子Ｑの出力信号を
ローレベルからハイレベルに切り換える。このとき、ト
ランジスタ３がそのハイレベルの信号によりオンし、コ
ンデンサ１は、充電された電荷をトランジスタ３を通し
て電圧比較器４の（−）入力端子に印加すると共に、Ｆ
ＥＴ２のゲートに印加されたゲート電圧（制御電圧）に
応じて電流（ドレイン電流）を放電する。電圧比較器４
は、印加された放電電圧Ｖinと基準電圧Ｖthとを比較
し、放電電圧Ｖinが低下して基準電圧Ｖthに達したとき
リセット信号をＲＳ・ＦＦ６に出力する。ＲＳ・ＦＦ６
は、リセット信号が入力されると、端子Ｑから出力して
いるハイレベルの信号をローベルの信号に反転する。こ
のとき、トランジスタ３はその信号の入力によりオフ
し、コンデンサ１を充電させる。
【０００９】ここで、コンデンサ１の容量をＣとする
と、ＲＳ・ＦＦ６の出力信号のパルス幅△ｔは以下の式
から求められる。 △ｔ＝Ｃ（｜Ｖin−Ｖth｜）／ＩＤ ＩＤ＝ＩＤss（１−ＶGS／Ｖp ）2 なお、式中のＩＤはＦＥＴのドレイン電流、ＩＤssはＶ
GS＝０となるＩＤの値、ＶGSはゲートソース間電圧、Ｖ
p はＩＤ＝０となるＶGSの値（ピンチオフ電圧）であ
る。従って、ＦＥＴのゲートソース間電圧ＶGSとドレイ
ン電流ＩＤの関係より、ＦＥＴ２のゲート電圧を変える
ことによりドレイン電流ＩＤが変化し、それによってパ
ルス幅△ｔを可変することが可能になる。
と、ＲＳ・ＦＦ６の出力信号のパルス幅△ｔは以下の式
から求められる。 △ｔ＝Ｃ（｜Ｖin−Ｖth｜）／ＩＤ ＩＤ＝ＩＤss（１−ＶGS／Ｖp ）2 なお、式中のＩＤはＦＥＴのドレイン電流、ＩＤssはＶ
GS＝０となるＩＤの値、ＶGSはゲートソース間電圧、Ｖ
p はＩＤ＝０となるＶGSの値（ピンチオフ電圧）であ
る。従って、ＦＥＴのゲートソース間電圧ＶGSとドレイ
ン電流ＩＤの関係より、ＦＥＴ２のゲート電圧を変える
ことによりドレイン電流ＩＤが変化し、それによってパ
ルス幅△ｔを可変することが可能になる。
【００１０】本実施形態によれば、コンデンサ１に直列
にＦＥＴ２を接続し、そのゲートにゲート電圧を印加し
てドレイン電流ＩＤを制御するようにしたので、ＲＳ・
ＦＦ６の出力信号のパルス幅△ｔを電圧制御により設定
することとしたため論理回路や電圧比較器４との組合せ
により自動制御を可能にした。そのため、環境条件の変
動や経年変化による構成素子の変動に起因するパルス幅
△ｔのずれを補償することができるという効果がある。
にＦＥＴ２を接続し、そのゲートにゲート電圧を印加し
てドレイン電流ＩＤを制御するようにしたので、ＲＳ・
ＦＦ６の出力信号のパルス幅△ｔを電圧制御により設定
することとしたため論理回路や電圧比較器４との組合せ
により自動制御を可能にした。そのため、環境条件の変
動や経年変化による構成素子の変動に起因するパルス幅
△ｔのずれを補償することができるという効果がある。
【００１１】なお、パルス幅制御として用いたＦＥＴ
を、ＢｉＣＭＯＳプロセス等により集積化してもよい
し、個別部品で構成してもよい。集積化した場合には構
成素子の簡素化を図ることができ、個別に用いた場合
は、用途に応じた特性を有する素子（例えば接合型ＦＥ
Ｔ、エンハンスメント型ＦＥＴ等）を自由に選択するこ
とができる。
を、ＢｉＣＭＯＳプロセス等により集積化してもよい
し、個別部品で構成してもよい。集積化した場合には構
成素子の簡素化を図ることができ、個別に用いた場合
は、用途に応じた特性を有する素子（例えば接合型ＦＥ
Ｔ、エンハンスメント型ＦＥＴ等）を自由に選択するこ
とができる。
【００１２】実施形態２．図３は本発明の第２の実施形
態を示すクロックデューティ補償回路の回路図、図４は
本実施形態のクロックデューティ補償回路の動作を示す
波形図である。
態を示すクロックデューティ補償回路の回路図、図４は
本実施形態のクロックデューティ補償回路の動作を示す
波形図である。
【００１３】本実施形態に係るクロックデューティ補償
回路２０は、本発明の第１の実施形態の単安定マルチバ
イブレータ１０を備えており、入力端子ＩＮに入力され
た信号のレベルを反転する反転回路１１と、前記入力信
号の位相を遅延する遅延回路１２と、入力側が反転回路
１１及び遅延回路１２のそれぞれの出力端子と接続さ
れ、出力側が前記単安定マルチバイブレータ１０の入力
端子Ｓinに接続されたＡＮＤゲート１３と、入力側が単
安定マルチバイブレータ１０の正相出力端子ＱＰout ，
逆相出力端子ＱＮout に接続され、出力側が出力端子Ｏ
ＵＴに接続された出力回路１５と、一対の抵抗１６ａ，
１６ｂ及び一端が抵抗１６ａを介して単安定マルチバイ
ブレータ１０の出力端子ＱＰout に、他端が抵抗１６ｂ
を介して端子ＱＮout にそれぞれ接続された平滑コンデ
ンサ１６ｃからなる平均値検出回路１６と、一方の入力
端子がコンデンサ１６ｃの一端に、他方の入力端子がそ
のコンデンサ１６ｃの他端にそれぞれ接続され、出力側
が単安定マルチバイブレータ１０の制御端子Ｖcontに接
続された電圧比較器１４とから構成されている。
回路２０は、本発明の第１の実施形態の単安定マルチバ
イブレータ１０を備えており、入力端子ＩＮに入力され
た信号のレベルを反転する反転回路１１と、前記入力信
号の位相を遅延する遅延回路１２と、入力側が反転回路
１１及び遅延回路１２のそれぞれの出力端子と接続さ
れ、出力側が前記単安定マルチバイブレータ１０の入力
端子Ｓinに接続されたＡＮＤゲート１３と、入力側が単
安定マルチバイブレータ１０の正相出力端子ＱＰout ，
逆相出力端子ＱＮout に接続され、出力側が出力端子Ｏ
ＵＴに接続された出力回路１５と、一対の抵抗１６ａ，
１６ｂ及び一端が抵抗１６ａを介して単安定マルチバイ
ブレータ１０の出力端子ＱＰout に、他端が抵抗１６ｂ
を介して端子ＱＮout にそれぞれ接続された平滑コンデ
ンサ１６ｃからなる平均値検出回路１６と、一方の入力
端子がコンデンサ１６ｃの一端に、他方の入力端子がそ
のコンデンサ１６ｃの他端にそれぞれ接続され、出力側
が単安定マルチバイブレータ１０の制御端子Ｖcontに接
続された電圧比較器１４とから構成されている。
【００１４】前記のように構成されたクロックデューテ
ィ補償回路の動作を図４に示す波形図に基づいて説明す
る。デューティ比の劣化したクロック信号が入力端子Ｉ
Ｎに入力されると、反転回路１１がそのクロック信号の
レベルを反転し、遅延回路１２がクロック信号の位相を
遅延し、それぞれＡＮＤゲート１３に出力する。ＡＮＤ
ゲート１３は、２入力に対し論理積をとり、それをトリ
ガパルスとして単安定マルチバイブレータ１０の入力端
子Ｓinに出力する。単安定マルチバイブレータ１０は、
トリガパルスが入力されたとき、出力端子ＱＰout 側の
信号をハイレベルに、出力端子ＱＮout 側の信号をロー
レベルにそれぞれ反転して出力回路１５に出力し、そし
て、第１の実施形態で説明したように制御端子Ｖcontを
介して入力されたゲート電圧（制御電圧）に基づいて生
成されるリセット信号により、出力端子ＱＰout 側の信
号をハイレベルからローレベルに反転すると同時に、出
力端子ＱＮout 側の信号をローレベルからハイレベルに
反転し、出力回路１５に出力する。出力回路１５は出力
端子ＱＰout 側の信号を出力端子ＯＵＴを介して出力す
る。
ィ補償回路の動作を図４に示す波形図に基づいて説明す
る。デューティ比の劣化したクロック信号が入力端子Ｉ
Ｎに入力されると、反転回路１１がそのクロック信号の
レベルを反転し、遅延回路１２がクロック信号の位相を
遅延し、それぞれＡＮＤゲート１３に出力する。ＡＮＤ
ゲート１３は、２入力に対し論理積をとり、それをトリ
ガパルスとして単安定マルチバイブレータ１０の入力端
子Ｓinに出力する。単安定マルチバイブレータ１０は、
トリガパルスが入力されたとき、出力端子ＱＰout 側の
信号をハイレベルに、出力端子ＱＮout 側の信号をロー
レベルにそれぞれ反転して出力回路１５に出力し、そし
て、第１の実施形態で説明したように制御端子Ｖcontを
介して入力されたゲート電圧（制御電圧）に基づいて生
成されるリセット信号により、出力端子ＱＰout 側の信
号をハイレベルからローレベルに反転すると同時に、出
力端子ＱＮout 側の信号をローレベルからハイレベルに
反転し、出力回路１５に出力する。出力回路１５は出力
端子ＱＰout 側の信号を出力端子ＯＵＴを介して出力す
る。
【００１５】一方、平均値検出回路１６は、単安定マル
チバイブレータ１０の出力端子ＱＰout ，ＱＮout から
出力される各信号を平滑してそれぞれ平均値を検出し、
電圧比較器１４は、平均値検出回路１６によって検出さ
れた相互の平均値の差を求め、検出された平均値が互い
に等しいときはそれに応じた制御電圧をゲート電圧とし
て制御端子Ｖcontに出力し、単安定マルチバイブレータ
１０の出力信号のデューティ比１対１を保持する。ま
た、出力端子ＱＰout 側の平均値が大きいときは、相互
の平均値が等しいときの制御電圧より低い値の制御電圧
をゲート電圧として単安定マルチバイブレータ１０に出
力し、逆に出力端子ＱＮout 側の平均値が大きいとき
は、相互の平均値が等しいときの制御電圧より高い値の
制御電圧をゲート電圧として出力し、相互の平均値が等
しくなるように、即ち単安定マルチバイブレータ１０の
出力信号のデューティ比が１対１になるようにする。こ
の制御により、単安定マルチバイブレータ１０の出力端
子ＱＰout ，ＱＮout から出力される各信号は図４に示
すように整形される。そして、この２出力信号のうち出
力端子ＱＰout 側から出力された信号が出力回路１５を
介して出力端子ＯＵＴより出力される。
チバイブレータ１０の出力端子ＱＰout ，ＱＮout から
出力される各信号を平滑してそれぞれ平均値を検出し、
電圧比較器１４は、平均値検出回路１６によって検出さ
れた相互の平均値の差を求め、検出された平均値が互い
に等しいときはそれに応じた制御電圧をゲート電圧とし
て制御端子Ｖcontに出力し、単安定マルチバイブレータ
１０の出力信号のデューティ比１対１を保持する。ま
た、出力端子ＱＰout 側の平均値が大きいときは、相互
の平均値が等しいときの制御電圧より低い値の制御電圧
をゲート電圧として単安定マルチバイブレータ１０に出
力し、逆に出力端子ＱＮout 側の平均値が大きいとき
は、相互の平均値が等しいときの制御電圧より高い値の
制御電圧をゲート電圧として出力し、相互の平均値が等
しくなるように、即ち単安定マルチバイブレータ１０の
出力信号のデューティ比が１対１になるようにする。こ
の制御により、単安定マルチバイブレータ１０の出力端
子ＱＰout ，ＱＮout から出力される各信号は図４に示
すように整形される。そして、この２出力信号のうち出
力端子ＱＰout 側から出力された信号が出力回路１５を
介して出力端子ＯＵＴより出力される。
【００１６】第２の実施形態においては、本発明の第１
の実施形態に係る単安定マルチバイブレータ１０を備
え、その出力端子ＱＰout ，ＱＮout から出力される各
信号の平均値を検出し、相互の平均値に差があったとき
はその差がゼロになるように制御電圧（ゲート電圧）の
値を可変するようにしたので、デューティ比の劣化した
クロック信号が入力されても、また、環境条件の変動や
経年変化による構成素子の特性に変動があっても、クロ
ックデューティ補償回路２０の出力信号のデューティ比
を常に一定にできるという効果がある。
の実施形態に係る単安定マルチバイブレータ１０を備
え、その出力端子ＱＰout ，ＱＮout から出力される各
信号の平均値を検出し、相互の平均値に差があったとき
はその差がゼロになるように制御電圧（ゲート電圧）の
値を可変するようにしたので、デューティ比の劣化した
クロック信号が入力されても、また、環境条件の変動や
経年変化による構成素子の特性に変動があっても、クロ
ックデューティ補償回路２０の出力信号のデューティ比
を常に一定にできるという効果がある。
【００１７】なお、第２の実施形態では単安定マルチバ
イブレータ１０を備えたクロックデューティ補償回路２
０について説明したが、その入力段に設けられた反転回
路１１及びＡＮＤゲート１３をエクスクルーシブオア
（排他的論理和）ゲートに置き換えてクロック逓倍回路
を構成してもよい。
イブレータ１０を備えたクロックデューティ補償回路２
０について説明したが、その入力段に設けられた反転回
路１１及びＡＮＤゲート１３をエクスクルーシブオア
（排他的論理和）ゲートに置き換えてクロック逓倍回路
を構成してもよい。
【００１８】また、第１の実施形態に係る単安定マルチ
バイブレータ１０と、第２の実施形態に係るクロックデ
ューティ補償回路２０とをクロック抽出回路に用いても
よい。その場合、従来のクロック抽出回路では補償でき
なかったタイミングフィルタ及びリミッタ回路の温度特
性、経年変化によるパルス幅、位相の変動を補償するこ
とができる。
バイブレータ１０と、第２の実施形態に係るクロックデ
ューティ補償回路２０とをクロック抽出回路に用いても
よい。その場合、従来のクロック抽出回路では補償でき
なかったタイミングフィルタ及びリミッタ回路の温度特
性、経年変化によるパルス幅、位相の変動を補償するこ
とができる。
【００１９】
【発明の効果】以上のように本発明によれば、単安定マ
ルチバイブレータの出力信号のパルス幅を設定する時定
数を、コンデンサの容量と電流制御手段に印加される制
御電圧に応じて変化するコンデンサの放電電流とで決定
するようにしたので、その出力信号のパルス幅を自動的
に可変でき、そのため、環境条件の変動や経年変化によ
る構成素子の変動に起因するパルス幅のずれを補償する
ことができるという効果がある。
ルチバイブレータの出力信号のパルス幅を設定する時定
数を、コンデンサの容量と電流制御手段に印加される制
御電圧に応じて変化するコンデンサの放電電流とで決定
するようにしたので、その出力信号のパルス幅を自動的
に可変でき、そのため、環境条件の変動や経年変化によ
る構成素子の変動に起因するパルス幅のずれを補償する
ことができるという効果がある。
【図１】本発明の第１の実施形態を示す単安定マルチバ
イブレータの回路図である。
イブレータの回路図である。
【図２】本実施形態の単安定マルチバイブレータの動作
を示す波形図である。
を示す波形図である。
【図３】本発明の第２の実施形態を示すクロックデュー
ティ補償回路の回路図である。
ティ補償回路の回路図である。
【図４】本実施形態のクロックデューティ補償回路の動
作を示す波形図である。
作を示す波形図である。
１ コンデンサ ２ 電界効果トランジスタ（ＦＥＴ） ３ トランジスタ ４ 電圧比較器 ５ 定電流源 ６ リセット・セット・フリップフロップ（ＲＳ・Ｆ
Ｆ） １０ 単安定マルチバイブレータ １１ 反転回路 １２ 遅延回路 １３ ＡＮＤゲート １４ 電圧比較器 １５ 出力回路 １６ 平均値検出回路 ２０ クロックデューティ補償回路
Ｆ） １０ 単安定マルチバイブレータ １１ 反転回路 １２ 遅延回路 １３ ＡＮＤゲート １４ 電圧比較器 １５ 出力回路 １６ 平均値検出回路 ２０ クロックデューティ補償回路
Claims (3)
- 【請求項１】 コンデンサと、 制御電圧が印加され、該制御電圧に応じてコンデンサの
放電電流を制御する電流制御手段とを有し、 セット信号が入力されたとき出力信号のレベルを反転
し、前記コンデンサの容量と前記制御電圧に応じて変化
するコンデンサの放電電流との時定数により、出力信号
のパルス幅を設定することを特徴とする単安定マルチバ
イブレータ。 - 【請求項２】 コンデンサと、 該コンデンサに直列に接続され、ゲートに印加された制
御電圧に応じてコンデンサの放電電流を制御する電界効
果トランジスタと、 該電界効果トランジスタの電流制御により放電される前
記コンデンサの放電電圧と予め設定された基準電圧とを
比較し、放電電圧がその基準電圧まで低下したときリセ
ット信号を出力する電圧比較器と、 セット信号が入力されたとき出力信号をハイレベルに切
り換え、前記リセット信号が入力されたときは出力信号
のレベルを反転するフリップフロップ回路とを備えたこ
とを特徴とする単安定マルチバイブレータ。 - 【請求項３】 入力信号のレベルを反転する反転回路
と、 前記入力信号の位相を遅延する遅延回路と、 前記反転回路及び遅延回路の各出力信号の論理積をと
り、それをセット信号として出力するＡＮＤゲートと、 前記セット信号が入力される前記請求項２記載の単安定
マルチバイブレータと、 前記請求項２記載の単安定マルチバイブレータから出力
された正相出力信号と逆相出力信号の各平均値を検出す
る平均値検出回路と、 該平均値検出回路によって検出された相互の平均値の差
を求め、その差に基づき制御電圧を生成して前記請求項
２記載の単安定マルチバイブレータに出力する電圧比較
器とを備えたことを特徴とするクロックデューティ補償
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255706A JPH10107591A (ja) | 1996-09-27 | 1996-09-27 | 単安定マルチバイブレータ及びクロックデューティ補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255706A JPH10107591A (ja) | 1996-09-27 | 1996-09-27 | 単安定マルチバイブレータ及びクロックデューティ補償回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107591A true JPH10107591A (ja) | 1998-04-24 |
Family
ID=17282513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8255706A Pending JPH10107591A (ja) | 1996-09-27 | 1996-09-27 | 単安定マルチバイブレータ及びクロックデューティ補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107591A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008017447A (ja) * | 2006-06-30 | 2008-01-24 | O2 Micro Inc | 可変周波数多相発振器 |
| CN109768785A (zh) * | 2019-03-05 | 2019-05-17 | 上海联影医疗科技有限公司 | 一种急停控制电路和集成ct的rt系统 |
-
1996
- 1996-09-27 JP JP8255706A patent/JPH10107591A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008017447A (ja) * | 2006-06-30 | 2008-01-24 | O2 Micro Inc | 可変周波数多相発振器 |
| CN109768785A (zh) * | 2019-03-05 | 2019-05-17 | 上海联影医疗科技有限公司 | 一种急停控制电路和集成ct的rt系统 |
| CN109768785B (zh) * | 2019-03-05 | 2023-06-27 | 上海联影医疗科技股份有限公司 | 一种急停控制电路和集成ct的rt系统 |
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