JPH10107730A - Ｔｄｍａ携帯無線機の消費電力制御方式 - Google Patents
Ｔｄｍａ携帯無線機の消費電力制御方式Info
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- JPH10107730A JPH10107730A JP8278597A JP27859796A JPH10107730A JP H10107730 A JPH10107730 A JP H10107730A JP 8278597 A JP8278597 A JP 8278597A JP 27859796 A JP27859796 A JP 27859796A JP H10107730 A JPH10107730 A JP H10107730A
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- 238000010586 diagram Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
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- Time-Division Multiplex Systems (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
(57)【要約】
【課題】ＴＤＭＡ携帯無線機の待ち受け時の当該受信ス
ロット間欠受信期間における消費電力をさらに低減す
る。 【解決手段】低周波クロックを発生する低周波発振器１
１と、高周波発振器２の高周波クロックをオン／オフ制
御するトランジスタ１５を設ける。ＴＤＭＡ制御部７に
２つの論理和回路１２，１３とクロックフラグ生成器１
４を設ける。ＣＰＵ１が当該受信スロットを受信する毎
にパワーセーブモードになり、タイマカウンタ３に次の
受信スロットまでの時間を設定するとタイマカウンタ３
は低周波クロックで動作し、そのステータスをトランジ
スタ１５と２つの論理和回路１２，１３に入力して高周
波クロックを停止させるとともにスロットカウンタ５の
クロック供給を止めて動作を停止させるように構成し
た。
ロット間欠受信期間における消費電力をさらに低減す
る。 【解決手段】低周波クロックを発生する低周波発振器１
１と、高周波発振器２の高周波クロックをオン／オフ制
御するトランジスタ１５を設ける。ＴＤＭＡ制御部７に
２つの論理和回路１２，１３とクロックフラグ生成器１
４を設ける。ＣＰＵ１が当該受信スロットを受信する毎
にパワーセーブモードになり、タイマカウンタ３に次の
受信スロットまでの時間を設定するとタイマカウンタ３
は低周波クロックで動作し、そのステータスをトランジ
スタ１５と２つの論理和回路１２，１３に入力して高周
波クロックを停止させるとともにスロットカウンタ５の
クロック供給を止めて動作を停止させるように構成し
た。
Description
【０００１】
【発明の属する技術分野】本発明は、時分割多元接続
（ＴＤＭＡ：Time Division Multiple Access ）方式に
よるデジタルコードレス電話システムの子機に関し、特
に、子機の待受け期間の間欠受信による低消費電力化の
ための消費電力制御（パワーセービング）方式に関する
ものである。
（ＴＤＭＡ：Time Division Multiple Access ）方式に
よるデジタルコードレス電話システムの子機に関し、特
に、子機の待受け期間の間欠受信による低消費電力化の
ための消費電力制御（パワーセービング）方式に関する
ものである。
【０００２】
【従来の技術】デジタルコードレス電話に限らず、携帯
型移動機の電池継続時間をできるだけ長くするための低
消費電力化は重要な技術課題の一つである。図３は従来
のデジタルコードレス電話の子機の部分回路構成例を示
すブロック図である。図３において、１はパワーセーブ
モードを有するＣＰＵ（中央処理装置）、２は高周波ク
ロックを発生する高周波発振器、３はタイマカウンタ、
４は分周回路、５はＴＤＭＡスロットを生成するスロッ
トカウンタ、６は無線部制御回路、破線で囲った７はＴ
ＤＭＡ制御部、８は無線部及び変復調部である。高周波
発振器２で発生した高周波クロックは、ＣＰＵ１とＴＤ
ＭＡ制御部７の分周回路４とに供給され、分周回路４は
高周波クロックを分周してＴＤＭＡ制御部７の中の各回
路を動作させる基準クロックを出力する。タイマカウン
タ３はパワーセーブモードカウントを行いＣＰＵ１にパ
ワーセーブモード解除の割り込みを行う。スロットカウ
ンタ５は、ＴＤＭＡ方式のスロットを生成してタイマカ
ウンタ３に与えるとともに無線部制御回路６に与えて無
線部及び変復調部８を制御する。
型移動機の電池継続時間をできるだけ長くするための低
消費電力化は重要な技術課題の一つである。図３は従来
のデジタルコードレス電話の子機の部分回路構成例を示
すブロック図である。図３において、１はパワーセーブ
モードを有するＣＰＵ（中央処理装置）、２は高周波ク
ロックを発生する高周波発振器、３はタイマカウンタ、
４は分周回路、５はＴＤＭＡスロットを生成するスロッ
トカウンタ、６は無線部制御回路、破線で囲った７はＴ
ＤＭＡ制御部、８は無線部及び変復調部である。高周波
発振器２で発生した高周波クロックは、ＣＰＵ１とＴＤ
ＭＡ制御部７の分周回路４とに供給され、分周回路４は
高周波クロックを分周してＴＤＭＡ制御部７の中の各回
路を動作させる基準クロックを出力する。タイマカウン
タ３はパワーセーブモードカウントを行いＣＰＵ１にパ
ワーセーブモード解除の割り込みを行う。スロットカウ
ンタ５は、ＴＤＭＡ方式のスロットを生成してタイマカ
ウンタ３に与えるとともに無線部制御回路６に与えて無
線部及び変復調部８を制御する。
【０００３】次に、上記従来回路の待ち受け期間におけ
るバッテリセービング制御動作について具体的に説明す
る。図４は待ち受け期間における従来のパワーセービン
グ制御方法を説明するタイムチャートである。図４に示
すように、子機のＣＰＵ１は、例えば１秒周期で当該子
機の受信スロットＲ１を受信する動作モードとなり、他
のスロット間は消費電力をセーブするパワーセープモー
ドとなる。このような待ち受け時の間欠受信では、パワ
ーセーブモード期間中は不要な回路、例えば、受信ミク
サ，増幅器，復調器，シンセサイザ，切替制御部そして
ＴＤＭＡ制御部の一部の動作を停止して消費電力の節約
を行っている。高周波発振器２で発生する高周波クロッ
クは例えば約２０ＭＨｚであり、連続動作をしている。
子機が当該子機の受信スロットＲ１を受信した後、ＣＰ
Ｕ１はタイマカウンタ３にカウント値を設定してパワー
セーブモードに移行する。タイマカウンタ３が設定され
たカウント値カウントアップすると、次の受信スロット
Ｒ１を受信するためにＣＰＵ１は動作モードになる。
るバッテリセービング制御動作について具体的に説明す
る。図４は待ち受け期間における従来のパワーセービン
グ制御方法を説明するタイムチャートである。図４に示
すように、子機のＣＰＵ１は、例えば１秒周期で当該子
機の受信スロットＲ１を受信する動作モードとなり、他
のスロット間は消費電力をセーブするパワーセープモー
ドとなる。このような待ち受け時の間欠受信では、パワ
ーセーブモード期間中は不要な回路、例えば、受信ミク
サ，増幅器，復調器，シンセサイザ，切替制御部そして
ＴＤＭＡ制御部の一部の動作を停止して消費電力の節約
を行っている。高周波発振器２で発生する高周波クロッ
クは例えば約２０ＭＨｚであり、連続動作をしている。
子機が当該子機の受信スロットＲ１を受信した後、ＣＰ
Ｕ１はタイマカウンタ３にカウント値を設定してパワー
セーブモードに移行する。タイマカウンタ３が設定され
たカウント値カウントアップすると、次の受信スロット
Ｒ１を受信するためにＣＰＵ１は動作モードになる。
【０００４】
【発明が解決しようとする課題】しかし、上記従来回路
では、待ち受け時のパワーセーブ期間中は、高周波クロ
ックやスロットカウンタ５及び無線部制御回路６は常時
動作してためパワーセーブ効率が悪いという問題があ
る。しかも、上記の問題点はコードレス電話の子機に限
らず、ＴＤＭＡ方式の携帯無線機についての問題点でも
ある。
では、待ち受け時のパワーセーブ期間中は、高周波クロ
ックやスロットカウンタ５及び無線部制御回路６は常時
動作してためパワーセーブ効率が悪いという問題があ
る。しかも、上記の問題点はコードレス電話の子機に限
らず、ＴＤＭＡ方式の携帯無線機についての問題点でも
ある。
【０００５】本発明の目的は、従来技術における待ち受
け時のパワーセーブ効率が悪いという問題を解決し、パ
ワーセーブモード期間中、さらにＴＤＭＡ制御部の消費
電力を低減することのできるＴＤＭＡ携帯無線機の消費
電力制御方式を提供することにある。
け時のパワーセーブ効率が悪いという問題を解決し、パ
ワーセーブモード期間中、さらにＴＤＭＡ制御部の消費
電力を低減することのできるＴＤＭＡ携帯無線機の消費
電力制御方式を提供することにある。
【０００６】
【課題を解決するための手段】本発明のＴＤＭＡ携帯無
線機の消費電力制御方式は、ＴＤＭＡ方式の無線電波を
送受信する無線部及び変復調部と、高周波クロックを連
続出力する高周波発振器と、該高周波クロックによって
動作しパワーセーブモードを有するＣＰＵと、前記高周
波クロックを分周する分周回路と該分周回路から出力さ
れる基準クロックによってＴＤＭＡスロットを連続生成
するスロットカウンタと前記分周回路からの基準クロッ
クが入力され前記スロットカウンタからのＴＤＭＡスロ
ットにより当該子機の受信スロットで受信するように前
記無線部及び変復調部の制御を行う無線部制御回路と前
記分周回路からの基準クロックと前記スロットカウンタ
からのＴＤＭＡスロットが入力され前記ＣＰＵから与え
られるウント値をカウントするタイマカウンタとが設け
られたＴＤＭＡ制御部とを備え、待ち受け期間中、前記
ＣＰＵは当該無線機の受信スロットを受信して動作モー
ドからパワーセーブモードに移行する毎に所定の回路の
動作を停止させるとともに前記タイマカウンタにパワー
セーブモード期間を示すカウント値を与え、前記タイマ
カウンタは前記カウント値をカウントしカウントアップ
したとき前記ＣＰＵにパワーセーブモード解除の割り込
みを行うように構成されたＴＤＭＡ携帯無線機の消費電
力制御方式において、低周波クロックを出力する低周波
発振器と、外部からの制御信号により前記高周波発振器
を停止させる信号を出力するトランジスタと、前記高周
波発振器の出力を一方の入力とし前記分周回路に出力信
号を与える第１の論理和回路と、前記分周回路の出力を
一方の入力とし前記スロットカウンタに出力信号を与え
る第２の論理和回路と、該第２の論理和回路の出力によ
りスロット止め認識情報を示すフラグを出力するクロッ
クフラグ生成器とを備え、前記タイマカウンタは、前記
ＣＰＵからパワーセーブモードに移行して前記パワーセ
ーブモード期間を示すカウント値が与えられたとき前記
低周波発振器からの低周波クロックによる動作を行い前
記トランジスタに制御信号を与えて前記高周波発振器を
停止させるとともに前記第１の論理和回路と前記第２の
論理和回路の他方の入力にステータスを与え、該ステー
タスにより前記第１の論理和回路は前記分周回路への高
周波クロック供給を停止し、前記ステータスにより前記
第２の論理和回路は前記スロットカウンタへの基準クロ
ック供給を停止してスロットカウンタの動作を停止させ
るとともに、前記クロックフラグ生成器からスロット止
め認識情報を示すフラグを出力させて前記ＣＰＵに認識
させるように構成したことを特徴とするものである。
線機の消費電力制御方式は、ＴＤＭＡ方式の無線電波を
送受信する無線部及び変復調部と、高周波クロックを連
続出力する高周波発振器と、該高周波クロックによって
動作しパワーセーブモードを有するＣＰＵと、前記高周
波クロックを分周する分周回路と該分周回路から出力さ
れる基準クロックによってＴＤＭＡスロットを連続生成
するスロットカウンタと前記分周回路からの基準クロッ
クが入力され前記スロットカウンタからのＴＤＭＡスロ
ットにより当該子機の受信スロットで受信するように前
記無線部及び変復調部の制御を行う無線部制御回路と前
記分周回路からの基準クロックと前記スロットカウンタ
からのＴＤＭＡスロットが入力され前記ＣＰＵから与え
られるウント値をカウントするタイマカウンタとが設け
られたＴＤＭＡ制御部とを備え、待ち受け期間中、前記
ＣＰＵは当該無線機の受信スロットを受信して動作モー
ドからパワーセーブモードに移行する毎に所定の回路の
動作を停止させるとともに前記タイマカウンタにパワー
セーブモード期間を示すカウント値を与え、前記タイマ
カウンタは前記カウント値をカウントしカウントアップ
したとき前記ＣＰＵにパワーセーブモード解除の割り込
みを行うように構成されたＴＤＭＡ携帯無線機の消費電
力制御方式において、低周波クロックを出力する低周波
発振器と、外部からの制御信号により前記高周波発振器
を停止させる信号を出力するトランジスタと、前記高周
波発振器の出力を一方の入力とし前記分周回路に出力信
号を与える第１の論理和回路と、前記分周回路の出力を
一方の入力とし前記スロットカウンタに出力信号を与え
る第２の論理和回路と、該第２の論理和回路の出力によ
りスロット止め認識情報を示すフラグを出力するクロッ
クフラグ生成器とを備え、前記タイマカウンタは、前記
ＣＰＵからパワーセーブモードに移行して前記パワーセ
ーブモード期間を示すカウント値が与えられたとき前記
低周波発振器からの低周波クロックによる動作を行い前
記トランジスタに制御信号を与えて前記高周波発振器を
停止させるとともに前記第１の論理和回路と前記第２の
論理和回路の他方の入力にステータスを与え、該ステー
タスにより前記第１の論理和回路は前記分周回路への高
周波クロック供給を停止し、前記ステータスにより前記
第２の論理和回路は前記スロットカウンタへの基準クロ
ック供給を停止してスロットカウンタの動作を停止させ
るとともに、前記クロックフラグ生成器からスロット止
め認識情報を示すフラグを出力させて前記ＣＰＵに認識
させるように構成したことを特徴とするものである。
【０００７】
【発明の実施の形態】本発明は、待ち受け時にＴＤＭＡ
方式のスロットを監視し、当該子機の受信スロットＲ１
を受信した後、ＣＰＵ１がパワーセーブモードに移行し
たとき、高周波発振器２の出力を停止させるとともにス
ロットカウンタ５の動作を停止させ、かつ、タイマカウ
ンタ３を、低周波発振器１１からの、例えば３２．７６
８ｋＨｚの低周波クロックで動作させるようにして消費
電力のセーブ効率を良くしたことを要旨とするものであ
る。
方式のスロットを監視し、当該子機の受信スロットＲ１
を受信した後、ＣＰＵ１がパワーセーブモードに移行し
たとき、高周波発振器２の出力を停止させるとともにス
ロットカウンタ５の動作を停止させ、かつ、タイマカウ
ンタ３を、低周波発振器１１からの、例えば３２．７６
８ｋＨｚの低周波クロックで動作させるようにして消費
電力のセーブ効率を良くしたことを要旨とするものであ
る。
【０００８】
【実施例】図１は本発明の実施例を示す構成図である。
図において、パワーセーブモードをもつＣＰＵ１と、Ｃ
ＰＵ１と分周回路４に高周波クロックを供給する高周波
発振器２と、パワーセーブ期間のカウントを行うタイマ
カウンタ３と、ＴＤＭＡ制御部の基準クロックを生成す
る分周回路４と、ＴＤＭＡ方式のスロット生成を行うス
ロットカウンタ５と、無線部および変復調部８を制御す
る無線部制御回路６は、図３の従来回路と同じである。
２重線で囲んだ部分は本発明で設けた部分であり、１１
は低周波発振器であり、パワーセーブ期間タイマカウン
タ３に与える例えば３２．７６８ｋＨｚの低周波クロッ
クを出力する。１２は論理和回路であり、パワーセーブ
期間中にタイマカウンタ３からのステータスにより高周
波発振器２から分周回路４への高周波クロック供給を停
止する。１３は論理和回路であり、分周回路４からスロ
ットカウンタ５へ供給する基準クロックをタイマカウン
タ３からのステータスにより停止する。１４はクロック
フラグ生成器であり、基準クロックを停止しスロット止
め認識情報（フラグ）を出力する。１５はパワーセーブ
時に高周波発振器２の発振停止を行うトランジスタであ
る。
図において、パワーセーブモードをもつＣＰＵ１と、Ｃ
ＰＵ１と分周回路４に高周波クロックを供給する高周波
発振器２と、パワーセーブ期間のカウントを行うタイマ
カウンタ３と、ＴＤＭＡ制御部の基準クロックを生成す
る分周回路４と、ＴＤＭＡ方式のスロット生成を行うス
ロットカウンタ５と、無線部および変復調部８を制御す
る無線部制御回路６は、図３の従来回路と同じである。
２重線で囲んだ部分は本発明で設けた部分であり、１１
は低周波発振器であり、パワーセーブ期間タイマカウン
タ３に与える例えば３２．７６８ｋＨｚの低周波クロッ
クを出力する。１２は論理和回路であり、パワーセーブ
期間中にタイマカウンタ３からのステータスにより高周
波発振器２から分周回路４への高周波クロック供給を停
止する。１３は論理和回路であり、分周回路４からスロ
ットカウンタ５へ供給する基準クロックをタイマカウン
タ３からのステータスにより停止する。１４はクロック
フラグ生成器であり、基準クロックを停止しスロット止
め認識情報（フラグ）を出力する。１５はパワーセーブ
時に高周波発振器２の発振停止を行うトランジスタであ
る。
【０００９】次に、本発明の動作を図２のタイムチャー
トにて説明する。図２は本発明の動作を説明するタイム
チャートである。子機が待ち受け時にＴＤＭＡスロット
Ｒ１で受信し、ＣＰＵ１からタイマカウンタ３へパワー
セーブモード移行を命令し、タイマカウンタ３からの制
御により、スロットカウンタ５の基準クロックである分
周回路４の出力を論理和回路１３にて停止する。スロッ
トカウンタ５が停止すると同時に、基準クロックを停止
しＴＤＭＡ制御部７のスロット止め認識情報を示すクロ
ックフラグ生成器１４からのフラグによりＣＰＵ１がＴ
ＤＭＡ制御部７のスロット止め開始を認識する。スロッ
トカウンタ５に与える基準クロックを停止するタイミン
グは、低周波発振器１１の低周波クロックにより動作す
るタイマカウンタ３から供給し、内部タイマにより一定
の５msec周期により管理する。また、タイマカウンタ３
からの命令により高周波発振器２の発振停止を行うトラ
ンジスタ１５と、高周波クロックをＣＰＵ１及びＴＤＭ
Ａ制御部７へ供給停止する論理和回路１２により、ＣＰ
Ｕ１がパワーセーブモードに移行すると同時に、ＴＤＭ
Ａ制御部７のタイマカウンタ３以外の回路の動作も停止
させる。
トにて説明する。図２は本発明の動作を説明するタイム
チャートである。子機が待ち受け時にＴＤＭＡスロット
Ｒ１で受信し、ＣＰＵ１からタイマカウンタ３へパワー
セーブモード移行を命令し、タイマカウンタ３からの制
御により、スロットカウンタ５の基準クロックである分
周回路４の出力を論理和回路１３にて停止する。スロッ
トカウンタ５が停止すると同時に、基準クロックを停止
しＴＤＭＡ制御部７のスロット止め認識情報を示すクロ
ックフラグ生成器１４からのフラグによりＣＰＵ１がＴ
ＤＭＡ制御部７のスロット止め開始を認識する。スロッ
トカウンタ５に与える基準クロックを停止するタイミン
グは、低周波発振器１１の低周波クロックにより動作す
るタイマカウンタ３から供給し、内部タイマにより一定
の５msec周期により管理する。また、タイマカウンタ３
からの命令により高周波発振器２の発振停止を行うトラ
ンジスタ１５と、高周波クロックをＣＰＵ１及びＴＤＭ
Ａ制御部７へ供給停止する論理和回路１２により、ＣＰ
Ｕ１がパワーセーブモードに移行すると同時に、ＴＤＭ
Ａ制御部７のタイマカウンタ３以外の回路の動作も停止
させる。
【００１０】その後、待ち受けセービング周期を管理す
るタイマカウンタ３により次の受信スロットＲ１を受信
するためのカウントタイムアップ時、トランジスタ１５
を動作させ（オンにして）高周波発振器２を発振させ、
発振出力が安定後、論理和回路１２，１３によるクロッ
クフラグをＣＰＵ１及び分周回路４への供給及びスロッ
トカウンタ５の基準クロックをスロットカウンタ５へ供
給することによりＴＤＭＡ制御スロットが動作を開始
し、次のＴＤＭＡ制御スロットＲ１を受信する。
るタイマカウンタ３により次の受信スロットＲ１を受信
するためのカウントタイムアップ時、トランジスタ１５
を動作させ（オンにして）高周波発振器２を発振させ、
発振出力が安定後、論理和回路１２，１３によるクロッ
クフラグをＣＰＵ１及び分周回路４への供給及びスロッ
トカウンタ５の基準クロックをスロットカウンタ５へ供
給することによりＴＤＭＡ制御スロットが動作を開始
し、次のＴＤＭＡ制御スロットＲ１を受信する。
【００１１】このように、パワーセーブ期間中はタイマ
カウンタ３を低周波発振器１１の低周波クロックで動作
させ、ＴＤＭＡ制御部７及びＣＰＵ１への高周波クロッ
ク供給停止をトランジスタ１５，論理和回路１２で行う
とともにＴＤＭＡスロット止めを論理和回路１３によっ
て行う。すなわち待ち受けセービング中ＴＤＭＡ制御部
７のスロットカウンタ５を停止させ、タイマカウンタ３
を低周波クロックにより動作させることによりパワーセ
ーブモード中のパワーセーブ効率をさらに良くし、低消
費電力化を図ることができる。高周波クロックが２０Ｍ
Ｈｚで低周波クロックが３２．７６８ｋＨｚとすると、
消費電流が約１００ｍＡから約２ｍＡとなるのでパワー
低減率は１／５０となる。
カウンタ３を低周波発振器１１の低周波クロックで動作
させ、ＴＤＭＡ制御部７及びＣＰＵ１への高周波クロッ
ク供給停止をトランジスタ１５，論理和回路１２で行う
とともにＴＤＭＡスロット止めを論理和回路１３によっ
て行う。すなわち待ち受けセービング中ＴＤＭＡ制御部
７のスロットカウンタ５を停止させ、タイマカウンタ３
を低周波クロックにより動作させることによりパワーセ
ーブモード中のパワーセーブ効率をさらに良くし、低消
費電力化を図ることができる。高周波クロックが２０Ｍ
Ｈｚで低周波クロックが３２．７６８ｋＨｚとすると、
消費電流が約１００ｍＡから約２ｍＡとなるのでパワー
低減率は１／５０となる。
【００１２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、デジタルコードレス電話システムにおいて、子
機が待ち受け中のバワーセーブモード移行時に、ＣＰＵ
からのパワーセーブ開始命令により高周波発振器を停止
させ、ＴＤＭＡ制御部のスロットカウンタの動作を止
め、パワーセーブモード解除時にタイマカウンタからの
タイマカウント完了信号によって、高周波発振器を起動
させてＴＤＭＡ制御部のスロットカウンタを起動させる
ことができるため、パワーセーブモード中の消費電力を
更に大幅に低減することができ、実用上大きい効果があ
る。
よれば、デジタルコードレス電話システムにおいて、子
機が待ち受け中のバワーセーブモード移行時に、ＣＰＵ
からのパワーセーブ開始命令により高周波発振器を停止
させ、ＴＤＭＡ制御部のスロットカウンタの動作を止
め、パワーセーブモード解除時にタイマカウンタからの
タイマカウント完了信号によって、高周波発振器を起動
させてＴＤＭＡ制御部のスロットカウンタを起動させる
ことができるため、パワーセーブモード中の消費電力を
更に大幅に低減することができ、実用上大きい効果があ
る。
【図１】本発明の実施例を示すブロック図である。
【図２】本発明の動作を説明するタイムチャートであ
る。
る。
【図３】従来の回路構成例図である。
【図４】従来の動作を説明するタイムチャートである。
１ ＣＰＵ ２ 高周波発振器 ３ タイマカウンタ ４ 分周回路 ５ スロットカウンタ ６ 無線部制御回路 ７ ＴＤＭＡ制御部 ８ 無線部及び変復調部 １１ 低周波発振器 １２，１３ 論理和回路 １４ クロックフラグ生成器
Claims (1)
- 【請求項１】 ＴＤＭＡ方式の無線電波を送受信する無
線部及び変復調部と、高周波クロックを連続出力する高
周波発振器と、該高周波クロックによって動作しパワー
セーブモードを有するＣＰＵと、前記高周波クロックを
分周する分周回路と該分周回路から出力される基準クロ
ックによってＴＤＭＡスロットを連続生成するスロット
カウンタと前記分周回路からの基準クロックが入力され
前記スロットカウンタからのＴＤＭＡスロットにより当
該子機の受信スロットで受信するように前記無線部及び
変復調部の制御を行う無線部制御回路と前記分周回路か
らの基準クロックと前記スロットカウンタからのＴＤＭ
Ａスロットが入力され前記ＣＰＵから与えられるウント
値をカウントするタイマカウンタとが設けられたＴＤＭ
Ａ制御部とを備え、 待ち受け期間中、前記ＣＰＵは当該無線機の受信スロッ
トを受信して動作モードからパワーセーブモードに移行
する毎に所定の回路の動作を停止させるとともに前記タ
イマカウンタにパワーセーブモード期間を示すカウント
値を与え、前記タイマカウンタは前記カウント値をカウ
ントしカウントアップしたとき前記ＣＰＵにパワーセー
ブモード解除の割り込みを行うように構成されたＴＤＭ
Ａ携帯無線機の消費電力制御方式において、 低周波クロックを出力する低周波発振器と、外部からの
制御信号により前記高周波発振器を停止させる信号を出
力するトランジスタと、前記高周波発振器の出力を一方
の入力とし前記分周回路に出力信号を与える第１の論理
和回路と、前記分周回路の出力を一方の入力とし前記ス
ロットカウンタに出力信号を与える第２の論理和回路
と、該第２の論理和回路の出力によりスロット止め認識
情報を示すフラグを出力するクロックフラグ生成器とを
備え、 前記タイマカウンタは、前記ＣＰＵからパワーセーブモ
ードに移行して前記パワーセーブモード期間を示すカウ
ント値が与えられたとき前記低周波発振器からの低周波
クロックによる動作を行い前記トランジスタに制御信号
を与えて前記高周波発振器を停止させるとともに前記第
１の論理和回路と前記第２の論理和回路の他方の入力に
ステータスを与え、 該ステータスにより前記第１の論理和回路は前記分周回
路への高周波クロック供給を停止し、 前記ステータスにより前記第２の論理和回路は前記スロ
ットカウンタへの基準クロック供給を停止してスロット
カウンタの動作を停止させるとともに、前記クロックフ
ラグ生成器からスロット止め認識情報を示すフラグを出
力させて前記ＣＰＵに認識させるように構成したことを
特徴とするＴＤＭＡ携帯無線機の消費電力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278597A JPH10107730A (ja) | 1996-10-01 | 1996-10-01 | Ｔｄｍａ携帯無線機の消費電力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278597A JPH10107730A (ja) | 1996-10-01 | 1996-10-01 | Ｔｄｍａ携帯無線機の消費電力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107730A true JPH10107730A (ja) | 1998-04-24 |
Family
ID=17599492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8278597A Pending JPH10107730A (ja) | 1996-10-01 | 1996-10-01 | Ｔｄｍａ携帯無線機の消費電力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107730A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306158B1 (ko) * | 1999-06-08 | 2001-11-01 | 윤종용 | 무선 단말기의 슬롯 인덱스 결정 방법 |
| US6704379B1 (en) | 1999-04-20 | 2004-03-09 | Nec Corporation | Intermittent receiving system |
| US6986070B2 (en) | 2000-12-28 | 2006-01-10 | Denso Corporation | Microcomputer that cooperates with an external apparatus to be driven by a drive signal |
| KR100650246B1 (ko) | 2004-08-03 | 2006-11-24 | 주식회사 팬택앤큐리텔 | 휴대용 단말기의 동작 속도 증가 장치 |
| WO2010143721A1 (ja) * | 2009-06-12 | 2010-12-16 | オリンパスメディカルシステムズ株式会社 | 生体内情報取得システムおよび受信装置 |
-
1996
- 1996-10-01 JP JP8278597A patent/JPH10107730A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704379B1 (en) | 1999-04-20 | 2004-03-09 | Nec Corporation | Intermittent receiving system |
| KR100306158B1 (ko) * | 1999-06-08 | 2001-11-01 | 윤종용 | 무선 단말기의 슬롯 인덱스 결정 방법 |
| US6986070B2 (en) | 2000-12-28 | 2006-01-10 | Denso Corporation | Microcomputer that cooperates with an external apparatus to be driven by a drive signal |
| KR100650246B1 (ko) | 2004-08-03 | 2006-11-24 | 주식회사 팬택앤큐리텔 | 휴대용 단말기의 동작 속도 증가 장치 |
| WO2010143721A1 (ja) * | 2009-06-12 | 2010-12-16 | オリンパスメディカルシステムズ株式会社 | 生体内情報取得システムおよび受信装置 |
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Legal Events
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Effective date: 20060815 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061219 |