JPH10108077A

JPH10108077A - 固体撮像デバイス用の出力回路

Info

Publication number: JPH10108077A
Application number: JP8262112A
Authority: JP
Inventors: Naomoto Kubo; 直基久保
Original assignee: Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp
Priority date: 1996-10-02
Filing date: 1996-10-02
Publication date: 1998-04-24
Anticipated expiration: 2016-10-02
Also published as: JP3850932B2

Abstract

(57)【要約】【課題】タイミング精度が高くパルス幅を任意に設定
できるタイミングパルスを発生する固体撮像デバイス用
の出力回路を提供。【解決手段】パルス発生回路13は、CCD プリアンプ12
の駆動回路であり、リセットパルス100 より所要の遅延
時間とパルス幅の駆動パルスSP1、 SP2を発生する。コン
デンサ14は、定電流電源15と、リセットパルス100 に応
動するリセット回路80とによりパルス100 のオフタイム
ｔで徐々に充電され、オンタイムでリセットして、アナ
ログ信号の三角波110 を発生する。比較器16、 17は、非
反転入力非反転入力(+) に入力される信号110 をそれぞ
れの反転入力(-) の基準電圧V1、 V2と比較してそれぞれ
パルスPV1、 PV2を出力する。演算回路18は、パルスPV1、
PV2とリセットパルス100 の演算により駆動パルスSP1、
SP2を出力する。コンデンサと基準電圧の選択により所
望のタイミングの駆動パルスSP1、 SP2を得る。これら
は、アナログ信号と基準電圧のクロスポイントで設定さ
れるので、ディジタル信号では困難であった駆動パルス
の連続的な可変調整ができ、精度が高い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電荷結合デバイス
(CCD) などの固体撮像デバイスより読み出された出力信
号が入力され、ノイズを除去して映像信号とする固体撮
像デバイス用の出力回路に関するものである。

【０００２】

【従来の技術】固体撮像デバイス、たとえば電荷結合デ
バイスは、周知のように、撮像セルアレイを水平走査す
ると、１画素期間がリセット成分、フィードスルー信号
および画素信号よりなるCCD 出力信号を、たとえば9 〜
14MH_Z の信号レートで出力する。このCCD 出力信号が入
力されノイズの最小化された映像信号を出力する固体撮
像デバイス用の出力回路には、画素信号が含むフィード
スルー信号に相関するノイズを除去した映像信号を出力
する相関二重サンプリング(CDS) 方式、積分方式により
高域ノイズを除いて映像信号を出力する積分型CDS 方式
があった。相関二重サンプリング方式の出力回路に関し
ては、例えば、本出願の出願人と同じ出願人による特許
出願、特願平06ー137296 、特願平07ー123482 および特願
平07ー214297 がある。

【０００３】

【発明が解決しようとする課題】CDS 方式では、固体撮
像デバイス用の出力回路は、固体撮像デバイスの出力信
号よりフィードスルー信号と画素信号を抽出するために
２種類のサンプリングパルスを要する。また、積分型CD
S 方式では、これらのサンプリングパルスにさらに、積
分波形の生成と、これの信号抽出のためのサンプリング
パルスが加わり、４種類のパルスを要する。いずれのパ
ルスも、タイミングは高精度を必要とし、固体撮像デバ
イスの出力信号と同一周期を有し、かつこれに対して一
定の遅延時間で遅延したパルスでなければならない。し
たがって、従来の固体撮像デバイス用の出力回路では、
厳密なタイミング調整を必要としていた。

【０００４】このため従来方式によれば、自走する水晶
発振子より発生するシステムクロックから形成したクロ
ックパルスのクロックラインに挿入した抵抗と寄生容量
とで、この抵抗を調整的に選定することによって、CDS
方式の微妙なタイミングに調整して、精度を得ていた。
また、個々の固体撮像デバイス用の出力回路の系に適合
したタイミング発生回路を特別に作成することで、この
ように微妙なタイミング調整を達成することもあった。
さらに、水晶発振子より発生するクロックパルスは、パ
ルス幅が一定であって、その逓倍に等しいパルス幅のぱ
するしか得られない。これに対して、積分型CDS 方式で
CCD 出力信号から信号を抽出するためのパルスは、様々
なパルス幅を必要とするので、多様なパルス幅と厳密な
タイミング精度を必要とする積分型CDS 方式について
は、高精度のタイミングが得られない欠点があった。

【０００５】また、積分型CDS 方式の固体撮像デバイス
用の出力回路を集積回路(IC)化すると、製造プロセスに
おける抵抗やコンデンサなどの回路素子の値が個々の製
品の間でバラつく。このバラツキが直接、出力映像信号
のゲイン変動となって現れる。ゲインは、積分回路のコ
ンデンサの容量および積分パルスの幅に比例し、抵抗に
反比例する。例えば、抵抗値の±20% の誤差により、出
力映像信号のゲイン変動は-17 % 〜＋25% となる。これ
は、積分型CDS 方式に固有の欠点であった。

【０００６】本発明はこのような従来技術の欠点を解消
し、タイミング精度が高くパルス幅を任意に設定できる
タイミングパルスを発生する固体撮像デバイス用の出力
回路を提供することを目的とする。

【０００７】本発明はまた、IC製造プロセスによる回路
素子の誤差の影響を最小化し、ゲインの安定した固体撮
像デバイス用の出力回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明によれば、固体撮
像デバイスを駆動する第１のタイミング信号に応動して
固体撮像デバイスから出力される出力信号を受けて、こ
の出力信号の１画素単位でフィードスルー信号および画
素信号を抽出し、画素信号からノイズを除去して、画素
単位で連続する映像信号を出力するノイズ除去手段を含
む固体撮像デバイス用の出力回路は、第１のタイミング
信号が入力され、第１のタイミング信号と同期して電圧
の増減を繰り返す第１のアナログ信号を生成し、第１の
アナログ信号を第１のアナログ信号と交差する第１の複
数の基準電圧と比較し、フィードスルー信号および画素
信号を抽出するための所定のタイミングを有する少なく
とも１つの第２のタイミング信号を発生して、第２のタ
イミング信号をノイズ除去手段に供給する第１のパルス
信号発生手段を含む。

【０００９】また、少なくともノイズ除去手段は集積回
路チップ上に形成され、その映像信号の出力回路は、ゲ
インに集積回路抵抗の誤差係数を逆相に含み、さらに、
この集積回路チップ上に形成された帰還抵抗と、同集積
回路チップ上に形成され、帰還抵抗に接続され入出力端
子を有して、ゲインに該帰還抵抗の誤差係数を含むオペ
アンプと、このオペアンプの入力に直列に接続され、集
積回路チップの外部にある基準抵抗とを含み、誤差係数
を相殺する補正手段が設けられ、基準抵抗に前記映像信
号が入力されるようにしてもよい。

【００１０】さらに、ノイズ除去手段および第１のパル
ス信号発生手段は、互いに共通の集積回路チップ上に形
成してもよい。これによって、第１のパルス信号発生手
段のゲインに含まれる集積回路抵抗およびコンデンサ容
量の逆相の誤差係数は、第２のタイミング信号の積分期
間における集積回路抵抗およびコンデンサ容量の誤差係
数により相殺される。

【００１１】これによって本発明では、固体撮像デバイ
ス用の出力回路おいて、第２のタイミングパルスを所望
のタイミングに連続的に可変調節でき、高精度のパルス
が得られる。集積回路化された積分型固体撮像デバイス
用の出力回路では、集積回路抵抗およびコンデンサの誤
差係数によるゲインのバラツキが補正手段によりキャン
セルされる。

【００１２】

【発明の実施の形態】次に添付図面を参照して、本発明
による固体撮像デバイス用の出力回路の実施例を詳細に
説明する。まず図３を参照すると、本発明による固体撮
像デバイス用の出力回路を電荷結合デバイス(CCD) に適
用した実施例は、電荷結合デバイス10で被写界を撮像し
て得られる出力信号 102からCCD プリアンプ12によって
ノイズを除去し、これを映像信号 103として出力する固
体撮像システムである。電荷結合デバイス10は、タイミ
ング発生回路(TG) 11 よりリセットパルス100 および水
平転送パルス101 などの駆動パルスが入力され、その撮
像セルアレイを水平走査すると、１画素期間Ｔがリセッ
ト成分ａ、フィードスルー信号ｂおよび画素信号ｃ（図
２）よりなるCCD 出力信号102 を連続出力する固体撮像
装置である。CCD出力信号102 が入力されるCCD プリア
ンプ12は、パルス発生回路13の発生する制御パルス(CP)
に応動して、CCD 出力信号102 を相関二重サンプリング
(CDS) 方式または積分型CDS 方式で処理してノイズを最
小化し、１画素単位の映像信号103を連続して出力する
ノイズ除去回路である。CDS 方式または積分型CDS 方式
によるノイズ除去の詳細は、本発明の理解に直接関係な
いので、説明を割愛する。詳細は、前述の３件の特許出
願を参照されたい。

【００１３】図１は、パルス発生回路13の実施例を示
し、図２はこの実施例のパルス発生回路13のタイムチャ
ートである。電荷結合デバイス10は、タイミング発生回
路11の発生するリセットパルス100 および水平転送パル
ス101 などで駆動される。したがって、電荷結合デバイ
ス10からのCCD 出力信号102 はリセットパルス100 と同
一の周期Ｔを有する。パルス発生回路13は、プリアンプ
12とともにCCD 出力回路を構成し、サンプルホールドパ
ルスSP1 およびSP2 を発生する回路である。サンプルホ
ールドパルスSP1 およびSP2 は、CCD 出力信号102 より
フィードスルー信号ｂおよび画素信号ｃを抽出するため
に、図２に示すように、１画素期間Ｔの開始時点からそ
れぞれパルスd1およびd2の立上りまで正確な遅延時間t1
およびt2を有し、またそれらのパルスは、正確なパルス
幅d1およびd2を有する。

【００１４】図１に示すように、パルス発生回路13は２
つの比較器16および17を有し、それらの非反転入力(+)
には、コンデンサ(C) 14、定電流源(S) 15およびリセッ
ト回路80が接続されている。リセット回路80は、タイミ
ング発生回路11の発生するリセットパルス100 に応動し
てその電圧V7をコンデンサ14に接続する。これによって
コンデンサ14は、リセットパルス100 のオフタイムｔで
定電流源15から電圧V0に充電され、オンタイムで急速に
放電して、図２に示すようなアナログ信号の三角波110
を発生する。この三角波 110の充放電の勾配は、コンデ
ンサ14の容量Ｃ、定電流源15の特性、および充放電回路
系の時定数に依存する。定電流源15の構成例は、図16に
示す。これについては、後に詳述する。

【００１５】一方の比較器16は、非反転入力(+) に入力
される三角波信号110 をその反転入力(-) の基準電圧V1
と比較して図示のようなパルスPV1 を出力する矩形波形
成回路である。他方の比較器17は、同様に、非反転入力
(+) に入力される三角波信号110 をその反転入力(-) の
基準電圧V2と比較して、図示のようなパルスPV2 を出力
する矩形波形成回路である。これらの出力PV1 およびPV
2 は、図示のように演算回路(LC) 18 の入力に接続され
ている。

【００１６】演算回路18は、２つのパルスPV1 およびPV
2 と、やはりリセットパルス100 とが入力され、以下の
演算によりサンプルホールドパルスSP1 およびSP2 を出
力する論理演算回路である。すなわち、 SP1=PV1 AND 〜PV2 AND 〜100、 SP2=PV2 AND 〜100 である。但し、記号「〜」は信号の反転を表す。これか
らわかるように、コンデンサ14と基準電圧V1およびV2の
値を選択することにより、それぞれ所望のパルス幅d1お
よびd2、ならびに遅延時間t1およびt2を有するサンプル
ホールドパルスSP1 およびSP2 が得られる。より詳細に
は、サンプルホールドパルスSP1 およびSP2 の特性は、
アナログ信号の三角波110 と基準電圧V1およびV2のクロ
スポイントで設定されるから、本実施例では、一般にデ
ジタル信号では困難なタイミングの連続的に可変な調節
ができ、高いタイミング精度のサンプルホールドパルス
を生成することができる。

【００１７】本実施例では、三角波 110を発生するタイ
ミングパルスとして電荷結合デバイス10をリセットする
ためのリセットパルス 100を用いた。しかし本発明は、
これのみに限定されず、電荷結合デバイス10からの出力
信号 102と同期している信号であれば、どのような信号
を用いてもよい。この三角波 110と２つの閾値電圧V1お
よびV2から中間パルスPV1 およびPV2 を生成し、これら
とタイミングパルス 100とで２つのサンプルホールドパ
ルスSP1 およびSP2 が生成される。

【００１８】サンプルホールドパルスSP1 およびSP2 の
特性、たとえば遅延時間t1およびt2、ならびにパルス幅
d1およびd2は、基準電圧V1およびV2の値により調整する
ことができる。また、基本パルスであるタイミングパル
ス、たとえばリセットパルス100のタイミングを調整す
る必要があれば、図14に示すような微調整回路を用いて
もよい。この微調整回路82は、サンプルホールドパルス
SP1 の微調整回路の構成例を示す。この回路は、オペア
ンプ130 の非反転入力(+) にコンデンサＣと調整抵抗Ｒ
が図示のように接続され、その反転入力(-) には、基準
電圧Vrefが接続されている。そのタイムチャート図15か
らわかるように、リセットパルス 100が回路82に入力さ
れると、抵抗ＲおよびコンデンサＣからなる低域フィル
タによってリセットパルス 100が図示の波形 180のよう
になり、オペアンプ 130の非反転入力(+) に入力され
る。オペアンプ 130は、その入力信号 180を基準電圧Vr
efと比較し、パルス 100の立上りから波形 180のレベル
が基準電圧Vrefを超えるまで遅延時間ｄだけ遅延したパ
ルス 100a を出力する。このパルス 100a が充電回路80
および演算回路18に与えられる。これによっても、結果
として図２のサンプルホールドパルスSP1 およびSP2 の
遅延時間t1およびt2、ならびにパルス幅d1およびd2の微
調整が可能である。

【００１９】図４はCCD プリアンプ12をCDS 方式で実現
した実施例の要部を示し、図５はそのタイムチャートで
ある。CCD 出力信号102 が入力されるCCD プリアンプ12
は、図１のパルス発生回路13よりサンプルホールドパル
スSP1 およびSP2 が供給される。サンプルホールドパル
スSP1 およびSP2 は、所定のタイミングすなわち遅延時
間t1およびt2、ならびにパルス幅d1およびd2を有し、CC
D 出力信号102 のリセット成分ａに続くフィードスルー
信号ｂおよび画素信号Ｃを抽出するためのパルスであ
る。このプリアンプ12は、３つのサンプルホールド回路
(SH)21、22および23を有し、サンプルホールド回路21お
よび23には、アンプ20を通してCCD 出力信号102 が入力
される。

【００２０】図５に示すように、サンプルホールド回路
21は、パルスSP1 に応動してフィードスルー信号ｂを抽
出して保持し、これに続くサンプルホールド回路22は、
この信号ｂをパルスSP2 に応動して保持する。また、サ
ンプルホールド回路23はパルスSP2 に応動して画素信号
Ｃを保持する。サンプルホールド回路22および23の出力
は、それぞれ差動アンプ24の非反転入力(+) および反転
入力(-) に接続されている。差動アンプ24は、サンプル
ホールド回路23よりの画素信号Ｃに含まれるリセットノ
イズをサンプルホールド回路22よりの同じリセットノイ
ズが含まれたフィードスルー信号ｂで除き、１画素分の
映像信号103 を順次出力する。

【００２１】図６はCCD プリアンプ12を積分型CDS 方式
で実現した出力回路の要部を示し、図７はその各部に現
れる信号波形を示す。この積分型CDS 方式のCCD プリア
ンプ12は、CCD 出力信号102 がアンプ31を通してゲート
回路(GT)32および33に入力される。一方のゲート回路32
は、ゲートパルスGP1 によりフィードスルー信号ｂを抽
出して差動アンプ34の非反転入力(+) に出力し、他方の
ゲート回路33はゲートパルスGP2 により画素信号Ｃを抽
出して差動アンプ34の反転入力(-) に出力する。差動ア
ンプ34は、１画素単位の画素信号300 （図７）を基準レ
ベルＬで積分回路30へ出力する。積分回路30は、抵抗3
5、オペアンプ36、コンデンサ37および積分リセットス
イッチ38が図示のように接続されて構成されいる。スイ
ッチ38は、後述の積分リセットパルス100bに応動し、そ
のオフタイムｔで開いて入力の画素信号300 から高域ノ
イズを除き、画素信号の積分出力信号301 を出力する。
積分出力信号 301はサンプルホールド回路39に入力さ
れ、サンプルホールド回路39は、別のサンプルホールド
パルスSPにより積分出力信号301 の映像部分を抽出す
る。このサンプルホールドパルスSPは、後述のパルス発
生回路13にて生成することができる。この抽出された映
像部分は、アンプ40に入力され、アンプ40は映像信号10
3 を出力する。

【００２２】図８はパルス発生回路13の他の実施例を示
し、これは、図６に示す積分型CDS方式のプリアンプ12
に有利に適用される。以降の図において、これまでの説
明における構成要素と同様の要素は、同じ参照符号で示
す。この実施例のパルス発生回路13は図６の積分型CCD
プリアンプ12のゲートパルスGP1 、GP2 およびサンプル
ホールドパルスSPを発生する。図９は図８に示すパルス
発生回路13のタイムチャートである。図８に示す実施例
のパルス発生回路13は、図１のパルス発生回路13と同様
にコンデンサ14、電圧V0の定電圧電源15、およびリセッ
ト回路80を有し、これらより発生する三角波形110 は、
比較器43、44および45の非反転入力(+)に入力される。
比較器43、44および45は、それぞれの反転入力(-) に基
準電圧V3、V4およびV5が接続され、これらの基準電圧V
3、V4およびV5と比較した結果のパルスPV3 、PV4 およ
びPV5 を演算回路46に出力する。演算回路46は、パルス
PV3〜PV5 およびリセットパルス100 が入力され、以下
の演算によりゲートパルスGP1 、GP2 、サンプルホール
ドパルスSPと積分リセットパルス100bを出力する。すな
わち、 SP1 =PV3 AND〜PV4 AND 〜100 SP2 =PV3 AND〜100 SP3 =PV5 AND〜100 100b=100 但し、記号「〜」は信号の反転を表す。リセットパルス
100bは、積分回路30のスイッチ38を駆動する。これから
わかるように、コンデンサ14と基準電圧V3、V4およびV5
の値を選択することにより、それぞれ所望のパルス幅お
よび遅延時間を有するゲートパルスGP1 、GP2 およびサ
ンプルホールドパルスSPが得られる。

【００２３】本実施例でも、三角波 110を発生するタイ
ミングパルスは、電荷結合デバイス10からの出力信号 1
02と同期している信号であれば、どのような信号でもよ
い。この三角波 110と３つの閾値電圧V3、V4およびV5か
ら中間パルスPV3 、PV4 およびPV5 を生成し、これらと
タイミングパルス 100とで４つのプリアンプ駆動パルス
GP1 、GP2 、SPおよび100bが生成される。

【００２４】積分方式によるCCD 読出信号の出力回路の
プリアンプでは、様々なパルス幅の駆動パルスが必要で
ある。これらのパルスは、従来方式のパルス発生装置で
は、システムクロックのパルス幅より狭いものさえ必要
であった。しかも、積分終了、サンプルホールド、積分
リセットと、パルスの前後関係が厳しく管理される必要
がある。しかし本実施例では、このように１種類の三角
波から厳密にタイミング調整された駆動パルスを形成す
ることができる。

【００２５】以上の図１および図８に示す実施例のパル
ス発生回路13では、基準電圧を２つまたは３つ設定した
が、さらに多くの種類の基準電圧を設ければ、きめ細か
いタイミング調整が可能となる。また三角波以外に、単
純な抵抗とコンデンサによる充放電の時定数曲線を用い
ることもできる。さらに、このようにして三角波とバイ
アス電圧により生成したパルスを利用して、別な三角波
を発生し、これらと更なる閾値電圧とから１群の駆動パ
ルスを生成することもできる。つまり、パルス発生回路
13を順次、カスケード状に接続して複数の駆動パルスを
生成することができる。これらの１群の駆動パルスは、
たとえばカラー映像信号の３原色成分信号に対応して配
設されたプリアンプ12と同様の複数のプリアンプ（図示
せず）をそれぞれ駆動するための駆動パルスとして用い
ることができる。

【００２６】また、プリアンプ12の出力 103にアナログ
・ディジタル(A/D) 変換器を配設する適用例では、A/D
変換器の駆動に必要な駆動パルスやサンプルホールド回
路の駆動用パルスも、上述の三角波から厳密なタイミン
グで生成することができる。

【００２７】このように本発明の実施例によれば、固体
撮像デバイス用の出力回路の様々な駆動パルスを固体撮
像デバイスの出力信号の読出しに同期した１種類のタイ
ミングパルスから生成している。したがって、システム
の構成が簡素化される。また、このような単一種類のタ
イミングパルスから三角波等の同期波形を生成し、これ
と閾値電圧の設定値からクロスポイントを調整してプリ
アンプ駆動パルスを生成するので、多種多様なタイミン
グの駆動パルスを形成することができる。また、複数の
駆動パルスを単一種類のタイミングパルスから生成する
ので、タイミング精度の厳しいパルスでも、容易に形成
することができる。

【００２８】さらに、タイミングの調整は、閾値の簡単
なレベル調整で実現される。したがって、従来のよう
に、集積回路の外付け抵抗と寄生容量とで遅延時間を調
整したり、タイミング発生器の出力タイミングを調整す
るなどの、煩雑な作業を行なう必要がない。また、固体
撮像デバイスの出力信号に同期した基準パルス、たとえ
ばCCD のリセットパルスなどを用いて様々な駆動パルス
を生成すれば、生成されたパルスはCCD 出力信号と厳密
に同期しているので、ジッタによるノイズの混入を最小
化することができる。

【００２９】図10は、図６に示す積分型CCD プリアンプ
12において、画素信号の積分経路を概念的に示すブロッ
ク図である。プリアンプ12を集積回路化した場合、製造
プロセスにおいて抵抗ＲやコンデンサＣ等の回路素子の
定数の値がバラつき、積分型プリアンプのゲインC/R*t
の変動が大きくなる。ここで＊は乗算を、またｔは積分
パルスの幅すなわち積分時間を表わす。図11は、図10に
示すプリアンプ12の各部に現れる信号波形である。同図
において、点線183 〜186 はゲイン変動を示すものであ
る。

【００３０】図12は、シングル出力の集積回路化積分型
プリアンプの構成例を概念的に示す。概念的に一点鎖線
で示す集積回路(IC)チップ50は、積分型プリアンプ51
と、補正回路52とを含む。積分型プリアンプ51は、たと
えば図６に示す積分型CDS 方式のプリアンプ12と、図８
に示すパルス発生回路13などの周辺回路を含むものであ
る。補正回路52は、オペアンプ53に集積回路抵抗R1とチ
ップ外の基準抵抗R2とを含む。集積回路抵抗として形成
される帰還抵抗R1が集積回路の製造プロセスで生ずるバ
ラツキは、集積回路全体で一様である。つまり、同じ集
積回路チップに形成された回路素子については、同じ方
向にバラつく（絶対バラツキ）。そこで、集積回路全体
の誤差を基準値に対する比として誤差係数αで表わすこ
とができる。この値αは、例えば 0.8〜 1.2程度であ
る。積分型プリアンプ51は、センタゲインＧのアンプ、
抵抗およびコンデンサよりなり、そのゲインは1/α・G
で表すことができる。また、補正回路52では、オペアン
プ53と抵抗R1およびR2は逆相増幅器を形成している。そ
こで、オペアンプ53を含む補正回路52の最終ゲインは -
α*R1/R2である。

【００３１】より詳細には、集積回路チップ50に入力す
るCCD 出力信号102 の電圧viと補正回路52の出力信号vo
の関係は次のようになる。

【００３２】vo＝1/α*G*vi*(-α*R1/R2) ＝-G*R1/R2*vi したがって、 vo/vi= -G*R1/R2 このように、積分型プリアンプ51の出力に対して補正回
路52のゲインは逆相にαを含むから、補正回路52をプリ
アンプ51に直列に接続して誤差係数αを排除して、つま
り抵抗のバラツキによる変動が相殺される。所定のゲイ
ンを得ることができる。

【００３３】図13は差動出力の集積回路化積分型プリア
ンプの構成例を示す。集積回路チップ60は、差動出力の
積分型プリアンプ61と、オペアンプ62、チップ外の基準
抵抗R1およびR3、ならびに集積回路抵抗R3およびR4を含
む補正回路64とを含む。これらのアンプ間の差動入出力
は、混入する電源ノイズなどのノイズを打ち消す効果が
ある。この実施例においても、図12に示した実施例と同
様に、同じ集積回路チップ上に形成されたプリアンプ61
および補正回路63は、集積回路全体で一様の抵抗ばらつ
きを有する。集積回路チップ60に入力するCCD 出力信号
102 の電圧viと補正出力voには以下の関係がある。

【００３４】

【数１】 vo= α*R2/(R1+α*R2)*vp*(R3+α*R4)/R3-α*R4/R3*vn R1=R3 、R2=R4 とすると、 vo= α*R4/R3*(vp-vn) = R4/(α*R3)*[1/α*G*vi-(-1/α*G*vi)] = 2*G*R4/R3*vi ただし、vp= 1/α*G*vi 、vn=-1/α*G*vi したがって vo/vi=2*G*R4/R3となり、抵抗のバラツキα
を排除した所定ゲインを得る。

【００３５】このように本実施例によれば、抵抗のプロ
セスバラツキによる積分方式プリアンプのゲイン変動を
最小化することができる。本方式によれば、補正のため
の新たな端子の増設や補正回路等の新たな付加回路の必
要がなく、単に抵抗の外付けで簡単に実現できる。これ
にともない、回路の低消費電力化、および小規模化が図
れる。さらに、ゲイン調整段がオペアンプを含むアンプ
形式をとっているので、回路の安定化および高速動作化
が実現される。また、積分方式のプリアンプのゲインの
温度特性の方向性を考慮して、温度依存性を持った外付
けの基準抵抗を選択すれば、系のゲインの温度依存性も
同時に相殺することができる。

【００３６】ところで、たとえば図６に示す積分方式の
CCD プリアンプ12の場合、図８に示すパルス発生回路13
をCCD プリアンプ12と共通の集積回路チップ（図示せ
ず）上に形成することによって、それらに含まれる集積
回路抵抗およびコンデンサ容量の製造プロセスのバラツ
キに起因する制御パルスGP1 、GP2 およびSPのタイミン
グのバラツキを効果的に相殺することができる。以下、
その例を具体的に説明する。

【００３７】図16は図１に示すパルス発生回路13におけ
る定電流回路15の構成例を示す。定電流回路15は、トラ
ンジスタ71のベースにオペアンプ72の出力が図示のよう
に接続されて構成されている。オペアンプの非反転入力
(+) には基準電圧Vrが接続され、反転入力(-) およびト
ランジスタのエミッタは、抵抗Rcを通して他の基準電圧
Vcc に接続されている。出力電流Icは、トランジスタ71
のコレクタから得られる。三角波 110の傾きは、定電流
回路15に依存するが、定電流回路15の出力電流Icは、定
電流回路15に含まれる抵抗Rcのバラツキの影響を直接受
ける。そこで、この定電流回路15の出力電流Icの変動を
説明するために、図１のパルス発生回路13を単純化して
図18に示す。図19は、その制御パルス発生回路13の各部
に現れる信号波形を示すタイムチャートである。

【００３８】図18に示す制御パルス発生回路13は演算回
路70を有し、演算回路70は、リセット回路80、コンデン
サ14および定電流回路15より生成された三角波形110 を
比較器16および17でそれぞれ基準電圧V1およびV2と比較
した結果の出力を演算して、図19に示すようなCCD 出力
信号102 の画素信号の積分のための積分パルス641 を発
生する。

【００３９】図17は定電流回路15の抵抗Rcのバラツキに
より発生する、図19の三角波信号110 および積分パルス
641 のバラツキを点線191 〜194 で示したものである。
点線191および 192は、抵抗が正方向にバラついた場合
を、また点線 193および 194は、負方向にバラついた場
合を示す。トランジスタ71とオペアンプ72より、定電流
の出力Ic= (Vcc-Vr)/(α*Rc)= 1/α*Icoを得る。ただし、Ico=(Vcc-Vr)/Rc 図17に示す積分パルス641 の積分期間すなわちパルス幅
Ｔは次のようになる。

【００４０】T= C*(V2-V1)/Ic = C*(V2-V1)* α/Ico =αTo ただし、To= C*(V2-V1)/Ico である。

【００４１】さらにここで、積分方式プリアンプ13のゲ
インは1/α*Gで表すことができ、ゲインは積分期間Ｔに
比例するので、バラツキ係数αは両者によりキャンセル
される。したがって、抵抗Rcのバラツキの影響を受けな
い系が実現できる。

【００４２】集積回路化においては、抵抗のバラツキと
同様にコンデンサの容量Ｃのバラツキも存在する。コン
デンサの容量Ｃのバラツキ係数をβとすると、積分方式
のプリアンプ13の全体のゲインは、 1/(α* β)*G で表
すことができる。積分時間Ｔは、 T=β*C*(V2-V1)/Ic =β*C*(V2-V1)* α/Ico =α* β*To ただし、To= C*(V2-V1)/Ico である。こうして、定電流
回路15についても同様に、バラツキ係数αおよびβが相
殺され、抵抗およびコンデンサ容量のバラツキの影響を
受けない系が実現できる。以上の効果は、積分方式プリ
アンプ12と積分パルス発生回路13が同一の集積回路チッ
プ上に形成され、これによりバラツキ係数αおよびβの
バラッキの方向と大きさが同一であるという性質を利用
して、可能となっているのは言うまでもない。

【００４３】この実施例ではこのように、プロセスバラ
ツキによる積分方式のプリアンプのゲイン変動を押える
ことができる。とくに抵抗およびコンデンサの両方のバ
ラツキを完全に最小化することができる。また、積分方
式のプリアンプの温度特性の方向性を考慮して、積分パ
ルスの幅に温度依存性を持たせるようにパルス生成回路
を構成してもよい。そのようにすれば、系のゲインの温
度依存性も同時に相殺することができる。

【００４４】本発明によれば、積分方式プリアンプに限
らず、集積回路における抵抗のプロセスバラツキに起因
するゲイン変動を補正するあらゆる適用例に適用するこ
とができる。また、集積回路の適用例のみならず、抵抗
や容量のバラツキに起因するゲインバラツキのあるあら
ゆるシステムの補正が可能である。

【００４５】

【発明の効果】このように本発明によれば、固体撮像デ
バイス用の出力回路において、固体撮像デバイスの出力
信号に同期するタイミングパルスから生成したアナログ
信号の電圧傾斜と基準電圧のクロスポイントは、連続的
に可変であるので、プリアンプ駆動パルスの所望のタイ
ミングを高精度で設定できる。したがって、特別のパル
ス発生器が必要なく、従来のようにステムクロックから
生成したディジタルパルスが不得手とする微小なタイミ
ング調整を、本発明では容易に実現することがである。
また、固体撮像デバイスの出力信号と同期したタイミン
グパルスを用いるので、ジッタによるノイズ混入も防止
できる。集積回路化された積分型CCD プリアンプでは、
集積回路抵抗およびコンデンサの誤差係数によるゲイン
変動を、補正回路を組み込むことにより補正できる。

【図面の簡単な説明】

【図１】本発明をCDS 方式のCCD プリアンプに適用した
実施例におけるパルス発生回路の構成例を示す機能回路
図である。

【図２】図１に示す実施例のパルス発生回路の各部に現
れる信号波形を示すタイムチャートである。

【図３】同実施例のCCD プリアンプとその関連回路の構
成例を示す機能ブロック図である。

【図４】CDS 方式のCCD プリアンプの構成例を示す機能
ブロック図である。

【図５】図４に示すCCD プリアンプの各部に現れる信号
波形を示すタイムチャートである。

【図６】積分型CDS 方式のCCD プリアンプの回路例を示
す機能回路図である。

【図７】図６に示すCCD プリアンプの各部に現れる信号
波形を示すタイムチャートである。

【図８】本発明の積分型CDS 方式に適用した実施例にお
けるパルス発生回路の構成例を示す機能回路図である。

【図９】図８に示す実施例の各部に現れる信号波形を示
すタイムチャートである。

【図１０】図６に示す積分型CCD プリアンプの積分経路
を概念的に示すブロック図である。

【図１１】図10のプリアンプの各部に現れる信号波形の
ゲイン変動を説明するための波形図である。

【図１２】本発明をシングル出力の集積回路化積分型プ
リアンプに適用した実施例を示す機能構成図である。

【図１３】本発明を差動出力の集積回路化積分型プリア
ンプに適用した実施例を示す機能構成図である。

【図１４】図１に示す実施例におけるタイミングパルス
を微調整する回路の例を示す機能回路図である。

【図１５】図14に示す微調整回路の各部に現れる信号波
形を示すタイミングチャートである。

【図１６】図１に示す実施例おける定電流回路の構成例
を示す機能回路図である。

【図１７】図16に示す定電流回路における抵抗のバラツ
キにより発生する三角波信号の変動の例を示した波形図
である。

【図１８】図16に示す定電流回路における抵抗のバラツ
キを補正する補正回路の理解に有用な積分パルス発生回
路の概念的構成を示す機能回路図である。

【図１９】図18に示す積分パルス発生回路の各部に現れ
る信号波形を示すタイムチャートである。

【符号の説明】

10 電荷結合デバイス 11 タイミング発生回路 12 CCD プリアンプ 13 パルス発生回路 15 定電流回路

Claims

【特許請求の範囲】

【請求項１】固体撮像デバイスを駆動する第１のタイ
ミング信号に応動して該固体撮像デバイスから出力され
る出力信号を受けて、該出力信号の１画素単位でフィー
ドスルー信号および画素信号を抽出し、該画素信号から
ノイズを除去して、画素単位で連続する映像信号を出力
するノイズ除去手段を含む固体撮像デバイス用の出力回
路において、該回路は、第１のタイミング信号が入力され、第１のタイミング信
号と同期して電圧の増減を繰り返す第１のアナログ信号
を生成し、第１のアナログ信号を第１のアナログ信号と
交差する第１の複数の基準電圧と比較し、前記フィード
スルー信号および画素信号を抽出するための所定のタイ
ミングを有する少なくとも１つの第２のタイミング信号
を発生して、第２のタイミング信号を前記ノイズ除去手
段に供給する第１のパルス信号発生手段を含むことを特
徴とする固体撮像デバイス用の出力回路。
【請求項２】請求項１に記載の回路において、該回路はさらに、第２のパルス信号発生手段を含み、第
２のパルス信号発生手段は、第２のタイミング信号が入
力され、第２のタイミング信号と同期して電圧の増減を
繰り返す第２のアナログ信号を生成し、第２のアナログ
信号を第２のアナログ信号と交差する第２の複数の基準
電圧と比較し、前記フィードスルー信号および画素信号
を抽出するための所定のタイミングを有する少なくとも
１つの第３のタイミング信号を発生して、第３のタイミ
ング信号を前記ノイズ除去手段に供給することを特徴と
する固体撮像デバイス用の出力回路。
【請求項３】請求項１に記載の回路において、第１の
アナログ信号は、三角波形信号および充放電による波形
信号を含むことを特徴とする固体撮像デバイス用の出力
回路。
【請求項４】請求項１に記載の回路において、第１の
タイミング信号は、前記固体撮像デバイスを駆動するリ
セットパルスおよび水平転送パルスを含み、第１のパル
ス発生手段は、該リセットパルスおよび水平転送パルス
のうちの少なくとも一方に応動して第１のアナログ信号
を生成することを特徴とする固体撮像デバイス用の出力
回路。
【請求項５】請求項１に記載の回路において、前記ノ
イズ除去手段は、相関二重サンプリング方式であること
を特徴とする固体撮像デバイス用の出力回路。
【請求項６】請求項１に記載の回路において、前記ノ
イズ除去手段は、積分型相関二重サンプリング方式であ
ることを特徴とする固体撮像デバイス用の出力回路。
【請求項７】請求項６に記載の回路において、少なくとも前記ノイズ除去手段は、集積回路チップ上に
形成され、前記映像信号の出力回路は、ゲインに集積回
路抵抗の誤差係数を逆相に含み、該回路はさらに、前記誤差係数を相殺する補正手段を含
み、該補正手段は、前記集積回路チップ上に形成された帰還抵抗と、前記集積回路チップ上に形成され、前記帰還抵抗に接続
され入出力端子を有して、ゲインに該帰還抵抗の誤差係
数を含むオペアンプと、該オペアンプの入力に直列に接続され、前記集積回路チ
ップの外部にある基準抵抗とを含み、該基準抵抗に前記映像信号が入力され、これによって前
記誤差係数を相殺することを特徴とする固体撮像デバイ
ス用の出力回路。
【請求項８】請求項６に記載の回路において、前記ノイズ除去手段および第１のパルス信号発生手段
は、互いに共通の集積回路チップ上に形成され、これによって、第１のパルス信号発生手段のゲインに含
まれる集積回路抵抗およびコンデンサ容量の逆相の誤差
係数は、第２のタイミング信号の積分期間における前記
集積回路抵抗およびコンデンサ容量の誤差係数により相
殺されることを特徴とする固体撮像デバイス用の出力回
路。
【請求項９】第１のタイミング信号に応動して画像を
表わす出力信号を出力する固体撮像デバイスと、該出力
信号を受けて、該出力信号の１画素単位でフィードスル
ー信号および画素信号を抽出し、該画素信号からノイズ
を除去して、画素単位で連続する映像信号を出力するノ
イズ除去手段とを含む固体撮像装置において、該装置
は、第１のタイミング信号を生成するタイミング信号生成手
段と、第１のタイミング信号に同期して電圧の増減を繰り返す
アナログ信号を生成し、該アナログ信号を該アナログ信
号と交差する複数の基準電圧と比較し、前記フィードス
ルー信号および画素信号を抽出するための所定のタイミ
ングを有する少なくとも１つの第２のタイミング信号を
発生して、第２のタイミング信号を前記ノイズ除去手段
に供給するパルス信号発生手段とを含むことを特徴とす
る固体撮像装置。