JPH10112447A - 不連続絶縁層領域を有する半導体集積回路素子及びその製造方法 - Google Patents
不連続絶縁層領域を有する半導体集積回路素子及びその製造方法Info
- Publication number
- JPH10112447A JPH10112447A JP9186362A JP18636297A JPH10112447A JP H10112447 A JPH10112447 A JP H10112447A JP 9186362 A JP9186362 A JP 9186362A JP 18636297 A JP18636297 A JP 18636297A JP H10112447 A JPH10112447 A JP H10112447A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- region
- discontinuous
- integrated circuit
- cutting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P54/00—Cutting or separating of wafers, substrates or parts of devices
Landscapes
- Dicing (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 切断ブレードの衝撃を低減することのできる
不連続絶縁層領域を有する半導体集積回路素子及びその
製造方法を提供することをその課題とする。 【解決手段】 本発明の不連続絶縁層領域を有する半導
体集積回路素子は、複数の半導体チップが設けられる素
子領域２５と、前記複数の半導体チップを個別半導体チ
ップに分離するための切断領域２３と、絶縁層３２とを
含み、前記素子領域上の絶縁層及び切断領域上の絶縁層
がお互いに不連続となるように、前記切断領域上に不連
続絶縁層領域３４ａ、３４ｂを形成することを特徴とす
る。
不連続絶縁層領域を有する半導体集積回路素子及びその
製造方法を提供することをその課題とする。 【解決手段】 本発明の不連続絶縁層領域を有する半導
体集積回路素子は、複数の半導体チップが設けられる素
子領域２５と、前記複数の半導体チップを個別半導体チ
ップに分離するための切断領域２３と、絶縁層３２とを
含み、前記素子領域上の絶縁層及び切断領域上の絶縁層
がお互いに不連続となるように、前記切断領域上に不連
続絶縁層領域３４ａ、３４ｂを形成することを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路素
子及びその製造方法に関し、より詳細には、切断ブレー
ドにより集積回路素子が損傷することを防止することの
できる不連続絶縁層領域を有する半導体集積回路素子及
びその製造方法に関する。
子及びその製造方法に関し、より詳細には、切断ブレー
ドにより集積回路素子が損傷することを防止することの
できる不連続絶縁層領域を有する半導体集積回路素子及
びその製造方法に関する。
【０００２】
【従来の技術】一般に、集積回路素子の製造は、素子を
個別的に１つずつ製造することに比べて、１つの半導体
ウェーハ上に多数の集積回路素子を一括して製造するこ
とが、経済的及び生産的な観点から有利である。ウェー
ハ状態で集積回路素子の製造工程が完了すると、個別素
子に分離した後、組立工程を進行する。ウェーハを個別
素子に分離する工程は、ウェーハ切断(Wafer sawing)又
はダイシング(dicing)段階から始まり、このようにして
分離された個別素子を、ダイ(die)という。
個別的に１つずつ製造することに比べて、１つの半導体
ウェーハ上に多数の集積回路素子を一括して製造するこ
とが、経済的及び生産的な観点から有利である。ウェー
ハ状態で集積回路素子の製造工程が完了すると、個別素
子に分離した後、組立工程を進行する。ウェーハを個別
素子に分離する工程は、ウェーハ切断(Wafer sawing)又
はダイシング(dicing)段階から始まり、このようにして
分離された個別素子を、ダイ(die)という。
【０００３】図７は、一般的なウェーハ切断工程を説明
するための概略図である。多数の集積回路素子６が設け
られているウェーハ４を、ウェーハリング２に固定した
後、回路素子の設けられた活性面の反対面に接着テープ
（図示せず）を取り付ける。この接着テープは、以後の
ダイ取り付け段階において個別素子を支持する役割をす
る。ウェーハ４が固定されたウェーハリング２をウェー
ハ切断装置に装着した後、切断ブレード１０を用いて切
断線８に沿ってウェーハ４を切断する。これにより、ウ
ェーハが個別素子に分離される。切断線は、図７におい
て点線で表示され、切断領域８とも呼ばれる。ウェーハ
は、まず横方向切断線に沿って切断され、次いで、ウェ
ーハ４を９０゜回転して縦方向切断線に沿ってウェーハ
４を切断する。
するための概略図である。多数の集積回路素子６が設け
られているウェーハ４を、ウェーハリング２に固定した
後、回路素子の設けられた活性面の反対面に接着テープ
（図示せず）を取り付ける。この接着テープは、以後の
ダイ取り付け段階において個別素子を支持する役割をす
る。ウェーハ４が固定されたウェーハリング２をウェー
ハ切断装置に装着した後、切断ブレード１０を用いて切
断線８に沿ってウェーハ４を切断する。これにより、ウ
ェーハが個別素子に分離される。切断線は、図７におい
て点線で表示され、切断領域８とも呼ばれる。ウェーハ
は、まず横方向切断線に沿って切断され、次いで、ウェ
ーハ４を９０゜回転して縦方向切断線に沿ってウェーハ
４を切断する。
【０００４】このように、従来のウェーハ切断工程で
は、約30,000〜60,000ｒｐｍの回転速度で回転し、回路
素子のパターン層より約１０倍以上の厚さを有するダイ
ヤモンドホイールのような切断ブレード１０を用いて、
ウェーハを切断していた。このような機械的な方式によ
りウェーハを切断するため、後述する絶縁層の剥離のよ
うな問題点が生ずる。
は、約30,000〜60,000ｒｐｍの回転速度で回転し、回路
素子のパターン層より約１０倍以上の厚さを有するダイ
ヤモンドホイールのような切断ブレード１０を用いて、
ウェーハを切断していた。このような機械的な方式によ
りウェーハを切断するため、後述する絶縁層の剥離のよ
うな問題点が生ずる。
【０００５】図８は、従来のウェーハ切断工程で発生す
る問題点を説明するための半導体ウェーハの部分断面図
である。
る問題点を説明するための半導体ウェーハの部分断面図
である。
【０００６】ウェーハ４は、高速回転する切断ブレード
１０によって切断線８に沿って切断される。一般に、隣
接する個別回路素子の間には、絶縁層１２が形成されて
いる。絶縁層１２上には、検査を目的として製造される
いわゆるＴＥＧ(Test Element Group)素子を形成するこ
とができる。ＴＥＧ素子とは、実際に製品化するための
素子６とは別に、現在開発中の素子の電気的特性を検査
するような場合や、開発中の素子を既存のウェーハ製造
工程に適用した場合の検査結果を早期に得るため、臨時
に製造される素子のことをいう。もちろん、このＴＥＧ
領域は、ウェーハ切断工程前に検査を経てデータが確保
されたものなので、切断ブレードにより除去されても差
し支えない。
１０によって切断線８に沿って切断される。一般に、隣
接する個別回路素子の間には、絶縁層１２が形成されて
いる。絶縁層１２上には、検査を目的として製造される
いわゆるＴＥＧ(Test Element Group)素子を形成するこ
とができる。ＴＥＧ素子とは、実際に製品化するための
素子６とは別に、現在開発中の素子の電気的特性を検査
するような場合や、開発中の素子を既存のウェーハ製造
工程に適用した場合の検査結果を早期に得るため、臨時
に製造される素子のことをいう。もちろん、このＴＥＧ
領域は、ウェーハ切断工程前に検査を経てデータが確保
されたものなので、切断ブレードにより除去されても差
し支えない。
【０００７】絶縁層１２は、ＳｉＯ2であってもよく、
多層金属膜を使用する集積回路素子の場合、金属層間の
層間絶縁膜(Inter Layer Dielectric)であってもよい。
多層金属膜を使用する集積回路素子の場合、金属層間の
層間絶縁膜(Inter Layer Dielectric)であってもよい。
【０００８】切断ブレード１０がウェーハ４を切断する
ときには、切断ブレード１０による衝撃が、ウェーハリ
ングに固定されているウェーハ４にそのまま伝達され
る。切断ブレードによりウェーハに加えられる衝撃の程
度は、切断ブレードの幅、切断深さ、ウェーハの結晶方
向等によって異なるが、最も大きい衝撃が加えられる方
向は、ウェーハの表面を基準として４５゜傾いた斜線に
対して直角方向であって、図８において矢印方向であ
る。
ときには、切断ブレード１０による衝撃が、ウェーハリ
ングに固定されているウェーハ４にそのまま伝達され
る。切断ブレードによりウェーハに加えられる衝撃の程
度は、切断ブレードの幅、切断深さ、ウェーハの結晶方
向等によって異なるが、最も大きい衝撃が加えられる方
向は、ウェーハの表面を基準として４５゜傾いた斜線に
対して直角方向であって、図８において矢印方向であ
る。
【０００９】もちろん、切断部位から離れるほど衝撃が
弱まることになるため、個別素子６のパターン層では、
切断ブレードによる衝撃は弱まる。しかし、切断領域８
に形成されている絶縁層１２は、矢印方向の衝撃により
ウェーハの表面から剥離する。このような絶縁層の剥離
は、集積回路素子６の端部に欠陥を招く。この欠陥は、
以後の組立工程が進行する間、素子の内部パターンに不
良を引き起こす。
弱まることになるため、個別素子６のパターン層では、
切断ブレードによる衝撃は弱まる。しかし、切断領域８
に形成されている絶縁層１２は、矢印方向の衝撃により
ウェーハの表面から剥離する。このような絶縁層の剥離
は、集積回路素子６の端部に欠陥を招く。この欠陥は、
以後の組立工程が進行する間、素子の内部パターンに不
良を引き起こす。
【００１０】ウェーハ切断工程で生ずる絶縁層の剥離を
防止するための従来の技術としては、ＵＳＰ第５、４３
０、３２５号にダミーパターンを有する半導体チップが
開示されている。図９は、前記ＵＳＰに開示されている
ダミーパターンを有する半導体チップの部分平面図であ
る。集積回路素子６は、ＬＥＤチップである。チップの
端部に形成されている認識マーク１８は、ウェーハ切断
工程後にダイボンディングやワイヤボンディングを自動
で行う際、個別素子の位置等を識別するためのものであ
る。認識マーク１８は、ＬＥＤチップの発光素子領域と
同一の形態の不純物を拡散させて形成され、認識領域２
０の内部に含まれる。
防止するための従来の技術としては、ＵＳＰ第５、４３
０、３２５号にダミーパターンを有する半導体チップが
開示されている。図９は、前記ＵＳＰに開示されている
ダミーパターンを有する半導体チップの部分平面図であ
る。集積回路素子６は、ＬＥＤチップである。チップの
端部に形成されている認識マーク１８は、ウェーハ切断
工程後にダイボンディングやワイヤボンディングを自動
で行う際、個別素子の位置等を識別するためのものであ
る。認識マーク１８は、ＬＥＤチップの発光素子領域と
同一の形態の不純物を拡散させて形成され、認識領域２
０の内部に含まれる。
【００１１】上述したような機械的な切断方法を用い
て、切断線１４に沿ってウェーハを切断すると、絶縁層
が剥離し、この剥離がチップの周辺領域１５を越えて認
識領域２０に至ると、ダイボンディングやワイヤボンデ
ィング工程時においてチップの認識誤りが発生する。そ
こで、認識領域２０と切断線１４との間にダミーパター
ン１６を成形することにより、絶縁層の剥離が認識領域
２０に到達することを回避する。ダミーパターン１６
は、アルミニウムの気相蒸着法により絶縁層上に形成さ
れるアルミニウム層である。
て、切断線１４に沿ってウェーハを切断すると、絶縁層
が剥離し、この剥離がチップの周辺領域１５を越えて認
識領域２０に至ると、ダイボンディングやワイヤボンデ
ィング工程時においてチップの認識誤りが発生する。そ
こで、認識領域２０と切断線１４との間にダミーパター
ン１６を成形することにより、絶縁層の剥離が認識領域
２０に到達することを回避する。ダミーパターン１６
は、アルミニウムの気相蒸着法により絶縁層上に形成さ
れるアルミニウム層である。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
ダミーパターンは、チップの特定部位、即ちチップ認識
領域が絶縁層の剥離により損傷されることを防止するた
めのものであって、ダミーパターンが形成されていない
領域は、切断ブレードの衝撃が依然として加えられると
いう不都合がある。
ダミーパターンは、チップの特定部位、即ちチップ認識
領域が絶縁層の剥離により損傷されることを防止するた
めのものであって、ダミーパターンが形成されていない
領域は、切断ブレードの衝撃が依然として加えられると
いう不都合がある。
【００１３】また、従来のダミーパターンは、絶縁層上
に塗布されたアルミニウム層であるため、絶縁層の剥離
を防止するには不充分であった。また、集積回路素子の
パターン層を十分に保護することができるように、厚い
アルミニウム層を形成するためには、長時間のＣＶＤ工
程を進行しなければならない。また、化学的反応性に優
れるアルミニウム金属層は、以後の組立工程が進行する
間、腐蝕するおそれがあり、これにより不良を招く。
に塗布されたアルミニウム層であるため、絶縁層の剥離
を防止するには不充分であった。また、集積回路素子の
パターン層を十分に保護することができるように、厚い
アルミニウム層を形成するためには、長時間のＣＶＤ工
程を進行しなければならない。また、化学的反応性に優
れるアルミニウム金属層は、以後の組立工程が進行する
間、腐蝕するおそれがあり、これにより不良を招く。
【００１４】一方、切断プレードの位置が回路素子に近
いほど、切断ブレードによる衝撃が回路パターンに多く
の影響を及ぼすことを考慮すると、切断ブレードは、個
別集積回路素子から離れていることが好ましい。切断ブ
レードにより分離される個別素子は、パッケージ製品の
全体寸法に影響を及ぼし、切断ブレードの切断位置を回
路素子に近くすると、個別素子の寸法が減少するので、
個別素子の実装密度を高めることができるとともに、切
断領域が減少すると、１つのウェーハから得られる個別
素子の数が増加し、これにより生産性も向上する。従っ
て、切断ブレードの衝撃を低減する必要がある。
いほど、切断ブレードによる衝撃が回路パターンに多く
の影響を及ぼすことを考慮すると、切断ブレードは、個
別集積回路素子から離れていることが好ましい。切断ブ
レードにより分離される個別素子は、パッケージ製品の
全体寸法に影響を及ぼし、切断ブレードの切断位置を回
路素子に近くすると、個別素子の寸法が減少するので、
個別素子の実装密度を高めることができるとともに、切
断領域が減少すると、１つのウェーハから得られる個別
素子の数が増加し、これにより生産性も向上する。従っ
て、切断ブレードの衝撃を低減する必要がある。
【００１５】切断ブレードの衝撃を低減し、切断ブレー
ドの切断位置を集積回路素子、特にＴＡＢ(Tape Automa
ted Bonding)技術を用いたパッケージ素子に近くする
と、多くの利点を有する。個別チップの電極パッドに形
成される金属バンプをＴＡＢテープのリードにボンディ
ングするＩＬＢ(Inner Lead Bonding)工程が進行される
際、リードの垂れ下りを生ずる。リードの垂れ下りは、
チップの端部でチップとリードとが接触して不良を引き
起こすことになる。
ドの切断位置を集積回路素子、特にＴＡＢ(Tape Automa
ted Bonding)技術を用いたパッケージ素子に近くする
と、多くの利点を有する。個別チップの電極パッドに形
成される金属バンプをＴＡＢテープのリードにボンディ
ングするＩＬＢ(Inner Lead Bonding)工程が進行される
際、リードの垂れ下りを生ずる。リードの垂れ下りは、
チップの端部でチップとリードとが接触して不良を引き
起こすことになる。
【００１６】従って、本発明の目的は、切断ブレードの
衝撃を低減することのできる不連続絶縁層領域を有する
半導体集積回路素子及びその製造方法を提供することに
ある。
衝撃を低減することのできる不連続絶縁層領域を有する
半導体集積回路素子及びその製造方法を提供することに
ある。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本発明の不連続絶縁層領域を有する半導体集積回路
素子は、複数の半導体チップが設けられる素子領域と、
前記複数の半導体チップを個別半導体チップに分離する
ための切断領域と、絶縁層とを含み、前記素子領域上の
絶縁層及び切断領域上の絶縁層がお互いに不連続となる
ように、前記切断領域上に不連続絶縁層領域を形成する
ことを特徴とする。
め、本発明の不連続絶縁層領域を有する半導体集積回路
素子は、複数の半導体チップが設けられる素子領域と、
前記複数の半導体チップを個別半導体チップに分離する
ための切断領域と、絶縁層とを含み、前記素子領域上の
絶縁層及び切断領域上の絶縁層がお互いに不連続となる
ように、前記切断領域上に不連続絶縁層領域を形成する
ことを特徴とする。
【００１８】また、本発明の不連続絶縁層領域を有する
半導体集積回路素子の製造方法は、半導体ウェーハの活
性面に複数の半導体チップの設けられた素子領域と、前
記半導体ウェーハの半導体チップを個別チップに分離す
るための切断領域と、前記半導体ウェーハの活性面全体
に形成される絶縁層とを含む半導体ウェーハを準備する
段階と、前記絶縁層が不連続になるように、前記切断領
域上の絶縁層を選択的に除去して不連続絶縁層領域を形
成する段階と、前記切断領域に沿って前記半動体ウェー
ハを切断する段階とを含むことを特徴とする。
半導体集積回路素子の製造方法は、半導体ウェーハの活
性面に複数の半導体チップの設けられた素子領域と、前
記半導体ウェーハの半導体チップを個別チップに分離す
るための切断領域と、前記半導体ウェーハの活性面全体
に形成される絶縁層とを含む半導体ウェーハを準備する
段階と、前記絶縁層が不連続になるように、前記切断領
域上の絶縁層を選択的に除去して不連続絶縁層領域を形
成する段階と、前記切断領域に沿って前記半動体ウェー
ハを切断する段階とを含むことを特徴とする。
【００１９】
【発明の実施の形態】以下、図面を参照として本発明を
詳しく説明する。
詳しく説明する。
【００２０】図１Ａ及び図１Ｂは、切断ブレードの衝撃
が集積回路素子に伝達されることを防止することができ
る構造を有する本発明の一実施形態による不連続絶縁層
領域を形成する過程を説明するための部分断面図であ
る。
が集積回路素子に伝達されることを防止することができ
る構造を有する本発明の一実施形態による不連続絶縁層
領域を形成する過程を説明するための部分断面図であ
る。
【００２１】切断ブレードが通過する切断領域２３は、
両素子領域２５間の領域として定義される。素子領域２
５には、どのような集積回路素子が形成されるかによっ
て多様のパターン層が形成される。図１Ａ及び図１Ｂで
は、フィールド酸化膜２４、金属層２６及び絶縁層２８
が形成されている。フィールド酸化膜２４は、例えばシ
リコンを熱酸化させたものであって、素子領域２５内の
トランジスタを電気的に分離するためのものである。金
属層２６は、アルミニウムからなる電気的連結通路であ
る。絶縁層２８は、多層金属層を使用する集積回路素子
においては、層間絶縁膜であってもよく、又は、集積回
路素子の電極パッドを除いて全表面に塗布される不活性
層であってもよい。
両素子領域２５間の領域として定義される。素子領域２
５には、どのような集積回路素子が形成されるかによっ
て多様のパターン層が形成される。図１Ａ及び図１Ｂで
は、フィールド酸化膜２４、金属層２６及び絶縁層２８
が形成されている。フィールド酸化膜２４は、例えばシ
リコンを熱酸化させたものであって、素子領域２５内の
トランジスタを電気的に分離するためのものである。金
属層２６は、アルミニウムからなる電気的連結通路であ
る。絶縁層２８は、多層金属層を使用する集積回路素子
においては、層間絶縁膜であってもよく、又は、集積回
路素子の電極パッドを除いて全表面に塗布される不活性
層であってもよい。
【００２２】切断領域２３において、ＴＥＧパターン３
０は、例えば、フィールド酸化膜２４を形成するシリコ
ンの酸化工程時に形成された絶縁層３２上の一部に形成
される。ＴＥＧパターン３０は、どのような素子をテス
トするかによって多様なパターン層を形成するので、詳
細な説明は省略する。ウェーハ切断段階において、切断
ブレードは、ＴＥＧパターン３０が形成される領域を通
過する。
０は、例えば、フィールド酸化膜２４を形成するシリコ
ンの酸化工程時に形成された絶縁層３２上の一部に形成
される。ＴＥＧパターン３０は、どのような素子をテス
トするかによって多様なパターン層を形成するので、詳
細な説明は省略する。ウェーハ切断段階において、切断
ブレードは、ＴＥＧパターン３０が形成される領域を通
過する。
【００２３】図１Ａに示すように、半導体ウェーハ２２
に多様なパターン層を形成した後、ウェーハ切断工程を
進行する前に、図１Ｂに示すように、絶縁層３２の一部
を除去することにより、不連続絶縁層領域３４ａ、３４
ｂを形成する。絶縁層３２の一部除去は、一般的なフォ
トリソグラフィ工程で使用されるエッチング法を利用す
る。
に多様なパターン層を形成した後、ウェーハ切断工程を
進行する前に、図１Ｂに示すように、絶縁層３２の一部
を除去することにより、不連続絶縁層領域３４ａ、３４
ｂを形成する。絶縁層３２の一部除去は、一般的なフォ
トリソグラフィ工程で使用されるエッチング法を利用す
る。
【００２４】もちろん、ウェーハ製造工程中に切断領域
２３に絶縁層を形成し、直後に絶縁層の一部をエッチン
グして、不連続絶縁層領域３４ａ、３４ｂを形成するこ
ともできる。
２３に絶縁層を形成し、直後に絶縁層の一部をエッチン
グして、不連続絶縁層領域３４ａ、３４ｂを形成するこ
ともできる。
【００２５】しかし、半導体集積回路素子は、数百の単
位工程を経て製造され、切断領域２３に絶縁層３２が形
成される時期は、集積回路素子の種類によって多様であ
る。そこで、ウェーハ製造工程中に不連続絶縁層領域３
４ａ、３４ｂを形成することは、工程を複雑にし、場合
によっては、不連続絶縁層領域３４ａ、３４ｂに対応す
る部位だけを選択的にエッチングするための別途のマス
クを使用する必要がある。
位工程を経て製造され、切断領域２３に絶縁層３２が形
成される時期は、集積回路素子の種類によって多様であ
る。そこで、ウェーハ製造工程中に不連続絶縁層領域３
４ａ、３４ｂを形成することは、工程を複雑にし、場合
によっては、不連続絶縁層領域３４ａ、３４ｂに対応す
る部位だけを選択的にエッチングするための別途のマス
クを使用する必要がある。
【００２６】従って、ウェーハ製造工程後に、切断領域
２３に形成された絶縁層３２に不連続絶縁層領域３４
ａ、３４ｂを形成することが好ましい。これにより、パ
ターン層の最上面に形成される不活性層の塗布工程に使
用されるマスクをそのまま利用することができる。すな
わち、不活性層から電極パッドを露出するためのパター
ンを有するマスクに、絶縁層を選択的に除去するための
パターンを包含させるとよい。
２３に形成された絶縁層３２に不連続絶縁層領域３４
ａ、３４ｂを形成することが好ましい。これにより、パ
ターン層の最上面に形成される不活性層の塗布工程に使
用されるマスクをそのまま利用することができる。すな
わち、不活性層から電極パッドを露出するためのパター
ンを有するマスクに、絶縁層を選択的に除去するための
パターンを包含させるとよい。
【００２７】不連続絶縁層領域が形成されたウェーハ
は、ダイヤモンドホイールのような切断ブレードを用い
て切断線に沿って切断される。切断領域２３の絶縁層３
２が、素子領域２５に至らないので、素子領域２５のパ
ターン層は、切断ブレードの衝撃による絶縁層３２の剥
離による影響を受けない。
は、ダイヤモンドホイールのような切断ブレードを用い
て切断線に沿って切断される。切断領域２３の絶縁層３
２が、素子領域２５に至らないので、素子領域２５のパ
ターン層は、切断ブレードの衝撃による絶縁層３２の剥
離による影響を受けない。
【００２８】図２Ａ及び図２Ｂは、切断ブレードの衝撃
が集積回路素子に伝達されることを防止することができ
る構造を有する本発明の一実施形態による不連続絶縁層
領域を形成する過程を説明するための部分断面図であ
る。
が集積回路素子に伝達されることを防止することができ
る構造を有する本発明の一実施形態による不連続絶縁層
領域を形成する過程を説明するための部分断面図であ
る。
【００２９】不連続絶縁層領域３４は、図１Ａ及び図１
Ｂに関連して説明した工程と同様に形成される。しかし
ながら、図２Ａ及び図２Ｂでは、素子領域２５に形成さ
れるパターン層が、第１層間絶縁膜６０、第１金属層６
２、第２層間絶縁膜６４、第２金属層６６及び不活性層
６８から構成されている。これは、素子領域２５の端部
のパターン層が多様に形成されることを意味する。
Ｂに関連して説明した工程と同様に形成される。しかし
ながら、図２Ａ及び図２Ｂでは、素子領域２５に形成さ
れるパターン層が、第１層間絶縁膜６０、第１金属層６
２、第２層間絶縁膜６４、第２金属層６６及び不活性層
６８から構成されている。これは、素子領域２５の端部
のパターン層が多様に形成されることを意味する。
【００３０】一方、切断領域２３には、図１Ａ及び図１
Ｂとは違って、ＴＥＧパターンが形成されていない。こ
の場合、切断領域上の第１層間絶縁膜６０は、全部除去
され、図２Ｂに示すように、不連続絶縁層領域上にシリ
コンウェーハ２２の表面が露出している。従って、切断
領域上のウェーハが切断ブレードにより切断されても、
切断領域が、切断ブレードによる衝撃を素子領域に伝達
するパターン層を有しないので、素子領域２５は、絶縁
層６０の剥離による問題が生じない。
Ｂとは違って、ＴＥＧパターンが形成されていない。こ
の場合、切断領域上の第１層間絶縁膜６０は、全部除去
され、図２Ｂに示すように、不連続絶縁層領域上にシリ
コンウェーハ２２の表面が露出している。従って、切断
領域上のウェーハが切断ブレードにより切断されても、
切断領域が、切断ブレードによる衝撃を素子領域に伝達
するパターン層を有しないので、素子領域２５は、絶縁
層６０の剥離による問題が生じない。
【００３１】図３は、本発明のさらに別の実施形態によ
る構造を有する半導体集積回路素子の部分断面図であ
る。
る構造を有する半導体集積回路素子の部分断面図であ
る。
【００３２】図１及び図２で説明したように、切断領域
２３に不連続絶縁層領域を形成した後、ウェーハの表面
にポリイミド層４０を被覆する。この際、ポリイミド層
４０は、個別集積回路素子の電極パッド及び切断領域の
一部が露出するように形成される。一般に、ポリイミド
膜４０は、組立工程前に、不活性層が形成されたウェー
ハの表面に塗布することが好ましい。ポリイミド膜は、
ウェーハの裏面、即ち回路素子が形成されている活性面
の反対面を研磨する裏面研磨工程が進行する間、ウェー
ハの活性面に損傷が生ずることを防止する役割をする。
また、ポリイミド膜は、パッケージ胴体を形成するモル
ディング工程時に不活性層を保護し、α粒子によるＳＥ
Ｒ(Soft Error Ratio)を減少させる役割をする。
２３に不連続絶縁層領域を形成した後、ウェーハの表面
にポリイミド層４０を被覆する。この際、ポリイミド層
４０は、個別集積回路素子の電極パッド及び切断領域の
一部が露出するように形成される。一般に、ポリイミド
膜４０は、組立工程前に、不活性層が形成されたウェー
ハの表面に塗布することが好ましい。ポリイミド膜は、
ウェーハの裏面、即ち回路素子が形成されている活性面
の反対面を研磨する裏面研磨工程が進行する間、ウェー
ハの活性面に損傷が生ずることを防止する役割をする。
また、ポリイミド膜は、パッケージ胴体を形成するモル
ディング工程時に不活性層を保護し、α粒子によるＳＥ
Ｒ(Soft Error Ratio)を減少させる役割をする。
【００３３】本発明において、ポリイミド膜４０は、切
断ブレードの衝撃により集積回路素子のパターン層が損
傷されることを防止するために、従来のポリイミド膜よ
りも厚く形成することが好ましい。例えば、１６Ｍ Ｄ
ＲＡＭ(Dynamic Random Access Memory)の場合、ポリイ
ミド膜の高さｈが、１０μｍ以上になるように形成す
る。不活性層を含めても素子領域に形成されるパターン
層の高さが、１μｍ以下であることを考慮すれば、この
ポリイミド膜の高さは、非常に大きい。
断ブレードの衝撃により集積回路素子のパターン層が損
傷されることを防止するために、従来のポリイミド膜よ
りも厚く形成することが好ましい。例えば、１６Ｍ Ｄ
ＲＡＭ(Dynamic Random Access Memory)の場合、ポリイ
ミド膜の高さｈが、１０μｍ以上になるように形成す
る。不活性層を含めても素子領域に形成されるパターン
層の高さが、１μｍ以下であることを考慮すれば、この
ポリイミド膜の高さは、非常に大きい。
【００３４】また、ポリイミド膜４０は、切断領域２３
の不連続絶縁層領域の一部に浸透し、シリコンウェーハ
の表面と直接接触することが好ましい。例えば、上記の
１６Ｍ ＤＲＡＭの場合、切断領域の幅は、約１２０〜
１４０μｍであり、切断ブレードにより切断される領域
の幅は、約６０μｍであるので、ポリイミド膜４０がウ
ェーハ表面と直接接触する領域の幅は、１つの切断領域
に対して左右約１０〜１５μｍである。
の不連続絶縁層領域の一部に浸透し、シリコンウェーハ
の表面と直接接触することが好ましい。例えば、上記の
１６Ｍ ＤＲＡＭの場合、切断領域の幅は、約１２０〜
１４０μｍであり、切断ブレードにより切断される領域
の幅は、約６０μｍであるので、ポリイミド膜４０がウ
ェーハ表面と直接接触する領域の幅は、１つの切断領域
に対して左右約１０〜１５μｍである。
【００３５】また、ポリイミド膜は、シリコン酸化膜と
の接着力に比べて、シリコンウェーハ表面との接着力が
非常に大きい。例えば、長さ３０μｍ、高さ３００μｍ
のシリコンウェーハの表面に、高さ２μｍのシリコン酸
化膜を形成し、このシリコン酸化膜上に高さ１０μｍの
モルディングコンパウンドを形成した場合、シリコンウ
ェーハの表面とシリコン酸化膜との結合力は、０．９３
ＭＰａである。これに対して、前記と同様のシリコンウ
ェーハの表面に、前記と同様のシリコン酸化膜を形成
し、その上に、高さ１０μｍのポリイミド膜を形成した
場合、シリコンウェーハの表面とシリコン酸化膜との結
合力は、２．３９ＭＰａになる。さらに、前記と同様の
シリコンウェーハの表面に、シリコン酸化膜を形成する
ことなく、直接高さ１０μｍのポリイミド膜を形成した
場合、シリコンウェーハの表面とポリイミド膜との結合
力は、２３．２３ＭＰａとなって、これは、前記の場合
より１０倍以上も向上した値である。
の接着力に比べて、シリコンウェーハ表面との接着力が
非常に大きい。例えば、長さ３０μｍ、高さ３００μｍ
のシリコンウェーハの表面に、高さ２μｍのシリコン酸
化膜を形成し、このシリコン酸化膜上に高さ１０μｍの
モルディングコンパウンドを形成した場合、シリコンウ
ェーハの表面とシリコン酸化膜との結合力は、０．９３
ＭＰａである。これに対して、前記と同様のシリコンウ
ェーハの表面に、前記と同様のシリコン酸化膜を形成
し、その上に、高さ１０μｍのポリイミド膜を形成した
場合、シリコンウェーハの表面とシリコン酸化膜との結
合力は、２．３９ＭＰａになる。さらに、前記と同様の
シリコンウェーハの表面に、シリコン酸化膜を形成する
ことなく、直接高さ１０μｍのポリイミド膜を形成した
場合、シリコンウェーハの表面とポリイミド膜との結合
力は、２３．２３ＭＰａとなって、これは、前記の場合
より１０倍以上も向上した値である。
【００３６】ポリイミド膜は、スピンコーティング法に
より形成されるので、短時間に厚い膜を容易に塗布する
ことができる。また、ポリイミド膜は、切断ブレードに
よる衝撃の吸収能力が他のパターンに比べて非常に優れ
ており、熱伝導性や化学反応に対する抵抗力が優れてい
るので、保護膜としての役割を効果的に果たすことがで
きる。
より形成されるので、短時間に厚い膜を容易に塗布する
ことができる。また、ポリイミド膜は、切断ブレードに
よる衝撃の吸収能力が他のパターンに比べて非常に優れ
ており、熱伝導性や化学反応に対する抵抗力が優れてい
るので、保護膜としての役割を効果的に果たすことがで
きる。
【００３７】図４は、ＴＡＢリードと半導体チップとが
内部リードボンディング(ILB;InnerLead Bonding)され
た状態を示す斜視図であり、図５は、ＴＡＢリードと半
導体チップとが内部リードボンディングされた状態を示
す断面図である。
内部リードボンディング(ILB;InnerLead Bonding)され
た状態を示す斜視図であり、図５は、ＴＡＢリードと半
導体チップとが内部リードボンディングされた状態を示
す断面図である。
【００３８】ＴＡＢ技術は、パターニングされているリ
ードを有するフィルムを用いて、半導体チップの電極パ
ッドとＴＡＢリードとを一括的にボンディングする技術
であって、従来のワイヤボンディングに比べて、微細リ
ードピッチ、小さい電極パッド、モルディング費用減少
及び優れた電気的特性のような利点を有する。
ードを有するフィルムを用いて、半導体チップの電極パ
ッドとＴＡＢリードとを一括的にボンディングする技術
であって、従来のワイヤボンディングに比べて、微細リ
ードピッチ、小さい電極パッド、モルディング費用減少
及び優れた電気的特性のような利点を有する。
【００３９】ＴＡＢフィルム７２には、銅からなるＴＡ
Ｂリード７４がパターニングされており、ＴＡＢフィル
ム７２の中央部には、ＴＡＢリード７４と半導体チップ
８０との電気的連結のための開口部７８が形成されてい
る。開口部７８の周囲には、４つのウィンド７６が形成
されている。ＴＡＢリード７４は、ウィンド７６を横切
って開口部７８の内部まで延長されている。ウィンド７
６は、ＴＡＢリード７４を外部回路基板（図示せず）に
ボンディングするためのものである。ＴＡＢリード７４
において、開口部内側の半導体チップと接続される部分
を内部リードといい、ウィンド７６上に配置される部分
を外部リードという。ＴＡＢフィルム７２の両側には、
複数の移送孔８４が形成され、これにより、ＴＡＢフィ
ルム７２がリール形態で自動的に供給される。ＴＡＢフ
ィルム７２は、ポリイミド、エポキシ、アクリール又は
フェノールブチルなどからなる接着性フィルムである。
半導体チップ８０の活性面には、複数の電極パッドが形
成され、電極パッドの上面に、金属バンプ８２が形成さ
れる。内部リードを金属バンプ８２にボンディングする
内部リードボンディング工程では、内部リードとバンプ
８２との接合が高引張強度を有するようにするため、５
３０〜５５０℃程度の高温で行われる熱圧着法を利用す
る。
Ｂリード７４がパターニングされており、ＴＡＢフィル
ム７２の中央部には、ＴＡＢリード７４と半導体チップ
８０との電気的連結のための開口部７８が形成されてい
る。開口部７８の周囲には、４つのウィンド７６が形成
されている。ＴＡＢリード７４は、ウィンド７６を横切
って開口部７８の内部まで延長されている。ウィンド７
６は、ＴＡＢリード７４を外部回路基板（図示せず）に
ボンディングするためのものである。ＴＡＢリード７４
において、開口部内側の半導体チップと接続される部分
を内部リードといい、ウィンド７６上に配置される部分
を外部リードという。ＴＡＢフィルム７２の両側には、
複数の移送孔８４が形成され、これにより、ＴＡＢフィ
ルム７２がリール形態で自動的に供給される。ＴＡＢフ
ィルム７２は、ポリイミド、エポキシ、アクリール又は
フェノールブチルなどからなる接着性フィルムである。
半導体チップ８０の活性面には、複数の電極パッドが形
成され、電極パッドの上面に、金属バンプ８２が形成さ
れる。内部リードを金属バンプ８２にボンディングする
内部リードボンディング工程では、内部リードとバンプ
８２との接合が高引張強度を有するようにするため、５
３０〜５５０℃程度の高温で行われる熱圧着法を利用す
る。
【００４０】従って、図６に示すように、ＴＡＢフィル
ム７２と金属バンプ８２間のＴＡＢリード７４の一部が
垂れ下がることにより、ＴＡＢリード７４が半導体チッ
プ８０の端部に接触すると、金属リードと半導体チップ
の基板が電気的に連結される不良が生ずることがある。
ム７２と金属バンプ８２間のＴＡＢリード７４の一部が
垂れ下がることにより、ＴＡＢリード７４が半導体チッ
プ８０の端部に接触すると、金属リードと半導体チップ
の基板が電気的に連結される不良が生ずることがある。
【００４１】図６に示したように、半導体チップ８０
は、素子領域８６と切断領域８８とで分けられるが、こ
れらの２つの領域は、機能上集積回路素子として動作す
るか否かによって区分したものであって、物理的にお互
いに分離されるものではない。
は、素子領域８６と切断領域８８とで分けられるが、こ
れらの２つの領域は、機能上集積回路素子として動作す
るか否かによって区分したものであって、物理的にお互
いに分離されるものではない。
【００４２】従って、半導体チップの基板を接地端子と
して使用する場合、リードの垂れによりチップ８０の端
部と接触するリードに０Ｖ以上の電圧がかかると、リー
ドから基板へ電荷が移動し、接地電源にノイズが生ず
る。ここで、切断領域８８は、上述したウェーハ切断工
程において切断ブレードによりウェーハが切断された
後、残った部分である。この切断領域８８を減少させる
と、リードの垂れによる不良を低減することができる
が、切断領域８８が減少すれば、切断ブレードの切断位
置が素子領域８６に近接することになるので、切断ブレ
ードの衝撃により素子領域のパターン層が破壊されるこ
とのない限界値以下に切断領域を減少させることは不可
能である。しかし、上述したように、本発明では、切断
領域に不連続絶縁層領域を形成することにより、切断ブ
レードによる衝撃を減少させることができるので、図６
の点線で表示した切断領域８８を素子領域８６に、より
近接させるように減少させることができる。
して使用する場合、リードの垂れによりチップ８０の端
部と接触するリードに０Ｖ以上の電圧がかかると、リー
ドから基板へ電荷が移動し、接地電源にノイズが生ず
る。ここで、切断領域８８は、上述したウェーハ切断工
程において切断ブレードによりウェーハが切断された
後、残った部分である。この切断領域８８を減少させる
と、リードの垂れによる不良を低減することができる
が、切断領域８８が減少すれば、切断ブレードの切断位
置が素子領域８６に近接することになるので、切断ブレ
ードの衝撃により素子領域のパターン層が破壊されるこ
とのない限界値以下に切断領域を減少させることは不可
能である。しかし、上述したように、本発明では、切断
領域に不連続絶縁層領域を形成することにより、切断ブ
レードによる衝撃を減少させることができるので、図６
の点線で表示した切断領域８８を素子領域８６に、より
近接させるように減少させることができる。
【００４３】また、金属バンプ８２への内部リードのボ
ンディングを妨害しない程度の高さを有するポリイミド
膜を塗布することにより、不連続絶縁層領域の一部にお
いてポリイミド膜と半導体ウェーハが直接的に接触する
ようにすれば、切断ブレードによる衝撃を防止する効果
をさらに高めることができる。
ンディングを妨害しない程度の高さを有するポリイミド
膜を塗布することにより、不連続絶縁層領域の一部にお
いてポリイミド膜と半導体ウェーハが直接的に接触する
ようにすれば、切断ブレードによる衝撃を防止する効果
をさらに高めることができる。
【００４４】一方、本発明による構造によると、１つの
ウェーハに形成される個別半導体チップの総数が増加す
る利点がある。例えば、薄膜トランジスタ液晶表示ドラ
イバーに通常的に使用される６インチウェーハを基準と
して、切断ブレードの幅が３０μｍである場合、個別半
導体チップの素子領域のサイズが１０００５μｍ×１０
０５μｍである時、切断領域の幅が１７０μｍから８０
μｍに減少すれば、個別チップのサイズが、１０１４５
μｍ×１１４５μｍから１００５５μｍ×１０５５μｍ
に減少し、個別チップの総数が、１２７２個から１３９
９個に増加する。また、素子領域のサイズが、９９０５
×９０５μｍである時、切断領域の幅が１７０μｍから
８０μｍに減少すれば、個別チップのサイズが、１００
４５μｍ×１０４５μｍから９９５５μｍ×９５５μｍ
に減少し、個別チップの総数が、１４１５個から１５６
９個に増加する。
ウェーハに形成される個別半導体チップの総数が増加す
る利点がある。例えば、薄膜トランジスタ液晶表示ドラ
イバーに通常的に使用される６インチウェーハを基準と
して、切断ブレードの幅が３０μｍである場合、個別半
導体チップの素子領域のサイズが１０００５μｍ×１０
０５μｍである時、切断領域の幅が１７０μｍから８０
μｍに減少すれば、個別チップのサイズが、１０１４５
μｍ×１１４５μｍから１００５５μｍ×１０５５μｍ
に減少し、個別チップの総数が、１２７２個から１３９
９個に増加する。また、素子領域のサイズが、９９０５
×９０５μｍである時、切断領域の幅が１７０μｍから
８０μｍに減少すれば、個別チップのサイズが、１００
４５μｍ×１０４５μｍから９９５５μｍ×９５５μｍ
に減少し、個別チップの総数が、１４１５個から１５６
９個に増加する。
【００４５】このように、１つのウェーハ上に製造され
る個別半導体素子の数が増加すれば、生産性が向上する
とともに、歩留まりも向上する。
る個別半導体素子の数が増加すれば、生産性が向上する
とともに、歩留まりも向上する。
【００４６】
【発明の効果】以上説明したように、本発明では、切断
領域と素子領域全体にわたって形成されていた従来の絶
縁層を、不連続的に形成することにより、切断ブレード
の衝撃による絶縁層の剥離が素子領域に影響を及ぼさな
いため、素子領域上のパターン層を保護することがで
き、半導体集積回路素子の信頼性を向上させることがで
きる。
領域と素子領域全体にわたって形成されていた従来の絶
縁層を、不連続的に形成することにより、切断ブレード
の衝撃による絶縁層の剥離が素子領域に影響を及ぼさな
いため、素子領域上のパターン層を保護することがで
き、半導体集積回路素子の信頼性を向上させることがで
きる。
【００４７】また、シリコンとの接着力が優れるポリイ
ミド膜が、切断領域の不連続絶縁層領域においてシリコ
ンウェーハと接触する構造を有するため、切断ブレード
の衝撃から素子を保護することができる。
ミド膜が、切断領域の不連続絶縁層領域においてシリコ
ンウェーハと接触する構造を有するため、切断ブレード
の衝撃から素子を保護することができる。
【００４８】また、切断ブレードの切断位置を素子領域
に近接するようにすることができるので、個別素子のサ
イズを減少させることができ、従って１つのウェーハで
製造できる個別半導体チップの個数を増加させて生産性
と歩留まりを向上させることができ、半導体集積回路素
子の実装密度を高めることができる。
に近接するようにすることができるので、個別素子のサ
イズを減少させることができ、従って１つのウェーハで
製造できる個別半導体チップの個数を増加させて生産性
と歩留まりを向上させることができ、半導体集積回路素
子の実装密度を高めることができる。
【００４９】さらに、ＴＡＢ技術を用いて内部リードボ
ンディング工程を進行するとき、リードの垂れにより内
部リードがチップの端部と電気的に連結される不良を防
止することができる。
ンディング工程を進行するとき、リードの垂れにより内
部リードがチップの端部と電気的に連結される不良を防
止することができる。
【図１】切断ブレードの衝撃が集積回路素子に伝達され
ることを防止することのできる構造を有する本発明の一
実施形態によって、不連続絶縁層領域を形成する過程を
説明するための部分断面図である。
ることを防止することのできる構造を有する本発明の一
実施形態によって、不連続絶縁層領域を形成する過程を
説明するための部分断面図である。
【図２】切断ブレードの衝撃が集積回路素子に伝達され
ることを防止することのできる構造を有する本発明の別
の実施形態によって、不連続絶縁層領域を形成する過程
を説明するための部分断面図である。
ることを防止することのできる構造を有する本発明の別
の実施形態によって、不連続絶縁層領域を形成する過程
を説明するための部分断面図である。
【図３】本発明のさらに別の実施形態による構造を有す
る半導体集積回路素子の部分断面図である。
る半導体集積回路素子の部分断面図である。
【図４】ＴＡＢリードと半導体チップとが内部リードボ
ンディングされた状態を示す斜視図である。
ンディングされた状態を示す斜視図である。
【図５】ＴＡＢリードと半導体チップとが内部リードボ
ンディングされた状態を示す断面図である。
ンディングされた状態を示す断面図である。
【図６】ＴＡＢリードの垂れによる不良と切断領域の幅
との関係を説明するための部分断面図である。
との関係を説明するための部分断面図である。
【図７】一般的なウェーハ切断工程を説明するための概
略図である。
略図である。
【図８】従来のウェーハ切断工程で発生する問題点を説
明するための半導体ウェーハの部分断面図である。
明するための半導体ウェーハの部分断面図である。
【図９】従来のウェーハ切断工程における絶縁層の剥離
を防止するためのダミーパターンを有する半導体チップ
の部分平面図である。
を防止するためのダミーパターンを有する半導体チップ
の部分平面図である。
２ ウェーハリング ４、２２ 半導体ウェーハ ６ 個別集積回路素子 ８、１４ 切断線 １０ 切断ブレード １２ 絶縁層 １５ 周辺領域 １６ ダミーパターン １８ チップ認識マーク ２０ チップ認識領域 ２３ 切断領域 ２４ フィールド酸化膜 ２５ 素子領域 ２６ 金属層 ２８ 絶縁層 ３０ ＴＥＧ(Test Element Group) ３２ 絶縁層 ３４、３４ａ、３４ｂ 不連続絶縁層領域 ４０ ポリイミド膜 ６０ 第１層間絶縁膜 ６２ 第１金属層 ６４ 第２層間絶縁膜 ６６ 第２金属層 ６８ 不活性層 ７２ ＴＡＢフィルム ７４ ＴＡＢリード ７６ ウィンド ７８ 開口部 ８０ 半導体チップ ８２ 金属バンプ ８４ 移送口 ８６ 素子領域 ８８ 切断領域
Claims (17)
- 【請求項１】 半導体ウェーハの活性面に複数の半導体
チップの設けられた素子領域と、前記半導体ウェーハの
半導体チップを個別チップに分離するための切断領域
と、前記半導体ウェーハの活性面全体に形成される絶縁
層とを含む半導体ウェーハを準備する段階と、 前記絶縁層が不連続になるように、前記切断領域上の絶
縁層を選択的に除去して不連続絶縁層領域を形成する段
階と、 前記切断領域に沿って前記半動体ウェーハを切断する段
階とを含むことを特徴とする不連続絶縁層領域を有する
半導体集積回路素子の製造方法。 - 【請求項２】 前記素子領域に半導体チップのパターン
層を形成するとき、前記絶縁層を前記半導体ウェーハの
活性面全体に形成することを特徴とする請求項１に記載
の不連続絶縁層領域を有する半導体集積回路素子の製造
方法。 - 【請求項３】 前記絶縁層を選択的に除去して不連続絶
縁層領域を形成する段階の後に、前記不連続絶縁層領域
の一部を除外した活性面全体にポリイミド膜を形成する
ことにより、このポリイミド膜が前記不連続絶縁層領域
において前記半導体ウェーハの活性面と直接接触するよ
うにする段階をさらに含むことを特徴とする請求項１に
記載の不連続絶縁層領域を有する半導体集積回路素子の
製造方法。 - 【請求項４】 前記切断領域に沿って前記半導体ウェー
ハを切断する段階は、前記ポリイミド膜が形成されない
切断領域の前記不連続絶縁層領域に沿って前記半導体ウ
ェーハを切断する段階であることを特徴とする請求項３
に記載の不連続絶縁層領域を有する半導体集積回路素子
の製造方法。 - 【請求項５】 前記ポリイミド膜は、スピンコーティン
グ法により形成されることを特徴とする請求項３に記載
の不連続絶縁層領域を有する半導体集積回路素子の製造
方法。 - 【請求項６】 前記半導体チップは、外部との電気的連
結のための複数の電極パッドを有し、この電極パッド上
には、金属バンプが形成され、この金属バンプは、ＴＡ
Ｂフィルムの内部リードとボンディングされることを特
徴とする請求項１に記載の不連続絶縁層領域を有する半
導体集積回路素子の製造方法。 - 【請求項７】 前記切断領域上の絶縁層を選択的に除去
して不連続絶縁層領域を形成する段階は、エッチング法
により行われることを特徴とする請求項１に記載の不連
続絶縁層領域を有する半導体集積回路素子の製造方法。 - 【請求項８】 前記半導体ウェーハを準備する段階は、
前記半導体チップに外部素子との電気的連結のための複
数の電極パッドを形成する段階を含み、 前記絶縁層を選択的に除去して不連続絶縁層領域を形成
する段階は、電極パッドを露出させながら、不活性層を
塗布するためのマスクを用いて、前記不連続絶縁層領域
のパターンを形成する段階を含むことを特徴とする請求
項７に記載の不連続絶縁層領域を有する半導体集積回路
素子の製造方法。 - 【請求項９】 前記絶縁層を、シリコン酸化膜にするこ
とを特徴とする請求項１に記載の不連続絶縁層領域を有
する半導体集積回路素子の製造方法。 - 【請求項１０】 前記絶縁層を、層間絶縁膜にすること
を特徴とする請求項１に記載の不連続絶縁層領域を有す
る半導体集積回路素子の製造方法。 - 【請求項１１】 前記ポリイミド膜の厚さを、約１０μ
ｍにすることを特徴とする請求項３に記載の不連続絶縁
層領域を有する半導体集積回路素子の製造方法。 - 【請求項１２】 複数の半導体チップが設けられる素子
領域と、 前記複数の半導体チップを個別半導体チップに分離する
ための切断領域と、 絶縁層とを含み、 前記素子領域上の絶縁層及び切断領域上の絶縁層がお互
いに不連続となるように、前記切断領域上に不連続絶縁
層領域を形成することを特徴とする不連続絶縁層領域を
有する半導体集積回路素子。 - 【請求項１３】 前記絶縁層は、シリコン酸化膜である
ことを特徴とする請求項１２に記載の不連続絶縁層領域
を有する半導体集積回路素子。 - 【請求項１４】 前記絶縁層は、層間絶縁膜であること
を特徴とする請求項１２に記載の不連続絶縁層領域を有
する半導体集積回路素子。 - 【請求項１５】 前記不連続絶縁層領域の一部と前記素
子領域上とに形成されたポリイミド膜をさらに含むこと
を特徴とする請求項１２に記載の不連続絶縁層領域を有
する半導体集積回路素子。 - 【請求項１６】 前記ポリイミド膜の厚さは、約１０μ
ｍであることを特徴とする請求項１２に記載の不連続絶
縁層領域を有する半導体集積回路素子。 - 【請求項１７】 前記半導体チップは、複数の電極パッ
ドを有し、この電極パッド上には、金属バンプが形成さ
れ、この金属バンプは、ＴＡＢフィルムの内部リードと
ボンディングされることを特徴とする請求項１２に記載
の不連続絶縁層領域を有する半導体集積回路素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996-43508 | 1996-10-01 | ||
| KR1019960043508A KR0178134B1 (ko) | 1996-10-01 | 1996-10-01 | 불연속 절연층 영역을 갖는 반도체 집적회로 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10112447A true JPH10112447A (ja) | 1998-04-28 |
| JP3188217B2 JP3188217B2 (ja) | 2001-07-16 |
Family
ID=19475972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18636297A Expired - Fee Related JP3188217B2 (ja) | 1996-10-01 | 1997-07-11 | 不連続絶縁層領域を有する半導体集積回路素子の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5899729A (ja) |
| JP (1) | JP3188217B2 (ja) |
| KR (1) | KR0178134B1 (ja) |
| CN (1) | CN1110842C (ja) |
| TW (1) | TW373256B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058577A (ja) * | 2014-09-10 | 2016-04-21 | 株式会社ディスコ | 分割方法 |
| JP2016058578A (ja) * | 2014-09-10 | 2016-04-21 | 株式会社ディスコ | 分割方法 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107161A (en) * | 1996-06-07 | 2000-08-22 | Rohm Co., Ltd. | Semiconductor chip and a method for manufacturing thereof |
| JPH1140522A (ja) * | 1997-07-17 | 1999-02-12 | Rohm Co Ltd | 半導体ウエハの製造方法、この方法により作製された半導体ウエハ、半導体チップの製造方法、およびこの方法により製造された半導体チップ、ならびにこの半導体チップを備えたｉｃカード |
| US6544865B1 (en) * | 1998-04-09 | 2003-04-08 | Pacific Solar Pty. Limited | Metal film interrupting process |
| US6341070B1 (en) * | 1998-07-28 | 2002-01-22 | Ho-Yuan Yu | Wafer-scale packing processes for manufacturing integrated circuit (IC) packages |
| JP2000162275A (ja) * | 1998-12-01 | 2000-06-16 | Fujitsu Ltd | 半導体試験方法及び半導体試験装置 |
| JP3560888B2 (ja) * | 1999-02-09 | 2004-09-02 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2001144197A (ja) * | 1999-11-11 | 2001-05-25 | Fujitsu Ltd | 半導体装置、半導体装置の製造方法及び試験方法 |
| DE19961790C1 (de) * | 1999-12-21 | 2001-05-10 | Infineon Technologies Ag | Anordnung zur Abtrennung eines Halbleiterbausteines aus einem Halbleiterwafer |
| US6441504B1 (en) | 2000-04-25 | 2002-08-27 | Amkor Technology, Inc. | Precision aligned and marked structure |
| US6309943B1 (en) * | 2000-04-25 | 2001-10-30 | Amkor Technology, Inc. | Precision marking and singulation method |
| JP3825753B2 (ja) * | 2003-01-14 | 2006-09-27 | 株式会社東芝 | 半導体装置の製造方法 |
| US7185537B2 (en) * | 2003-06-04 | 2007-03-06 | Metso Paper, Inc. | Nip and loading analysis system |
| JP4422463B2 (ja) * | 2003-11-07 | 2010-02-24 | 株式会社ディスコ | 半導体ウエーハの分割方法 |
| JP2006073690A (ja) * | 2004-09-01 | 2006-03-16 | Disco Abrasive Syst Ltd | ウエーハの分割方法 |
| CN101151544B (zh) * | 2005-03-28 | 2011-08-03 | 株式会社半导体能源研究所 | 半导体器件、其制造方法、及其测量方法 |
| US7557430B2 (en) * | 2006-05-25 | 2009-07-07 | Skyworks Solutions, Inc. | Semiconductor seal ring |
| US9478576B1 (en) | 2015-04-28 | 2016-10-25 | Omnivision Technologies, Inc. | Sealed-sidewall device die, and manufacturing method thereof |
| US10103116B2 (en) * | 2016-02-01 | 2018-10-16 | Qualcomm Incorporated | Open-passivation ball grid array pads |
| US9711473B1 (en) * | 2016-02-26 | 2017-07-18 | Advanced Semiconductor Engineering, Inc. | Semiconductor die, semiconductor wafer and method for manufacturing the same |
| CN107195607B (zh) * | 2017-07-03 | 2020-01-24 | 京东方科技集团股份有限公司 | 一种芯片封装方法及芯片封装结构 |
| CN111438444B (zh) * | 2018-12-28 | 2022-08-12 | 北京北科天绘科技有限公司 | 一种基于器件阵列巨量转移的激光切割方法及系统 |
| CN111653498A (zh) * | 2020-06-12 | 2020-09-11 | 长江存储科技有限责任公司 | 一种半导体结构及其研磨方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5171716A (en) * | 1986-12-19 | 1992-12-15 | North American Philips Corp. | Method of manufacturing semiconductor device with reduced packaging stress |
| US5414297A (en) * | 1989-04-13 | 1995-05-09 | Seiko Epson Corporation | Semiconductor device chip with interlayer insulating film covering the scribe lines |
| US5136354A (en) * | 1989-04-13 | 1992-08-04 | Seiko Epson Corporation | Semiconductor device wafer with interlayer insulating film covering the scribe lines |
| JPH04348032A (ja) * | 1991-05-24 | 1992-12-03 | Nec Corp | 半導体装置およびその製造方法 |
| US5458269A (en) * | 1991-12-06 | 1995-10-17 | Loomis; James W. | Frangible semiconductor wafer dicing method which employs scribing and breaking |
| US5494549A (en) * | 1992-01-08 | 1996-02-27 | Rohm Co., Ltd. | Dicing method |
| US5430325A (en) * | 1992-06-30 | 1995-07-04 | Rohm Co. Ltd. | Semiconductor chip having dummy pattern |
| US5393706A (en) * | 1993-01-07 | 1995-02-28 | Texas Instruments Incorporated | Integrated partial sawing process |
| JP2894165B2 (ja) * | 1993-07-24 | 1999-05-24 | ヤマハ株式会社 | 半導体装置 |
-
1996
- 1996-10-01 KR KR1019960043508A patent/KR0178134B1/ko not_active Expired - Fee Related
-
1997
- 1997-07-11 JP JP18636297A patent/JP3188217B2/ja not_active Expired - Fee Related
- 1997-07-14 CN CN97115003A patent/CN1110842C/zh not_active Expired - Fee Related
- 1997-07-15 TW TW086109956A patent/TW373256B/zh not_active IP Right Cessation
- 1997-09-30 US US08/941,070 patent/US5899729A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058577A (ja) * | 2014-09-10 | 2016-04-21 | 株式会社ディスコ | 分割方法 |
| JP2016058578A (ja) * | 2014-09-10 | 2016-04-21 | 株式会社ディスコ | 分割方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1178389A (zh) | 1998-04-08 |
| KR19980025470A (ko) | 1998-07-15 |
| TW373256B (en) | 1999-11-01 |
| CN1110842C (zh) | 2003-06-04 |
| KR0178134B1 (ko) | 1999-04-15 |
| US5899729A (en) | 1999-05-04 |
| JP3188217B2 (ja) | 2001-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3188217B2 (ja) | 不連続絶縁層領域を有する半導体集積回路素子の製造方法 | |
| US6479900B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP4011695B2 (ja) | マルチチップ半導体装置用チップおよびその形成方法 | |
| JP3701542B2 (ja) | 半導体装置およびその製造方法 | |
| US7633159B2 (en) | Semiconductor device assemblies and packages with edge contacts and sacrificial substrates and other intermediate structures used or formed in fabricating the assemblies or packages | |
| US7312107B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100393140B1 (ko) | 반도체 장치 | |
| KR100315030B1 (ko) | 반도체패키지의제조방법 | |
| KR20060051364A (ko) | 반도체장치 및 그 제조방법 | |
| JP3651346B2 (ja) | 半導体装置およびその製造方法 | |
| CN101304015B (zh) | 半导体装置及其制造方法 | |
| US7648902B2 (en) | Manufacturing method of redistribution circuit structure | |
| JP2002043356A (ja) | 半導体ウェーハ、半導体装置及びその製造方法 | |
| JP2006190987A (ja) | パッケージ構造とその製造方法 | |
| JP4422380B2 (ja) | 半導体装置の製造方法 | |
| JP2001308036A (ja) | 半導体装置の製造方法 | |
| JP2004235612A (ja) | 半導体装置の製造方法 | |
| JP4675146B2 (ja) | 半導体装置 | |
| JPS62112348A (ja) | 半導体装置の製造方法 | |
| JPH08255810A (ja) | 半導体装置及びその製造方法 | |
| JP2007013209A (ja) | 半導体装置 | |
| JP2003309227A (ja) | 半導体装置およびその製造方法 | |
| US20240395731A1 (en) | Electronic device with a reinforcing layer | |
| JP2664924B2 (ja) | 半導体装置の製造方法 | |
| KR20040059940A (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090511 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090511 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130511 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |