JPH10112646A - 半導体論理回路 - Google Patents
半導体論理回路Info
- Publication number
- JPH10112646A JPH10112646A JP8264063A JP26406396A JPH10112646A JP H10112646 A JPH10112646 A JP H10112646A JP 8264063 A JP8264063 A JP 8264063A JP 26406396 A JP26406396 A JP 26406396A JP H10112646 A JPH10112646 A JP H10112646A
- Authority
- JP
- Japan
- Prior art keywords
- output node
- circuit
- power supply
- noise
- nbl
- Prior art date
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- Pending
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- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体論理回路の入力信号にノイズが発生し出
力ノードが誤って放電されても、ノイズが消えると再び
正常なレベルに復帰するようにし、誤動作を防止する。 【解決手段】回路ＮＢＬの反転論理を出力する回路／Ｎ
ＢＬを設け、回路ＮＢＬの出力に回路／ＮＢＬの出力で
制御されるフィードバックトランジスタを設ける。
力ノードが誤って放電されても、ノイズが消えると再び
正常なレベルに復帰するようにし、誤動作を防止する。 【解決手段】回路ＮＢＬの反転論理を出力する回路／Ｎ
ＢＬを設け、回路ＮＢＬの出力に回路／ＮＢＬの出力で
制御されるフィードバックトランジスタを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は半導体論理回路に係
り、特に、ダイナミック動作する回路の入力信号にノイ
ズが発生した時の誤動作を防止する回路に関する。
り、特に、ダイナミック動作する回路の入力信号にノイ
ズが発生した時の誤動作を防止する回路に関する。
【０００２】
【従来の技術】従来から高速なＣＭＯＳ回路として、ダ
イナミックＣＭＯＳ回路が多用されている。例えば、Ｃ
ＭＯＳ ＶＬＳＩ設計の原理（富沢孝，松山泰男 監
訳、丸善株式会社）の１３８頁に記載されているダイナ
ミックＣＭＯＳ論理はその代表的な回路である。図１に
このダイナミックＣＭＯＳ論理の回路図を示す。
イナミックＣＭＯＳ回路が多用されている。例えば、Ｃ
ＭＯＳ ＶＬＳＩ設計の原理（富沢孝，松山泰男 監
訳、丸善株式会社）の１３８頁に記載されているダイナ
ミックＣＭＯＳ論理はその代表的な回路である。図１に
このダイナミックＣＭＯＳ論理の回路図を示す。
【０００３】この回路は、プリチャージ用ｐ形トランジ
スタＭＰ１によってＶＤＤにプリチャージされ、ＶＳＳ
に接続された判定ｎ形トランジスタＭＮ１によって条件
的に放電される出力ノードＯＵＴを持つ。条件的な放電
は、ｎ形論理ブロックＮＢＬが、入力信号ＩＮ０〜ＩＮ
ｎにより導通した場合に起こり、逆に非導通の場合、放
電は起こらない。なお、図１の相対として、ｐ形論理ブ
ロックを使用し、プリチャージ用ｎ形トランジスタによ
るＶＳＳへのプリチャージ，判定ｐ形トランジスタによ
るＶＤＤへの放電を実現する回路も存在する。φは単相
クロックである。
スタＭＰ１によってＶＤＤにプリチャージされ、ＶＳＳ
に接続された判定ｎ形トランジスタＭＮ１によって条件
的に放電される出力ノードＯＵＴを持つ。条件的な放電
は、ｎ形論理ブロックＮＢＬが、入力信号ＩＮ０〜ＩＮ
ｎにより導通した場合に起こり、逆に非導通の場合、放
電は起こらない。なお、図１の相対として、ｐ形論理ブ
ロックを使用し、プリチャージ用ｎ形トランジスタによ
るＶＳＳへのプリチャージ，判定ｐ形トランジスタによ
るＶＤＤへの放電を実現する回路も存在する。φは単相
クロックである。
【０００４】図１の場合、プリチャージ相は、φ＝０
（Ｌレベル）の時に起こる。ＶＳＳへの放電は判定相、
すなわち、φ＝１（Ｈレベル）で、論理ブロックＮＢＬ
が導通の時に起こる。また、図１で、プリチャージ時に
入力信号ＩＮ０〜ＩＮｎが全て０になることが保証され
ている場合には、判定ｎ形トランジスタを省略できる。
なお、図１に示したインバータＩＮＶとｐ形トランジス
タＭＰ２は、判定相で論理ブロックＮＢＬが非導通の
時、出力ノードＯＵＴがフローティングになるのを防止
するために付加したもので、必ずしも必要ではない。
（Ｌレベル）の時に起こる。ＶＳＳへの放電は判定相、
すなわち、φ＝１（Ｈレベル）で、論理ブロックＮＢＬ
が導通の時に起こる。また、図１で、プリチャージ時に
入力信号ＩＮ０〜ＩＮｎが全て０になることが保証され
ている場合には、判定ｎ形トランジスタを省略できる。
なお、図１に示したインバータＩＮＶとｐ形トランジス
タＭＰ２は、判定相で論理ブロックＮＢＬが非導通の
時、出力ノードＯＵＴがフローティングになるのを防止
するために付加したもので、必ずしも必要ではない。
【０００５】さて、一般にダイナミックＣＭＯＳ回路の
入力容量は、一般のスタティックＣＭＯＳ回路の約半分
である。なぜならば、スタティックＣＭＯＳ回路に入力
する信号は、ｎ形トランジスタとｐ形トランジスタの両
方に入力されるのに対し、ダイナミック回路では、どち
らか一方のみに入力されるからである（図１の場合はｎ
形トランジスタのみに入力される）。従って、一般にダ
イナミックＣＭＯＳ回路はスタティックＣＭＯＳ回路よ
り高速に動作する。しかし、このダイナミックＣＭＯＳ
回路では、入力信号にノイズが発生すると誤動作すると
いう問題があった。
入力容量は、一般のスタティックＣＭＯＳ回路の約半分
である。なぜならば、スタティックＣＭＯＳ回路に入力
する信号は、ｎ形トランジスタとｐ形トランジスタの両
方に入力されるのに対し、ダイナミック回路では、どち
らか一方のみに入力されるからである（図１の場合はｎ
形トランジスタのみに入力される）。従って、一般にダ
イナミックＣＭＯＳ回路はスタティックＣＭＯＳ回路よ
り高速に動作する。しかし、このダイナミックＣＭＯＳ
回路では、入力信号にノイズが発生すると誤動作すると
いう問題があった。
【０００６】
【発明が解決しようとする課題】図１のダイナミックＣ
ＭＯＳ回路では、入力信号にノイズが発生すると誤動作
するという問題がある。以下このことを説明する。今、
φ＝１（判定相）で、ｎ形論理ブロックＮＢＬが入力信
号ＩＮ０〜ＩＮｎにより非導通となっている場合を考え
る。この時、プリチャージ相でＶＤＤにプリチャージさ
れた出力ノードＯＵＴは、放電されることなくＶＤＤに
留まっていなければならない。しかし、入力信号ＩＮ０
〜ＩＮｎにノイズが発生し、これに伴いＮＢＬが一瞬で
も導通すると、出力ノードＯＵＴはＶＳＳへと放電され
てしまう。一旦、出力ノードOUTが放電されてしまう
と、ノイズが消えてＮＢＬが非導通に回復しても、出力
ノードＯＵＴはＶＳＳに留まり、正常なレベル（ＶＤ
Ｄ）に復帰しない。
ＭＯＳ回路では、入力信号にノイズが発生すると誤動作
するという問題がある。以下このことを説明する。今、
φ＝１（判定相）で、ｎ形論理ブロックＮＢＬが入力信
号ＩＮ０〜ＩＮｎにより非導通となっている場合を考え
る。この時、プリチャージ相でＶＤＤにプリチャージさ
れた出力ノードＯＵＴは、放電されることなくＶＤＤに
留まっていなければならない。しかし、入力信号ＩＮ０
〜ＩＮｎにノイズが発生し、これに伴いＮＢＬが一瞬で
も導通すると、出力ノードＯＵＴはＶＳＳへと放電され
てしまう。一旦、出力ノードOUTが放電されてしまう
と、ノイズが消えてＮＢＬが非導通に回復しても、出力
ノードＯＵＴはＶＳＳに留まり、正常なレベル（ＶＤ
Ｄ）に復帰しない。
【０００７】本発明の目的は、入力信号にノイズが発生
し出力ノードが誤って放電されても、ノイズが消えると
再び正常なレベルに復帰するようにし、誤動作を防止す
ることにある。
し出力ノードが誤って放電されても、ノイズが消えると
再び正常なレベルに復帰するようにし、誤動作を防止す
ることにある。
【０００８】
【課題を解決するための手段】上記目的は、半導体論理
回路を、入力信号に応じて、第１の電源と第１の出力ノ
ードを導通または非導通にする第１の論理ブロックと、
クロック信号に応じて、第２の電源と第１の出力ノード
を導通または非導通にする第１のプリチャージ用トラン
ジスタと、入力信号に応じて、上記第１の論理ブロック
が導通の時、第１の電源と第２の出力ノードを非導通に
し、上記第１の論理ブロックが非導通の時、第１の電源
と第２の出力ノードを導通にする第２の論理ブロック
と、上記クロック信号に応じて、第２の電源と第２の出
力ノードを導通または非導通にする第２のプリチャージ
用トランジスタと、上記第２の出力ノードの信号に応じ
て、第２の電源と第１の出力ノードを導通または非導通
にする第１のフィードバックトランジスタと、上記第１
の出力ノードの信号に応じて、第２の電源と第２の出力
ノードを導通または非導通にする第２のフィードバック
トランジスタとで構成することにより達成される。
回路を、入力信号に応じて、第１の電源と第１の出力ノ
ードを導通または非導通にする第１の論理ブロックと、
クロック信号に応じて、第２の電源と第１の出力ノード
を導通または非導通にする第１のプリチャージ用トラン
ジスタと、入力信号に応じて、上記第１の論理ブロック
が導通の時、第１の電源と第２の出力ノードを非導通に
し、上記第１の論理ブロックが非導通の時、第１の電源
と第２の出力ノードを導通にする第２の論理ブロック
と、上記クロック信号に応じて、第２の電源と第２の出
力ノードを導通または非導通にする第２のプリチャージ
用トランジスタと、上記第２の出力ノードの信号に応じ
て、第２の電源と第１の出力ノードを導通または非導通
にする第１のフィードバックトランジスタと、上記第１
の出力ノードの信号に応じて、第２の電源と第２の出力
ノードを導通または非導通にする第２のフィードバック
トランジスタとで構成することにより達成される。
【０００９】
【発明の実施の形態】図２は本発明の第一の実施例を示
す図である。図２では本発明に従って、半導体論理回路
を、入力信号ＩＮ０〜ＩＮｎに応じて、電源ＶＳＳと出
力ノードOUTを導通または非導通にする論理ブロックＮ
ＢＬと、クロック信号φに応じて、電源ＶＤＤと出力ノ
ードＯＵＴを導通または非導通にするプリチャージ用ト
ランジスタＭＰ１と、入力信号ＩＮ０′〜ＩＮｎ′に応
じて、論理ブロックＮＢＬが導通の時、電源ＶＳＳと出
力ノード／ＯＵＴを非導通にし、論理ブロックＮＢＬが
非導通の時、電源ＶＳＳと出力ノード／ＯＵＴを導通に
する論理ブロック／NBLと、クロック信号φに応じて、
電源ＶＤＤと出力ノード／ＯＵＴを導通または非導通に
するプリチャージ用トランジスタＭＰ１１と、出力ノー
ド／ＯＵＴの信号に応じて、電源ＶＤＤと出力ノードＯ
ＵＴを導通または非導通にするフィードバックトランジ
スタＭＰ３と、出力ノードＯＵＴの信号に応じて、電源
ＶＤＤと出力ノード／ＯＵＴを導通または非導通にする
フィードバックトランジスタＭＰ13とで構成している。
す図である。図２では本発明に従って、半導体論理回路
を、入力信号ＩＮ０〜ＩＮｎに応じて、電源ＶＳＳと出
力ノードOUTを導通または非導通にする論理ブロックＮ
ＢＬと、クロック信号φに応じて、電源ＶＤＤと出力ノ
ードＯＵＴを導通または非導通にするプリチャージ用ト
ランジスタＭＰ１と、入力信号ＩＮ０′〜ＩＮｎ′に応
じて、論理ブロックＮＢＬが導通の時、電源ＶＳＳと出
力ノード／ＯＵＴを非導通にし、論理ブロックＮＢＬが
非導通の時、電源ＶＳＳと出力ノード／ＯＵＴを導通に
する論理ブロック／NBLと、クロック信号φに応じて、
電源ＶＤＤと出力ノード／ＯＵＴを導通または非導通に
するプリチャージ用トランジスタＭＰ１１と、出力ノー
ド／ＯＵＴの信号に応じて、電源ＶＤＤと出力ノードＯ
ＵＴを導通または非導通にするフィードバックトランジ
スタＭＰ３と、出力ノードＯＵＴの信号に応じて、電源
ＶＤＤと出力ノード／ＯＵＴを導通または非導通にする
フィードバックトランジスタＭＰ13とで構成している。
【００１０】半導体論理回路をこのように構成すると、
図１で述べたように入力信号にノイズが発生しても誤動
作しないことを説明する。
図１で述べたように入力信号にノイズが発生しても誤動
作しないことを説明する。
【００１１】先程と同様、今、φ＝１（判定相）で、ｎ
形論理ブロックＮＢＬが入力信号ＩＮ０〜ＩＮｎにより
非導通となっている場合を考える。この時、プリチャー
ジ相でＶＤＤにプリチャージされた出力ノードＯＵＴ
は、放電されることなくVDDに留まっていなければなら
ない。しかし、入力信号ＩＮ０〜ＩＮｎにノイズが発生
し、これに伴いＮＢＬが一瞬でも導通すると、出力ノー
ドＯＵＴはＶＳＳへと放電されてしまう。ここまでの動
作は図１の場合と同じである。しかし、図２の場合は、
ノイズが消えてＮＢＬが非導通に回復すると、逆にｎ形
論理ブロック／ＮＢＬは導通となる。従って、出力ノー
ド／ＯＵＴはＶＳＳに放電され、フィードバックトラン
ジスタＭＰ３が導通となる。このため、一旦は放電され
た出力ノードＯＵＴは、ＭＰ３によって充電され再び正
常なレベル（ＶＤＤ）に復帰する。なお、本図の入力信
号ＩＮ０′〜ＩＮｎ′は、論理ブロック／ＮＢＬの構成
の仕方によって、ＩＮ０〜ＩＮｎと同じでもよく、ＩＮ
０〜ＩＮｎの否定信号であってもよい。
形論理ブロックＮＢＬが入力信号ＩＮ０〜ＩＮｎにより
非導通となっている場合を考える。この時、プリチャー
ジ相でＶＤＤにプリチャージされた出力ノードＯＵＴ
は、放電されることなくVDDに留まっていなければなら
ない。しかし、入力信号ＩＮ０〜ＩＮｎにノイズが発生
し、これに伴いＮＢＬが一瞬でも導通すると、出力ノー
ドＯＵＴはＶＳＳへと放電されてしまう。ここまでの動
作は図１の場合と同じである。しかし、図２の場合は、
ノイズが消えてＮＢＬが非導通に回復すると、逆にｎ形
論理ブロック／ＮＢＬは導通となる。従って、出力ノー
ド／ＯＵＴはＶＳＳに放電され、フィードバックトラン
ジスタＭＰ３が導通となる。このため、一旦は放電され
た出力ノードＯＵＴは、ＭＰ３によって充電され再び正
常なレベル（ＶＤＤ）に復帰する。なお、本図の入力信
号ＩＮ０′〜ＩＮｎ′は、論理ブロック／ＮＢＬの構成
の仕方によって、ＩＮ０〜ＩＮｎと同じでもよく、ＩＮ
０〜ＩＮｎの否定信号であってもよい。
【００１２】以上をまとめると、図２の回路では、入力
信号にノイズが発生し出力ノードが誤って放電されて
も、ノイズが消えると再び正常なレベルに復帰し、誤動
作を防止することができる。
信号にノイズが発生し出力ノードが誤って放電されて
も、ノイズが消えると再び正常なレベルに復帰し、誤動
作を防止することができる。
【００１３】図３は本発明の第二の実施例を示す図であ
り、本発明を半導体メモリに適用した例を示している。
本図でＭＣ００〜ＭＣｍｎはメモリセルでありｍ行ｎ列
のマトリクス状に配置されている。またＳＡはセンスア
ンプであり、ｎ列に対して共通に１個設けてあり、列と
の接続はＹスイッチＹ０〜Ｙｎで行っている。従って、
メモリセルＭＣ００を選択するには、ワード線Ｗ０を１
（Ｈレベル）にし、Ｙスイッチ選択信号Ｙ０を０（Ｌレ
ベル）にすればよい。
り、本発明を半導体メモリに適用した例を示している。
本図でＭＣ００〜ＭＣｍｎはメモリセルでありｍ行ｎ列
のマトリクス状に配置されている。またＳＡはセンスア
ンプであり、ｎ列に対して共通に１個設けてあり、列と
の接続はＹスイッチＹ０〜Ｙｎで行っている。従って、
メモリセルＭＣ００を選択するには、ワード線Ｗ０を１
（Ｈレベル）にし、Ｙスイッチ選択信号Ｙ０を０（Ｌレ
ベル）にすればよい。
【００１４】本例では、以上のメモリセル・マトリクス
とセンスアンプからなるブロックをＰ＋１個（ＢＬＫ０
〜ＢＬＫｐ）設けており、選択されたブロック内でさら
に選択されたメモリセルのデータを本発明を適用した出
力回路ＣＣＫＴを介して出力するように構成している。
ブロックの選択は、選択されたブロック内のセンスアン
プのみを活性化することにより行っている。
とセンスアンプからなるブロックをＰ＋１個（ＢＬＫ０
〜ＢＬＫｐ）設けており、選択されたブロック内でさら
に選択されたメモリセルのデータを本発明を適用した出
力回路ＣＣＫＴを介して出力するように構成している。
ブロックの選択は、選択されたブロック内のセンスアン
プのみを活性化することにより行っている。
【００１５】センスアンプの活性化は、図３で、センス
アンプ活性化信号φＳＣ及びφSCEを１にすることによ
って行われる。活性化信号φＳＣ及びφＳＣＥを１にす
ると、選択されたメモリセルのデータに応じて、センス
アンプ出力ＳＯまたは／ＳＯのいずれか一方が０，他方
が１となる。一方、非選択のセンスアンプは活性化信号
φＳＣ及びφＳＣＥが０なので、センスアンプ出力ＳＯ
及び／ＳＯはいずれも０となる。従って、出力回路ＣＣ
ＫＴ内のｎ形トランジスタＭＮ００〜ＭＮ０ｐ，ＭＮ１
０〜ＭＮ１ｐのうち１個のみが導通するので、φＳＬ＝
１、すなわち、判定相となった時、出力ノードＤＯまた
は／ＤＯのいずれか一方が放電され、０を出力する。
アンプ活性化信号φＳＣ及びφSCEを１にすることによ
って行われる。活性化信号φＳＣ及びφＳＣＥを１にす
ると、選択されたメモリセルのデータに応じて、センス
アンプ出力ＳＯまたは／ＳＯのいずれか一方が０，他方
が１となる。一方、非選択のセンスアンプは活性化信号
φＳＣ及びφＳＣＥが０なので、センスアンプ出力ＳＯ
及び／ＳＯはいずれも０となる。従って、出力回路ＣＣ
ＫＴ内のｎ形トランジスタＭＮ００〜ＭＮ０ｐ，ＭＮ１
０〜ＭＮ１ｐのうち１個のみが導通するので、φＳＬ＝
１、すなわち、判定相となった時、出力ノードＤＯまた
は／ＤＯのいずれか一方が放電され、０を出力する。
【００１６】なお、本例ではφＳＬ＝０の時、φＳＣ及
びφＳＣＥが０、すなわち、プリチャージ時にＣＣＫＴ
の入力が全て０になることが保証されているので、図２
の判定ｎ形トランジスタＭＮ１，ＭＮ１１を省略してい
る。
びφＳＣＥが０、すなわち、プリチャージ時にＣＣＫＴ
の入力が全て０になることが保証されているので、図２
の判定ｎ形トランジスタＭＮ１，ＭＮ１１を省略してい
る。
【００１７】ところで、半導体メモリでは、高集積化を
実現するために、メモリセルを構成するトランジスタの
サイズを極めて小さくしている。このため、メモリセル
から出力されるデータの信号量が小さく、これを入力と
するセンスアンプはしばしばノイズをこの信号と誤って
増幅してしまう。従って、センスアンプ出力に一時的に
ノイズが発生することがよくある。よって、既に述べた
ように、このようなセンスアンプの次段に配置する出力
回路として、図１のような従来のダイナミックＣＭＯＳ
回路を用いると誤動作してしまう。しかし、図３のよう
に出力回路に本発明を適用すると、図２で述べたように
誤動作を防止することができる。
実現するために、メモリセルを構成するトランジスタの
サイズを極めて小さくしている。このため、メモリセル
から出力されるデータの信号量が小さく、これを入力と
するセンスアンプはしばしばノイズをこの信号と誤って
増幅してしまう。従って、センスアンプ出力に一時的に
ノイズが発生することがよくある。よって、既に述べた
ように、このようなセンスアンプの次段に配置する出力
回路として、図１のような従来のダイナミックＣＭＯＳ
回路を用いると誤動作してしまう。しかし、図３のよう
に出力回路に本発明を適用すると、図２で述べたように
誤動作を防止することができる。
【００１８】
【発明の効果】本発明を用いると、半導体論理回路の入
力信号にノイズが発生し出力ノードが誤って放電されて
も、ノイズが消えると再び正常なレベルに復帰するの
で、半導体論理回路の誤動作を防止することができる。
力信号にノイズが発生し出力ノードが誤って放電されて
も、ノイズが消えると再び正常なレベルに復帰するの
で、半導体論理回路の誤動作を防止することができる。
【図１】従来例を示す回路図。
【図２】本発明の第一の実施例を示す回路図。
【図３】本発明の第二の実施例を示す回路図。
ＶＳＳ，ＶＤＤ…電源、ＭＮ…ｎ形トランジスタ、ＭＰ
…ｐ形トランジスタ、ＮＢＬ…ｎ形論理ブロック、ＩＮ
…入力信号、φ…クロック、ＯＵＴ…出力ノード。
…ｐ形トランジスタ、ＮＢＬ…ｎ形論理ブロック、ＩＮ
…入力信号、φ…クロック、ＯＵＴ…出力ノード。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金子 憲二 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 斉藤 佳代子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宇佐美 正己 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 山口 邦彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (1)
- 【請求項１】入力信号に応じて、第１の電源と第１の出
力ノードを導通または非導通にする第１の論理ブロック
と、クロック信号に応じて、第２の電源と上記第１の出
力ノードを導通または非導通にする第１のプリチャージ
用トランジスタと、上記入力信号に応じて、上記第１の
論理ブロックが導通の時、上記第１の電源と第２の出力
ノードを非導通にし、上記第１の論理ブロックが非導通
の時、上記第１の電源と上記第２の出力ノードを導通に
する第２の論理ブロックと、上記クロック信号に応じ
て、上記第２の電源と上記第２の出力ノードを導通また
は非導通にする第２のプリチャージ用トランジスタと、 上記第２の出力ノードの信号に応じて、上記第２の電源
と上記第１の出力ノードを導通または非導通にする第１
のフィードバックトランジスタと、上記第１の出力ノー
ドの信号に応じて、上記第２の電源と上記第２の出力ノ
ードを導通または非導通にする第２のフィードバックト
ランジスタとで構成されることを特徴とする半導体論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8264063A JPH10112646A (ja) | 1996-10-04 | 1996-10-04 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8264063A JPH10112646A (ja) | 1996-10-04 | 1996-10-04 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10112646A true JPH10112646A (ja) | 1998-04-28 |
Family
ID=17398017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8264063A Pending JPH10112646A (ja) | 1996-10-04 | 1996-10-04 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10112646A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007531957A (ja) * | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | 非同期スタティックランダムアクセスメモリ |
| JP2010220205A (ja) * | 2009-03-16 | 2010-09-30 | Arm Ltd | 予備充電ロジックにおけるエラー検出 |
| JP2013534114A (ja) * | 2010-07-01 | 2013-08-29 | クアルコム，インコーポレイテッド | マルチ電圧レベルのマルチダイナミック回路構造デバイス |
-
1996
- 1996-10-04 JP JP8264063A patent/JPH10112646A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007531957A (ja) * | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | 非同期スタティックランダムアクセスメモリ |
| JP2010220205A (ja) * | 2009-03-16 | 2010-09-30 | Arm Ltd | 予備充電ロジックにおけるエラー検出 |
| TWI448712B (zh) * | 2009-03-16 | 2014-08-11 | Advanced Risc Mach Ltd | 在預充電邏輯中的錯誤檢測 |
| JP2013534114A (ja) * | 2010-07-01 | 2013-08-29 | クアルコム，インコーポレイテッド | マルチ電圧レベルのマルチダイナミック回路構造デバイス |
| JP2015173465A (ja) * | 2010-07-01 | 2015-10-01 | クアルコム，インコーポレイテッド | マルチ電圧レベルのマルチダイナミック回路構造デバイス |
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