JPH1011267A - 乗算器 - Google Patents
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- JPH1011267A JPH1011267A JP8161434A JP16143496A JPH1011267A JP H1011267 A JPH1011267 A JP H1011267A JP 8161434 A JP8161434 A JP 8161434A JP 16143496 A JP16143496 A JP 16143496A JP H1011267 A JPH1011267 A JP H1011267A
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Abstract
(57)【要約】
【課題】 ディジタルの被乗数Ｘと乗数Ｙの乗算を行う
乗算器において、回路規模が簡単で消費電力の少ない乗
算器を提供する。 【解決手段】 ２の補数表現が用いられたディジタルの
被乗数Ｘと乗数Ｙから積Ｘ・Ｙを出力するため、乗数Ｙ
の２iの位の値をｙi（ただし、ｉ＝０、１・・・３ｎ−
１）で表す。ｙ-1を０と定義する。 Ｚ3i＝−４ｙ3i+2＋２ｙ3i+1＋ｙ3i＋ｙ3i-1 より、各ｉ（ただし、ｉ＝０、１・・・ｎ−１）につい
てＺ3iを求める。Ｚ3i及び被乗数Ｘより、部分積Ｘ・Ｚ
3iを求める。更に、部分積Ｘ・Ｚ3iを２3i倍して、ｉ
（ただし、ｉ＝０、１・・・ｎ−１）について和をと
る。
乗算器において、回路規模が簡単で消費電力の少ない乗
算器を提供する。 【解決手段】 ２の補数表現が用いられたディジタルの
被乗数Ｘと乗数Ｙから積Ｘ・Ｙを出力するため、乗数Ｙ
の２iの位の値をｙi（ただし、ｉ＝０、１・・・３ｎ−
１）で表す。ｙ-1を０と定義する。 Ｚ3i＝−４ｙ3i+2＋２ｙ3i+1＋ｙ3i＋ｙ3i-1 より、各ｉ（ただし、ｉ＝０、１・・・ｎ−１）につい
てＺ3iを求める。Ｚ3i及び被乗数Ｘより、部分積Ｘ・Ｚ
3iを求める。更に、部分積Ｘ・Ｚ3iを２3i倍して、ｉ
（ただし、ｉ＝０、１・・・ｎ−１）について和をと
る。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル信号処理
に用いられる乗算器に関し、特に２の補数表現を用いた
ディジタルの被乗数Ｘと乗数Ｙの積Ｘ・Ｙをディジタル
出力する乗算器に関する。
に用いられる乗算器に関し、特に２の補数表現を用いた
ディジタルの被乗数Ｘと乗数Ｙの積Ｘ・Ｙをディジタル
出力する乗算器に関する。
【０００２】
【従来の技術】２進数で数値データが表される場合、そ
の各桁は０か１である。例えば、被乗数Ｘと、桁数が２
ｎである乗数Ｙの乗算は、乗数Ｙの各桁で２ｎ個の部分
積を作成し、各部分積をシフトしながら加算することに
帰着される。
の各桁は０か１である。例えば、被乗数Ｘと、桁数が２
ｎである乗数Ｙの乗算は、乗数Ｙの各桁で２ｎ個の部分
積を作成し、各部分積をシフトしながら加算することに
帰着される。
【０００３】部分積の個数を減らして加算回数を減ら
し、回路を簡単化する工夫として、従来、Ｂｏｏｔｈの
アルゴリズムが知られていた。Ｂｏｏｔｈのアルゴリズ
ムは、詳しくは後述するように、ある桁に隣接する２ビ
ット単位で部分積を考え、１ビットのシフト及び２の補
数操作を行うことにより、部分積の個数を２ｎ個からｎ
個に減少させるものである。
し、回路を簡単化する工夫として、従来、Ｂｏｏｔｈの
アルゴリズムが知られていた。Ｂｏｏｔｈのアルゴリズ
ムは、詳しくは後述するように、ある桁に隣接する２ビ
ット単位で部分積を考え、１ビットのシフト及び２の補
数操作を行うことにより、部分積の個数を２ｎ個からｎ
個に減少させるものである。
【０００４】このＢｏｏｔｈのアルゴリズムが用いられ
た従来の定数乗算器を図１０〜図１４を用いて説明す
る。図１０は被乗数Ｘと乗数Ｙの積Ｘ・Ｙを求める従来
の定数乗算器のブロック図である。乗数Ｙは２進数で８
桁の数値データである。乗数Ｙの２のｉ乗の位の値はｙ
i（ただし、ｉ＝０、１・・・７）で表される。
た従来の定数乗算器を図１０〜図１４を用いて説明す
る。図１０は被乗数Ｘと乗数Ｙの積Ｘ・Ｙを求める従来
の定数乗算器のブロック図である。乗数Ｙは２進数で８
桁の数値データである。乗数Ｙの２のｉ乗の位の値はｙ
i（ただし、ｉ＝０、１・・・７）で表される。
【０００５】乗算器７０に乗数Ｙが入力される。読み出
し専用記憶装置（以下、「メモリ」という）７１に被乗
数Ｘの数値データが格納されている。メモリ７１のアド
レス入力を選択することにより、メモリ７１に格納され
ているいくつかの定数から１つの被乗数Ｘが選択され
る。メモリ７１より出力される数値データも乗算器７０
に入力される。
し専用記憶装置（以下、「メモリ」という）７１に被乗
数Ｘの数値データが格納されている。メモリ７１のアド
レス入力を選択することにより、メモリ７１に格納され
ているいくつかの定数から１つの被乗数Ｘが選択され
る。メモリ７１より出力される数値データも乗算器７０
に入力される。
【０００６】乗算器７０の主な処理を説明する。乗数Ｙ
の各位の値ｙiは分割され、エンコーダ７２〜７５に入
力される。エンコーダ７２〜７５よりそれぞれ信号Ｓ
１、Ｓ２、ＮＧが出力される。尚、信号Ｓ１、Ｓ２、Ｎ
Ｇについては後述する。これらの信号Ｓ１、Ｓ２、ＮＧ
は部分積生成制御回路７６〜７９に送られる。部分積生
成制御回路７６〜７９で信号Ｓ１、Ｓ２、ＮＧ及びメモ
リ７１が出力する数値データを用いて、後述するよう
に、４個の部分積が生成される。４個の部分積を加算器
８１でシフトしながら加算する。高速に加算を行うた
め、加算器８１は、例えば、加算木と並列加算器から成
る。加算木で桁とキャリに分離して次々と加算し、最終
的に並列加算器で加算する。このように、被乗数Ｘと乗
数Ｙの積Ｘ・Ｙである乗算結果１６が出力される。
の各位の値ｙiは分割され、エンコーダ７２〜７５に入
力される。エンコーダ７２〜７５よりそれぞれ信号Ｓ
１、Ｓ２、ＮＧが出力される。尚、信号Ｓ１、Ｓ２、Ｎ
Ｇについては後述する。これらの信号Ｓ１、Ｓ２、ＮＧ
は部分積生成制御回路７６〜７９に送られる。部分積生
成制御回路７６〜７９で信号Ｓ１、Ｓ２、ＮＧ及びメモ
リ７１が出力する数値データを用いて、後述するよう
に、４個の部分積が生成される。４個の部分積を加算器
８１でシフトしながら加算する。高速に加算を行うた
め、加算器８１は、例えば、加算木と並列加算器から成
る。加算木で桁とキャリに分離して次々と加算し、最終
的に並列加算器で加算する。このように、被乗数Ｘと乗
数Ｙの積Ｘ・Ｙである乗算結果１６が出力される。
【０００７】８桁の乗数Ｙから４個の部分積を求めると
き、Ｂｏｏｔｈのアルゴリズムが用いられている。次
に、Ｂｏｏｔｈのアルゴリズムについて説明する。一般
的に乗数Ｙの桁数を２ｎとする。また、被乗数Ｘ及び乗
数Ｙはいずれも２の補数表現が用いられているものとす
る。乗数Ｙに関し、２のｉ乗の位の値はｙi（ただし、
ｉ＝０、１・・・２ｎ−１）である。特に、１の位はｙ
0である。最上位ビットｙ2n-1は符号ビットともいう。
これにより、乗数Ｙは次式のように表せる。
き、Ｂｏｏｔｈのアルゴリズムが用いられている。次
に、Ｂｏｏｔｈのアルゴリズムについて説明する。一般
的に乗数Ｙの桁数を２ｎとする。また、被乗数Ｘ及び乗
数Ｙはいずれも２の補数表現が用いられているものとす
る。乗数Ｙに関し、２のｉ乗の位の値はｙi（ただし、
ｉ＝０、１・・・２ｎ−１）である。特に、１の位はｙ
0である。最上位ビットｙ2n-1は符号ビットともいう。
これにより、乗数Ｙは次式のように表せる。
【０００８】
【数１】
【０００９】ここで、 ｙ-1＝０ と定義すると、次のように書ける。
【００１０】
【数２】
【００１１】ここで、 Ｚ2i＝−２ｙ2i+1＋ｙ2i＋ｙ2i-1 とおくと、被乗数Ｘと乗数Ｙの積Ｘ・Ｙは、次式で表さ
れる。
れる。
【００１２】
【数３】
【００１３】Ｚ2iの定義式より、Ｚ2iは−２、−１、
０、１、２のいずれかの値である。部分積Ｘ・Ｚ2i（た
だし、ｉ＝０、１・・・ｎ−１）は被乗数Ｘの１ビット
のシフトと２の補数操作と０倍操作で求めることができ
るので、後述するように、部分積生成制御回路７６〜７
９のハードウェアは簡単に構成することができる。ま
た、部分積Ｘ・Ｚ2iの個数は乗数Ｙの桁数の２分の１の
ｎ個である。加算器８１でｎ個の部分積Ｘ・Ｚ2iを２2i
倍して加算する。部分積Ｘ・Ｚ3iを２2i倍することは部
分積Ｘ・Ｚ2iを２ｉビット上位方向にシフトすることな
ので、加算器８１で簡単に行うことができる。このよう
にして、被乗数Ｘと乗数Ｙの積Ｘ・Ｙが得られる。
０、１、２のいずれかの値である。部分積Ｘ・Ｚ2i（た
だし、ｉ＝０、１・・・ｎ−１）は被乗数Ｘの１ビット
のシフトと２の補数操作と０倍操作で求めることができ
るので、後述するように、部分積生成制御回路７６〜７
９のハードウェアは簡単に構成することができる。ま
た、部分積Ｘ・Ｚ2iの個数は乗数Ｙの桁数の２分の１の
ｎ個である。加算器８１でｎ個の部分積Ｘ・Ｚ2iを２2i
倍して加算する。部分積Ｘ・Ｚ3iを２2i倍することは部
分積Ｘ・Ｚ2iを２ｉビット上位方向にシフトすることな
ので、加算器８１で簡単に行うことができる。このよう
にして、被乗数Ｘと乗数Ｙの積Ｘ・Ｙが得られる。
【００１４】上記Ｂｏｏｔｈのアルゴリズムによるエン
コーダ７４の回路図を図１１に示す。エンコーダ７４は
入力されるｙ1〜ｙ3を、Ｚ2の演算結果である信号Ｓ
１、Ｓ２、ＮＧに変換する。Ｓ１はＺ2の絶対値が１の
とき１となり、それ以外のとき０となる信号である。Ｓ
２はＺ2の絶対値が２のとき１となり、それ以外のとき
０となる信号である。ＮＧはＺ2が負数のとき１とな
り、正数のとき０となる信号である。ただし、Ｓ１及び
Ｓ２がともに０であるとき、ＮＧは０でも１でもよい
が、簡単のため、ｙ1〜ｙ3が全て０のときＮＧが０とな
り、ｙ1〜ｙ3が全て１のときＮＧが１となるようにす
る。
コーダ７４の回路図を図１１に示す。エンコーダ７４は
入力されるｙ1〜ｙ3を、Ｚ2の演算結果である信号Ｓ
１、Ｓ２、ＮＧに変換する。Ｓ１はＺ2の絶対値が１の
とき１となり、それ以外のとき０となる信号である。Ｓ
２はＺ2の絶対値が２のとき１となり、それ以外のとき
０となる信号である。ＮＧはＺ2が負数のとき１とな
り、正数のとき０となる信号である。ただし、Ｓ１及び
Ｓ２がともに０であるとき、ＮＧは０でも１でもよい
が、簡単のため、ｙ1〜ｙ3が全て０のときＮＧが０とな
り、ｙ1〜ｙ3が全て１のときＮＧが１となるようにす
る。
【００１５】これを実現するため、ＸＯＲゲート８５で
ｙ1とｙ2の排他的論理和をとり、ＸＯＲゲート８６でｙ
2とｙ3の排他的論理和をとる。ＸＯＲゲート８５の出力
がＳ１である。更に、ＸＯＲゲート８５の出力はＮＯＴ
ゲート８８で否定をとり、ＸＯＲゲート８６の出力とＡ
ＮＤゲート８７で論理積をとる。ＡＮＤゲート８７の出
力がＳ２である。また、ｙ3はそのままＮＧとなる。そ
の真理値表を表１に示す。
ｙ1とｙ2の排他的論理和をとり、ＸＯＲゲート８６でｙ
2とｙ3の排他的論理和をとる。ＸＯＲゲート８５の出力
がＳ１である。更に、ＸＯＲゲート８５の出力はＮＯＴ
ゲート８８で否定をとり、ＸＯＲゲート８６の出力とＡ
ＮＤゲート８７で論理積をとる。ＡＮＤゲート８７の出
力がＳ２である。また、ｙ3はそのままＮＧとなる。そ
の真理値表を表１に示す。
【００１６】
【表１】
【００１７】図１０において、エンコーダ７２、７３は
入力される数値データの桁が異なるだけで、図１１に示
す回路と同じ回路である。エンコーダ７５も、図１１に
示す回路と同じであるが、ｙ-1＝０に対応して最下位ビ
ットに０が入力される。これにより、エンコーダ７２〜
７５より信号Ｓ１、Ｓ２、ＮＧが出力され、部分積生成
制御回路７６〜７９に送られる。
入力される数値データの桁が異なるだけで、図１１に示
す回路と同じ回路である。エンコーダ７５も、図１１に
示す回路と同じであるが、ｙ-1＝０に対応して最下位ビ
ットに０が入力される。これにより、エンコーダ７２〜
７５より信号Ｓ１、Ｓ２、ＮＧが出力され、部分積生成
制御回路７６〜７９に送られる。
【００１８】部分積生成制御回路７６〜７９には信号Ｓ
１、Ｓ２、ＮＧだけでなく、メモリ７１からの被乗数Ｘ
の数値データも入力される。メモリ７１は、図１２に示
すように、ｒ＋１桁の数値データｍj（ただし、ｊ＝
０、１・・・ｒ）を出力する。特に、ｍ0が最下位ビッ
ト（ＬＳＢ）であり、ｍrが最上位ビット（ＭＳＢ）で
ある。また、ｍ-1＝０と定義する。尚、被乗数Ｘの桁数
がｒ＋１である。部分積生成制御回路７６〜７９ではメ
モリ７１から入力される数値データを信号Ｓ１、Ｓ２、
ＮＧを用いて、部分積Ｘ・Ｚ2iを生成する。
１、Ｓ２、ＮＧだけでなく、メモリ７１からの被乗数Ｘ
の数値データも入力される。メモリ７１は、図１２に示
すように、ｒ＋１桁の数値データｍj（ただし、ｊ＝
０、１・・・ｒ）を出力する。特に、ｍ0が最下位ビッ
ト（ＬＳＢ）であり、ｍrが最上位ビット（ＭＳＢ）で
ある。また、ｍ-1＝０と定義する。尚、被乗数Ｘの桁数
がｒ＋１である。部分積生成制御回路７６〜７９ではメ
モリ７１から入力される数値データを信号Ｓ１、Ｓ２、
ＮＧを用いて、部分積Ｘ・Ｚ2iを生成する。
【００１９】部分積生成制御回路７６〜７９より出力さ
れる部分積Ｘ・Ｚ2iのｊ番目のビットの値をＰj（ただ
し、ｊ＝０、１・・・ｒ＋１）とする。部分積生成制御
回路７６〜７９の各桁に図１３に示す回路が接続されて
いる。部分積生成制御回路７６〜７９のそれぞれに被乗
数Ｘの桁数に対応してｒ＋２個の図１３に示す回路が設
けられている。
れる部分積Ｘ・Ｚ2iのｊ番目のビットの値をＰj（ただ
し、ｊ＝０、１・・・ｒ＋１）とする。部分積生成制御
回路７６〜７９の各桁に図１３に示す回路が接続されて
いる。部分積生成制御回路７６〜７９のそれぞれに被乗
数Ｘの桁数に対応してｒ＋２個の図１３に示す回路が設
けられている。
【００２０】Ｓ１が１のとき、ＡＮＤゲート９２はｍj
を出力する。一方、Ｓ２が１のとき、ＡＮＤゲート９３
はｍj-1を出力する。ＡＮＤゲート９２、９３の出力は
ＯＲゲート９４に入力される。ＯＲゲート９４はＳ１が
１のときｍjを出力し、Ｓ２が１のときｍj-1を出力す
る。また、Ｓ１及びＳ２がともに０のとき、ＯＲゲート
９４は０を出力する。尚、Ｓ１とＳ２は同時に１となら
ない。
を出力する。一方、Ｓ２が１のとき、ＡＮＤゲート９３
はｍj-1を出力する。ＡＮＤゲート９２、９３の出力は
ＯＲゲート９４に入力される。ＯＲゲート９４はＳ１が
１のときｍjを出力し、Ｓ２が１のときｍj-1を出力す
る。また、Ｓ１及びＳ２がともに０のとき、ＯＲゲート
９４は０を出力する。尚、Ｓ１とＳ２は同時に１となら
ない。
【００２１】Ｓ１はメモリ７１より出力される被乗数Ｘ
の数値データをシフトすることなく、そのまま部分積と
するときの信号である。Ｓ１が１のとき、被乗数Ｘの数
値データがそのままＯＲゲート９４より出力される。一
方、Ｓ２は数値データを１ビット上位方向にシフトする
ことにより、被乗数Ｘを２倍して部分積とするときの信
号である。Ｓ２が１のとき、１ビット下位のビットｍ
j-1をＯＲゲート９４が出力することにより、被乗数Ｘ
の１ビットのシフトを行い、被乗数Ｘを２倍する。この
ように、１ビットのシフトがあるため、部分積Ｘ・Ｚ2i
は９桁である。
の数値データをシフトすることなく、そのまま部分積と
するときの信号である。Ｓ１が１のとき、被乗数Ｘの数
値データがそのままＯＲゲート９４より出力される。一
方、Ｓ２は数値データを１ビット上位方向にシフトする
ことにより、被乗数Ｘを２倍して部分積とするときの信
号である。Ｓ２が１のとき、１ビット下位のビットｍ
j-1をＯＲゲート９４が出力することにより、被乗数Ｘ
の１ビットのシフトを行い、被乗数Ｘを２倍する。この
ように、１ビットのシフトがあるため、部分積Ｘ・Ｚ2i
は９桁である。
【００２２】更に、ＯＲゲート９４の出力と信号ＮＧが
ＸＯＲゲート９５で排他的論理和をとる。これにより、
Ｐjが出力される。ＮＧは前述したようにＺ2iが負数の
とき１となる信号である。ＮＧが１のとき、２の補数を
とるため、ＯＲゲート９４の出力を反転してＰjとす
る。尚、後述するように、ビットの反転後に１を加える
最終的な２の補数操作は加算器８１で行われる。一方、
ＮＧが０とき、ＯＲゲート９４の出力がそのままＰjと
なる。このように、部分積生成制御回路７６〜７９より
各部分積が出力される。
ＸＯＲゲート９５で排他的論理和をとる。これにより、
Ｐjが出力される。ＮＧは前述したようにＺ2iが負数の
とき１となる信号である。ＮＧが１のとき、２の補数を
とるため、ＯＲゲート９４の出力を反転してＰjとす
る。尚、後述するように、ビットの反転後に１を加える
最終的な２の補数操作は加算器８１で行われる。一方、
ＮＧが０とき、ＯＲゲート９４の出力がそのままＰjと
なる。このように、部分積生成制御回路７６〜７９より
各部分積が出力される。
【００２３】ところで、部分積Ｘ・Ｚ2iを加算器８１で
加算して乗算結果１６を得るとき、乗算結果１６は乗数
Ｙの桁数よりも大きい。そのため、部分積Ｘ・Ｚ2iをシ
フトしながら加算するとき、各部分積Ｘ・Ｚ2iの符号拡
張して加算する。例えば、被乗数Ｘと乗数Ｙがともに８
桁である場合、その符号拡張を図１４を用いて説明す
る。この場合、４個の部分積Ｘ・Ｚ2iを２2i倍して加算
する。図１４（ａ）に示すように、４個の部分積１００
〜１０３を２ビットずつシフトしながら加算する。
加算して乗算結果１６を得るとき、乗算結果１６は乗数
Ｙの桁数よりも大きい。そのため、部分積Ｘ・Ｚ2iをシ
フトしながら加算するとき、各部分積Ｘ・Ｚ2iの符号拡
張して加算する。例えば、被乗数Ｘと乗数Ｙがともに８
桁である場合、その符号拡張を図１４を用いて説明す
る。この場合、４個の部分積Ｘ・Ｚ2iを２2i倍して加算
する。図１４（ａ）に示すように、４個の部分積１００
〜１０３を２ビットずつシフトしながら加算する。
【００２４】尚、部分積１００は図１０において部分積
生成制御回路７６より出力される部分積である。同様
に、部分積１０１〜１０３は順に部分積生成制御回路７
７〜７９より出力される部分積である。部分積１００〜
１０３は前述したように９桁である。また、図１４にお
いて、桁を揃えて表示してある。ＮＧ１、ＮＧ３、ＮＧ
５、ＮＧ７は前述したように、２の補数操作の際に部分
積１００〜１０３に加えられる１である。
生成制御回路７６より出力される部分積である。同様
に、部分積１０１〜１０３は順に部分積生成制御回路７
７〜７９より出力される部分積である。部分積１００〜
１０３は前述したように９桁である。また、図１４にお
いて、桁を揃えて表示してある。ＮＧ１、ＮＧ３、ＮＧ
５、ＮＧ７は前述したように、２の補数操作の際に部分
積１００〜１０３に加えられる１である。
【００２５】部分積１００〜１０３の正負の符号を表す
ビットを上位側から順にＳ1、Ｓ3、Ｓ5、Ｓ7とする。符
号ビットＳ1、Ｓ3、Ｓ5、Ｓ7を除いた数値データをＰで
示す。４個の部分積１００〜１０３をこのように加算し
て、１６桁の乗算結果１６（図１０）が得られる。１６
桁で加算するため、各符号ビットＳ1、Ｓ3、Ｓ5、Ｓ7は
その上位ビット側にそれぞれ点線で囲まれた領域に符号
拡張する。符号ビットＳ1、Ｓ3、Ｓ5、Ｓ7の加算につい
て、１０５に示す符号ビットＳ7を基準とする。
ビットを上位側から順にＳ1、Ｓ3、Ｓ5、Ｓ7とする。符
号ビットＳ1、Ｓ3、Ｓ5、Ｓ7を除いた数値データをＰで
示す。４個の部分積１００〜１０３をこのように加算し
て、１６桁の乗算結果１６（図１０）が得られる。１６
桁で加算するため、各符号ビットＳ1、Ｓ3、Ｓ5、Ｓ7は
その上位ビット側にそれぞれ点線で囲まれた領域に符号
拡張する。符号ビットＳ1、Ｓ3、Ｓ5、Ｓ7の加算につい
て、１０５に示す符号ビットＳ7を基準とする。
【００２６】
【数４】
【００２７】これにより、図１４（ｃ）に示すように、
符号ビットＳ1、Ｓ3、Ｓ5、Ｓ7の反転ビットと所定の桁
に１を加えればよい。このように、符号拡張を簡単化す
る。
符号ビットＳ1、Ｓ3、Ｓ5、Ｓ7の反転ビットと所定の桁
に１を加えればよい。このように、符号拡張を簡単化す
る。
【００２８】また、図１４（ａ）及び図１４（ｂ）によ
っても、符号拡張の簡単化を図面的に示すことができ
る。１０６に示す符号ビットＳ7を図１４（ｂ）におけ
る１０７に示す８個の１とＳ7の反転ビットに変換す
る。同様に、符号ビットＳ1、Ｓ3、Ｓ5についても同様
の変換を行う。そして、取消線１１０〜１１２の部分を
加算すると、１６桁の加算に関しては影響を及ぼさない
ので、加算しなくてもよい。したがって、図１４（ｃ）
に示すように、符号拡張すればよいことになる。
っても、符号拡張の簡単化を図面的に示すことができ
る。１０６に示す符号ビットＳ7を図１４（ｂ）におけ
る１０７に示す８個の１とＳ7の反転ビットに変換す
る。同様に、符号ビットＳ1、Ｓ3、Ｓ5についても同様
の変換を行う。そして、取消線１１０〜１１２の部分を
加算すると、１６桁の加算に関しては影響を及ぼさない
ので、加算しなくてもよい。したがって、図１４（ｃ）
に示すように、符号拡張すればよいことになる。
【００２９】このように、図１０において、部分積生成
制御回路７６〜７９より出力される部分積は加算器８１
で加算され、乗算結果１６が乗算器７０より出力され
る。
制御回路７６〜７９より出力される部分積は加算器８１
で加算され、乗算結果１６が乗算器７０より出力され
る。
【００３０】
【発明が解決しようとする課題】しかしながら、エンコ
ーダ７２〜７５、部分積生成制御回路７６〜７９の個数
がそれでも多いため、回路規模が大きくなり、消費電力
が大きかった。また、部分積生成制御回路７６〜７９が
多いことに伴って、部分積の個数が多くなる。これによ
り、加算器８１では多くの加算を行わなければならない
ので、加算器８１の回路規模も大きくなっていた。その
ため、全体として更に回路規模が大きくなっていた。
ーダ７２〜７５、部分積生成制御回路７６〜７９の個数
がそれでも多いため、回路規模が大きくなり、消費電力
が大きかった。また、部分積生成制御回路７６〜７９が
多いことに伴って、部分積の個数が多くなる。これによ
り、加算器８１では多くの加算を行わなければならない
ので、加算器８１の回路規模も大きくなっていた。その
ため、全体として更に回路規模が大きくなっていた。
【００３１】本発明は上記課題を解決し、２進数の乗算
を行う乗算器において、乗算器の高速性を失わずに回路
規模を小さくし、消費電力の小さい乗算器を提供するこ
とを目的とする。
を行う乗算器において、乗算器の高速性を失わずに回路
規模を小さくし、消費電力の小さい乗算器を提供するこ
とを目的とする。
【００３２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の構成では、２の補数表現が用いられ
たディジタルの被乗数Ｘと乗数Ｙを入力し、被乗数Ｘと
乗数Ｙの積Ｘ・Ｙを出力する乗算器において、乗数Ｙの
２iの位の値がｙi（ただし、ｉ＝０、１・・・３ｎ−
１）で表されるとき、ｙ-1を０と定義し、 Ｚ3i＝−４ｙ3i+2＋２ｙ3i+1＋ｙ3i＋ｙ3i-1 より、各ｉ（ただし、ｉ＝０、１・・・ｎ−１）につい
てＺ3iを求め、Ｚ3i及び被乗数Ｘより、部分積 Ｘ・Ｚ3i を求め、更に、部分積Ｘ・Ｚ3iを２3i倍して、ｉ（ただ
し、ｉ＝０、１・・・ｎ−１）について和をとるように
している。
に、本発明の第１の構成では、２の補数表現が用いられ
たディジタルの被乗数Ｘと乗数Ｙを入力し、被乗数Ｘと
乗数Ｙの積Ｘ・Ｙを出力する乗算器において、乗数Ｙの
２iの位の値がｙi（ただし、ｉ＝０、１・・・３ｎ−
１）で表されるとき、ｙ-1を０と定義し、 Ｚ3i＝−４ｙ3i+2＋２ｙ3i+1＋ｙ3i＋ｙ3i-1 より、各ｉ（ただし、ｉ＝０、１・・・ｎ−１）につい
てＺ3iを求め、Ｚ3i及び被乗数Ｘより、部分積 Ｘ・Ｚ3i を求め、更に、部分積Ｘ・Ｚ3iを２3i倍して、ｉ（ただ
し、ｉ＝０、１・・・ｎ−１）について和をとるように
している。
【００３３】このような構成では、乗数Ｙの桁数は３ｎ
である。Ｚ3iの定義式より、ｎ個のＺ3i（ただしｉ＝
０、１・・・ｎ−１）が求められる。Ｚ3iと被乗数Ｘよ
り、部分積Ｘ・Ｚ3iが求められる。このとき、Ｚ3iは定
義式より−４、−３、−２、−１、０、１、２、３、４
のいずれかの値となる。
である。Ｚ3iの定義式より、ｎ個のＺ3i（ただしｉ＝
０、１・・・ｎ−１）が求められる。Ｚ3iと被乗数Ｘよ
り、部分積Ｘ・Ｚ3iが求められる。このとき、Ｚ3iは定
義式より−４、−３、−２、−１、０、１、２、３、４
のいずれかの値となる。
【００３４】Ｚ3iが０のとき部分積Ｘ・Ｚ3iは０であ
る。Ｚ3iが２のとき部分積Ｘ・Ｚ3iは被乗数Ｘを１ビッ
ト上位側にシフトすればよい。Ｚ3iが４のとき被乗数Ｘ
を２ビット上位側にシフトすればよい。Ｚ3iが３のと
き、やや複雑であるが、被乗数Ｘの３倍を求める。ま
た、Ｚ3iが負数のとき、正数のときに前述したように求
めた部分積に更に２の補数操作を行う。２の補数操作は
簡単な構成で実現できる。
る。Ｚ3iが２のとき部分積Ｘ・Ｚ3iは被乗数Ｘを１ビッ
ト上位側にシフトすればよい。Ｚ3iが４のとき被乗数Ｘ
を２ビット上位側にシフトすればよい。Ｚ3iが３のと
き、やや複雑であるが、被乗数Ｘの３倍を求める。ま
た、Ｚ3iが負数のとき、正数のときに前述したように求
めた部分積に更に２の補数操作を行う。２の補数操作は
簡単な構成で実現できる。
【００３５】このように、ｎ個の部分積Ｘ・Ｚ3iが求め
られる。部分積Ｘ・Ｚ3iを２3i倍して加算すれば、被乗
数Ｘと乗数Ｙの乗算結果が得られる。２3iを乗ずるのは
ビットシフトを行うだけなので、簡単に行うことができ
る。１ビットのシフト、２ビットのシフト、３倍を求め
る処理、２の補数操作と０倍操作を設ければ、部分積Ｘ
・Ｚ3iはｎ個となる。従来に較べ、部分積Ｘ・Ｚ3iの個
数が乗数Ｙの桁数の３分の１に減少する。これにより、
部分積Ｘ・Ｚ3iの加算が少なくなり、回路規模が小さく
なり、消費電力が小さくなる。
られる。部分積Ｘ・Ｚ3iを２3i倍して加算すれば、被乗
数Ｘと乗数Ｙの乗算結果が得られる。２3iを乗ずるのは
ビットシフトを行うだけなので、簡単に行うことができ
る。１ビットのシフト、２ビットのシフト、３倍を求め
る処理、２の補数操作と０倍操作を設ければ、部分積Ｘ
・Ｚ3iはｎ個となる。従来に較べ、部分積Ｘ・Ｚ3iの個
数が乗数Ｙの桁数の３分の１に減少する。これにより、
部分積Ｘ・Ｚ3iの加算が少なくなり、回路規模が小さく
なり、消費電力が小さくなる。
【００３６】また、本発明の第２の構成では、上記第１
の構成において、定数を記憶する記憶装置を設け、被乗
数Ｘの１倍及び３倍の数値データを前記記憶装置に格納
し、Ｚ3iの絶対値が３であるか判別する手段を設け、そ
の信号によりＺ3iの絶対値が３のとき前記記憶装置は被
乗数Ｘの３倍の数値データを出力し、一方、Ｚ3iの絶対
値が３以外のとき前記記憶装置は被乗数Ｘの１倍の数値
データを出力し、この数値データを用いて部分積Ｘ・Ｚ
3iを求めるようにしている。
の構成において、定数を記憶する記憶装置を設け、被乗
数Ｘの１倍及び３倍の数値データを前記記憶装置に格納
し、Ｚ3iの絶対値が３であるか判別する手段を設け、そ
の信号によりＺ3iの絶対値が３のとき前記記憶装置は被
乗数Ｘの３倍の数値データを出力し、一方、Ｚ3iの絶対
値が３以外のとき前記記憶装置は被乗数Ｘの１倍の数値
データを出力し、この数値データを用いて部分積Ｘ・Ｚ
3iを求めるようにしている。
【００３７】このような構成では、Ｚ3iの値はその定義
式より、−４、−３、−２、−１、０、１、２、３、４
のいずれかである。Ｚ3iが０であれば、部分積Ｘ・Ｚ3i
は０である。Ｚ3iが１であれば、部分積Ｘ・Ｚ3iは記憶
装置より出力される被乗数Ｘの１倍の数値データであ
る。Ｚ3iが２のとき、部分積Ｘ・Ｚ3iは記憶装置より出
力される被乗数Ｘの１倍の数値データを１ビット上位に
シフトすればよい。Ｚ3iが４のとき、部分積Ｘ・Ｚ3iは
記憶装置より出力される被乗数Ｘの１倍の数値データを
２ビット上位にシフトすればよい。そして、Ｚ3iが３の
とき、部分積Ｘ・Ｚ3iは記憶装置が出力する被乗数Ｘの
３倍の数値データである。このように、Ｚ3iが３のと
き、被乗数Ｘの３倍の数値データが記憶装置より出力さ
れるので、被乗数Ｘを３倍する複雑な処理を行う必要が
ない。
式より、−４、−３、−２、−１、０、１、２、３、４
のいずれかである。Ｚ3iが０であれば、部分積Ｘ・Ｚ3i
は０である。Ｚ3iが１であれば、部分積Ｘ・Ｚ3iは記憶
装置より出力される被乗数Ｘの１倍の数値データであ
る。Ｚ3iが２のとき、部分積Ｘ・Ｚ3iは記憶装置より出
力される被乗数Ｘの１倍の数値データを１ビット上位に
シフトすればよい。Ｚ3iが４のとき、部分積Ｘ・Ｚ3iは
記憶装置より出力される被乗数Ｘの１倍の数値データを
２ビット上位にシフトすればよい。そして、Ｚ3iが３の
とき、部分積Ｘ・Ｚ3iは記憶装置が出力する被乗数Ｘの
３倍の数値データである。このように、Ｚ3iが３のと
き、被乗数Ｘの３倍の数値データが記憶装置より出力さ
れるので、被乗数Ｘを３倍する複雑な処理を行う必要が
ない。
【００３８】また、Ｚ3iが−４、−３、−２、−１のよ
うに負数のとき、Ｚ3iが４、３、２、１で前述したよう
に求めた部分積Ｘ・Ｚ3iから２の補数操作する。これに
より、Ｚ3iが負数でも部分積Ｘ・Ｚ3iが求められる。こ
のように、本構成によれば、部分積Ｘ・Ｚ3iを求めるの
に、１ビットシフトと２ビットシフトと２の補数操作と
０倍操作すればよいので、処理が簡単となり、上記第１
の構成よりも、更に回路規模や消費電力が小さくなる。
うに負数のとき、Ｚ3iが４、３、２、１で前述したよう
に求めた部分積Ｘ・Ｚ3iから２の補数操作する。これに
より、Ｚ3iが負数でも部分積Ｘ・Ｚ3iが求められる。こ
のように、本構成によれば、部分積Ｘ・Ｚ3iを求めるの
に、１ビットシフトと２ビットシフトと２の補数操作と
０倍操作すればよいので、処理が簡単となり、上記第１
の構成よりも、更に回路規模や消費電力が小さくなる。
【００３９】また、本発明の第３の構成では、上記第１
の構成において、定数を記憶する記憶装置を設け、被乗
数Ｘの−１倍、−３倍、１倍及び３倍の数値データを前
記記憶装置に記憶し、Ｚ3iが負数であるか判別する手段
と、絶対値が３であるか判別する手段を設け、それらの
信号により、Ｚ3iが−３のとき前記記憶装置は被乗数Ｘ
の−３倍の数値データを出力し、Ｚ3iが３のとき前記記
憶装置は被乗数Ｘの３倍の数値データを出力し、Ｚ3iが
正数で３以外のとき前記記憶装置は被乗数Ｘの１倍の数
値データを出力し、Ｚ3iが負数で−３以外のとき前記記
憶装置は被乗数Ｘの−１倍の数値データを出力し、この
数値データを用いて部分積Ｘ・Ｚ3iを求めるようにして
いる。
の構成において、定数を記憶する記憶装置を設け、被乗
数Ｘの−１倍、−３倍、１倍及び３倍の数値データを前
記記憶装置に記憶し、Ｚ3iが負数であるか判別する手段
と、絶対値が３であるか判別する手段を設け、それらの
信号により、Ｚ3iが−３のとき前記記憶装置は被乗数Ｘ
の−３倍の数値データを出力し、Ｚ3iが３のとき前記記
憶装置は被乗数Ｘの３倍の数値データを出力し、Ｚ3iが
正数で３以外のとき前記記憶装置は被乗数Ｘの１倍の数
値データを出力し、Ｚ3iが負数で−３以外のとき前記記
憶装置は被乗数Ｘの−１倍の数値データを出力し、この
数値データを用いて部分積Ｘ・Ｚ3iを求めるようにして
いる。
【００４０】このような構成では、記憶装置に被乗数Ｘ
の−１倍、−３倍、１倍、３倍の数値データが格納され
ている。前述したようにＺ3iが２、４のときは部分積Ｘ
・Ｚ2iは記憶装置より出力される被乗数Ｘの１倍の数値
データをそれぞれ１ビット、２ビット上位にシフトすれ
ばよい。また、Ｚ3iが−２、−４のときは記憶装置より
出力される被乗数Ｘの−１倍の数値データをそれぞれ１
ビット、２ビット上位にシフトすればよい。Ｚ3iが３、
−３のとき部分積Ｘ・Ｚ3iは記憶装置より出力される被
乗数Ｘの３倍、−３倍の数値データである。このよう
に、部分積Ｘ・Ｚ3iを求めるとき、被乗数Ｘの３倍を求
めなくてもよい。また、２の補数操作も不要となってい
る。このように、記憶装置に格納するデータ量が増加す
るが、乗算器の処理が簡単となり、更に消費電力が小さ
くなる。
の−１倍、−３倍、１倍、３倍の数値データが格納され
ている。前述したようにＺ3iが２、４のときは部分積Ｘ
・Ｚ2iは記憶装置より出力される被乗数Ｘの１倍の数値
データをそれぞれ１ビット、２ビット上位にシフトすれ
ばよい。また、Ｚ3iが−２、−４のときは記憶装置より
出力される被乗数Ｘの−１倍の数値データをそれぞれ１
ビット、２ビット上位にシフトすればよい。Ｚ3iが３、
−３のとき部分積Ｘ・Ｚ3iは記憶装置より出力される被
乗数Ｘの３倍、−３倍の数値データである。このよう
に、部分積Ｘ・Ｚ3iを求めるとき、被乗数Ｘの３倍を求
めなくてもよい。また、２の補数操作も不要となってい
る。このように、記憶装置に格納するデータ量が増加す
るが、乗算器の処理が簡単となり、更に消費電力が小さ
くなる。
【００４１】また、本発明の第４の構成では、上記第１
の構成乃至上記第３の構成のいずれかにおいて、任意の
桁数の乗数Ｙを符号拡張することにより、乗数Ｙの２i
の位の値をｙi（ただし、ｉ＝０、１・・・３ｎ−１）
とみなし、部分積Ｘ・Ｚ3iを求めるようにしている。
の構成乃至上記第３の構成のいずれかにおいて、任意の
桁数の乗数Ｙを符号拡張することにより、乗数Ｙの２i
の位の値をｙi（ただし、ｉ＝０、１・・・３ｎ−１）
とみなし、部分積Ｘ・Ｚ3iを求めるようにしている。
【００４２】このような構成では、乗数Ｙの桁数が３の
倍数でなくても、符号拡張することにより、ｙiで表す
ことができる。これにより、上記第１の構成乃至上記第
３の構成のいずれかにおいて、被乗数Ｘと乗数Ｙの積Ｘ
・Ｙが得られる。また、実際に符号拡張を伴わなくて
も、それと同等の処理をしてもよい。
倍数でなくても、符号拡張することにより、ｙiで表す
ことができる。これにより、上記第１の構成乃至上記第
３の構成のいずれかにおいて、被乗数Ｘと乗数Ｙの積Ｘ
・Ｙが得られる。また、実際に符号拡張を伴わなくて
も、それと同等の処理をしてもよい。
【００４３】
＜第１の実施形態＞本発明の第１の実施形態を図１〜図
５を用いて説明する。図１は本実施形態の定数乗算器の
ブロック図である。本実施形態では定数乗算器に８桁の
乗数Ｙが入力される。前述した従来の定数乗算器（図１
０）と較べると、エンコーダ１〜３の個数と部分積生成
制御回路７〜９の個数が少なくなっている。乗数Ｙが８
桁の数値データであるとき、前述したＢｏｏｔｈのアル
ゴリズムでは、３個のエンコーダ１〜３と３個の部分積
生成制御回路７〜９で構成することができない。そこ
で、本実施形態では乗算のアルゴリズムを変更する。ま
ず、その乗算のアルゴリズムを説明する。
５を用いて説明する。図１は本実施形態の定数乗算器の
ブロック図である。本実施形態では定数乗算器に８桁の
乗数Ｙが入力される。前述した従来の定数乗算器（図１
０）と較べると、エンコーダ１〜３の個数と部分積生成
制御回路７〜９の個数が少なくなっている。乗数Ｙが８
桁の数値データであるとき、前述したＢｏｏｔｈのアル
ゴリズムでは、３個のエンコーダ１〜３と３個の部分積
生成制御回路７〜９で構成することができない。そこ
で、本実施形態では乗算のアルゴリズムを変更する。ま
ず、その乗算のアルゴリズムを説明する。
【００４４】一般に、乗算器は被乗数Ｘと乗数Ｙが与え
られたとき、その積Ｘ・Ｙを求めるものである。被乗数
Ｘと乗数Ｙはともに２の補数表現が用いられているとす
る。乗数Ｙの桁数を３ｎ（ただし、ｎは整数）とする。
もし、乗数Ｙの桁数が３の倍数でなければ、符号拡張す
る。１の位の値をｙ0、２のｉ乗の位の値をｙi（ただ
し、ｉ＝０、１・・・３ｎ−１）とすると、乗数Ｙは次
式で表される。
られたとき、その積Ｘ・Ｙを求めるものである。被乗数
Ｘと乗数Ｙはともに２の補数表現が用いられているとす
る。乗数Ｙの桁数を３ｎ（ただし、ｎは整数）とする。
もし、乗数Ｙの桁数が３の倍数でなければ、符号拡張す
る。１の位の値をｙ0、２のｉ乗の位の値をｙi（ただ
し、ｉ＝０、１・・・３ｎ−１）とすると、乗数Ｙは次
式で表される。
【００４５】
【数５】
【００４６】ここで、 ｙ-1＝０ とすると、次のように書ける。
【００４７】
【数６】
【００４８】ここで、 Ｚ3i＝−４ｙ3i+2＋２ｙ3i+1＋ｙ3i＋ｙ3i-1 とおくと、被乗数Ｘと乗数Ｙの積Ｘ・Ｙは、次のように
表される。
表される。
【００４９】
【数７】
【００５０】Ｚ3iの定義式より、Ｚ3iは−４、−３、−
２、−１、０、１、２、３、４のいずれかの値をとる。
部分積Ｘ・Ｚ3i（ただし、ｉ＝０、１・・・ｎ−１）を
求めるには、後述するように基本的に被乗数Ｘとその３
倍の数値データと、１ビットシフトと、２ビットシフト
と、２の補数操作と０倍操作があればよい。これによ
り、生成される部分積Ｘ・Ｚ2iの個数はｎ個となり、乗
数Ｘの桁数の３分の１となる。
２、−１、０、１、２、３、４のいずれかの値をとる。
部分積Ｘ・Ｚ3i（ただし、ｉ＝０、１・・・ｎ−１）を
求めるには、後述するように基本的に被乗数Ｘとその３
倍の数値データと、１ビットシフトと、２ビットシフト
と、２の補数操作と０倍操作があればよい。これによ
り、生成される部分積Ｘ・Ｚ2iの個数はｎ個となり、乗
数Ｘの桁数の３分の１となる。
【００５１】このアルゴリズムを用いることにより、図
１においてエンコーダ１〜３及び部分積生成制御回路７
〜９の個数が上記従来の定数乗算器（図１０）に較べて
少なくなっている。エンコーダ２の回路図を図２に示
す。乗数Ｙのｙ2〜ｙ5が入力される。エンコーダ２より
出力されるＭ３はＺ3の絶対値が３のとき１となり、そ
れ以外のとき０となる信号である。Ｓ１はＺ3の絶対値
が１又は３のとき１となり、それ以外のとき０となる信
号である。
１においてエンコーダ１〜３及び部分積生成制御回路７
〜９の個数が上記従来の定数乗算器（図１０）に較べて
少なくなっている。エンコーダ２の回路図を図２に示
す。乗数Ｙのｙ2〜ｙ5が入力される。エンコーダ２より
出力されるＭ３はＺ3の絶対値が３のとき１となり、そ
れ以外のとき０となる信号である。Ｓ１はＺ3の絶対値
が１又は３のとき１となり、それ以外のとき０となる信
号である。
【００５２】Ｓ２はＺ3の絶対値が２のとき１となり、
それ以外のとき０となる信号である。Ｓ４はＺ3の絶対
値が４のとき１となり、それ以外のとき０となる信号で
ある。ＮＧはＺ3が負数のとき１となり、正数のとき０
となる信号である。尚、Ｚ3が０のとき、ＮＧは理論上
はどの値でもよいが、本実施形態では回路を簡単にする
ため、ｙ2〜ｙ5がすべて０のときＮＧは０となり、ｙ2
〜ｙ5がすべて１のときＮＧは１のとなるようにする。
それ以外のとき０となる信号である。Ｓ４はＺ3の絶対
値が４のとき１となり、それ以外のとき０となる信号で
ある。ＮＧはＺ3が負数のとき１となり、正数のとき０
となる信号である。尚、Ｚ3が０のとき、ＮＧは理論上
はどの値でもよいが、本実施形態では回路を簡単にする
ため、ｙ2〜ｙ5がすべて０のときＮＧは０となり、ｙ2
〜ｙ5がすべて１のときＮＧは１のとなるようにする。
【００５３】ｙ2〜ｙ5より信号Ｍ３、Ｓ１、Ｓ２、Ｓ
４、ＮＧの出力を得るため、ＸＯＲゲート２１〜２３
と、ＡＮＤゲート２４〜２６、ＮＯＴゲート２７〜２９
が設けられている。ＸＯＲゲート２１でｙ2とｙ3の排他
的論理和をとる。これにより、Ｓ１が得られる。ＸＯＲ
ゲート２２でｙ3とｙ4の排他的論理和をとる。ＸＯＲゲ
ート２２の出力と、ＸＯＲゲート２１の出力から更にＮ
ＯＴゲート２７で否定をとったものがＡＮＤゲート２５
に入力される。ＡＮＤゲート２５より出力される信号が
Ｓ２である。ＸＯＲゲート２３でｙ4とｙ5の排他的論理
和をとる。ＸＯＲ２３の出力と、ＸＯＲゲート２１の出
力はＡＮＤゲート２４で論理積がとられる。これによ
り、Ｍ３が得られる。
４、ＮＧの出力を得るため、ＸＯＲゲート２１〜２３
と、ＡＮＤゲート２４〜２６、ＮＯＴゲート２７〜２９
が設けられている。ＸＯＲゲート２１でｙ2とｙ3の排他
的論理和をとる。これにより、Ｓ１が得られる。ＸＯＲ
ゲート２２でｙ3とｙ4の排他的論理和をとる。ＸＯＲゲ
ート２２の出力と、ＸＯＲゲート２１の出力から更にＮ
ＯＴゲート２７で否定をとったものがＡＮＤゲート２５
に入力される。ＡＮＤゲート２５より出力される信号が
Ｓ２である。ＸＯＲゲート２３でｙ4とｙ5の排他的論理
和をとる。ＸＯＲ２３の出力と、ＸＯＲゲート２１の出
力はＡＮＤゲート２４で論理積がとられる。これによ
り、Ｍ３が得られる。
【００５４】また、ＸＯＲゲート２１の出力はＮＯＴゲ
ート２８で否定がとられ、ＡＮＤゲート２６に入力され
る。ＸＯＲゲート２２の出力はＮＯＴゲート２９で否定
がとられ、ＡＮＤゲート２６に入力される。ＸＯＲゲー
ト２３の出力もＡＮＤゲート２６に入力される。ＡＮＤ
ゲート２６は入力される信号が全て１のとき１を出力
し、それ以外では０を出力する。これにより、ＡＮＤゲ
ート２６の出力がＳ４となる。ｙ5がそのまま信号ＮＧ
となる。その真理値表を表２に示す。
ート２８で否定がとられ、ＡＮＤゲート２６に入力され
る。ＸＯＲゲート２２の出力はＮＯＴゲート２９で否定
がとられ、ＡＮＤゲート２６に入力される。ＸＯＲゲー
ト２３の出力もＡＮＤゲート２６に入力される。ＡＮＤ
ゲート２６は入力される信号が全て１のとき１を出力
し、それ以外では０を出力する。これにより、ＡＮＤゲ
ート２６の出力がＳ４となる。ｙ5がそのまま信号ＮＧ
となる。その真理値表を表２に示す。
【００５５】
【表２】
【００５６】尚、図１において、エンコーダ１、３につ
いても、入力される数値データの桁が異なるだけで同様
の構成となっている。ただし、エンコーダ３ではｙ0〜
ｙ2の３ビットが入力されるが、ｙ-1＝０に対応して最
下位ビットに０が入力される。これにより、図２に示す
回路図と同様の構成となる。エンコーダ１もｙ5〜ｙ7の
３ビットが入力されるが、図２に示す回路に符号拡張す
ることにより、４ビットの入力としてもよい。また、そ
れと同等の出力が得られるように別の回路構成とし、３
ビットの入力としてもよい。尚、３ビットの入力の場合
のエンコーダ１の回路図は図示しないが、簡単に構成す
ることができる。
いても、入力される数値データの桁が異なるだけで同様
の構成となっている。ただし、エンコーダ３ではｙ0〜
ｙ2の３ビットが入力されるが、ｙ-1＝０に対応して最
下位ビットに０が入力される。これにより、図２に示す
回路図と同様の構成となる。エンコーダ１もｙ5〜ｙ7の
３ビットが入力されるが、図２に示す回路に符号拡張す
ることにより、４ビットの入力としてもよい。また、そ
れと同等の出力が得られるように別の回路構成とし、３
ビットの入力としてもよい。尚、３ビットの入力の場合
のエンコーダ１の回路図は図示しないが、簡単に構成す
ることができる。
【００５７】エンコーダ１はｙ5〜ｙ7の３ビットの入力
なので、Ｍ３は０となり、Ｓ４も０となる。簡単化のた
め、エンコーダ１より信号Ｍ３、Ｓ４をメモリ４や部分
積生成制御回路７に送らない。エンコーダ２、３より出
力される信号Ｍ３がメモリ５、６に入力される。メモリ
４〜６のアドレス入力を選択することにより、格納され
ているいくつかの定数から被乗数Ｘが選択される。図３
に示すように、Ｍ３が０のとき、メモリ５、６は被乗数
Ｘの１倍の数値データを出力し、Ｍ３が１のとき、被乗
数Ｘの３倍の数値データを出力する。その出力は２進数
でｍj（ただし、ｊ＝０、１・・・ｒ）である。特に、
最下位ビット（ＬＳＢ）の値がｍ0であり、最上位ビッ
ト（ＭＳＢ）がｍrである。尚、メモリ４にはＭ３が入
力されず、被乗数Ｘの１倍の数値データが出力される。
また、ｍ-1＝０、ｍ-2＝０とする。
なので、Ｍ３は０となり、Ｓ４も０となる。簡単化のた
め、エンコーダ１より信号Ｍ３、Ｓ４をメモリ４や部分
積生成制御回路７に送らない。エンコーダ２、３より出
力される信号Ｍ３がメモリ５、６に入力される。メモリ
４〜６のアドレス入力を選択することにより、格納され
ているいくつかの定数から被乗数Ｘが選択される。図３
に示すように、Ｍ３が０のとき、メモリ５、６は被乗数
Ｘの１倍の数値データを出力し、Ｍ３が１のとき、被乗
数Ｘの３倍の数値データを出力する。その出力は２進数
でｍj（ただし、ｊ＝０、１・・・ｒ）である。特に、
最下位ビット（ＬＳＢ）の値がｍ0であり、最上位ビッ
ト（ＭＳＢ）がｍrである。尚、メモリ４にはＭ３が入
力されず、被乗数Ｘの１倍の数値データが出力される。
また、ｍ-1＝０、ｍ-2＝０とする。
【００５８】部分積生成制御回路７〜９ではメモリ１〜
３が出力する数値データを信号Ｓ１、Ｓ２、Ｓ４、ＮＧ
を用いてそれぞれ部分積Ｘ・Ｚ3iを生成する。部分積生
成制御回路７〜９より出力される部分積Ｘ・Ｚ3iのｊ番
目のビットの値をＰj（ただし、ｊ＝０、１・・・ｒ＋
１）とする。部分積生成制御回路７〜９の各桁には図４
に示す回路２が接続されている。部分積生成制御回路７
〜９のそれぞれ被乗数Ｘの桁数に対応して、ｒ＋２個の
図４に示す回路が接続されている。
３が出力する数値データを信号Ｓ１、Ｓ２、Ｓ４、ＮＧ
を用いてそれぞれ部分積Ｘ・Ｚ3iを生成する。部分積生
成制御回路７〜９より出力される部分積Ｘ・Ｚ3iのｊ番
目のビットの値をＰj（ただし、ｊ＝０、１・・・ｒ＋
１）とする。部分積生成制御回路７〜９の各桁には図４
に示す回路２が接続されている。部分積生成制御回路７
〜９のそれぞれ被乗数Ｘの桁数に対応して、ｒ＋２個の
図４に示す回路が接続されている。
【００５９】Ｓ１が１のとき、ＡＮＤゲート３１はｍj
を出力する。Ｓ２が１のとき、ＡＮＤゲート３２はｍ
j-1を出力する。Ｓ４が１のとき、ＡＮＤゲート３３は
ｍj-2を出力する。ＡＮＤゲート３１〜３３の出力はＯ
Ｒゲート３４に入力される。ＯＲゲート３４はＳ１が１
のときｍjを出力し、Ｓ２が１のときｍj-1を出力し、Ｓ
４が１のときｍj-2を出力する。また、Ｓ１、Ｓ２及び
Ｓ４がともに０のとき、ＯＲゲート９４は０を出力す
る。
を出力する。Ｓ２が１のとき、ＡＮＤゲート３２はｍ
j-1を出力する。Ｓ４が１のとき、ＡＮＤゲート３３は
ｍj-2を出力する。ＡＮＤゲート３１〜３３の出力はＯ
Ｒゲート３４に入力される。ＯＲゲート３４はＳ１が１
のときｍjを出力し、Ｓ２が１のときｍj-1を出力し、Ｓ
４が１のときｍj-2を出力する。また、Ｓ１、Ｓ２及び
Ｓ４がともに０のとき、ＯＲゲート９４は０を出力す
る。
【００６０】Ｓ１はメモリ４〜９より出力される数値デ
ータをシフトすることなく、そのまま部分積とするとき
の信号である。Ｓ１が１のとき、ＯＲゲート３４からの
数値データをそのまま出力する。Ｓ２はメモリ４〜６よ
り出力される数値データを１ビット上位にシフトすると
きの信号である。Ｓ２が１のとき、１つ下位ビットに対
応するｍj-1を出力する。これにより、メモリ４〜６よ
り出力される数値データを２倍する。Ｓ４はメモリ５、
６より出力される数値データを２ビット上位にシフトす
るときの信号である。Ｓ４が１のとき、２つ下位ビット
に対応するｍj-2を出力する。これにより、２ビット上
位にシフトしたことになり、メモリ５、６より出力され
る数値データを４倍する。
ータをシフトすることなく、そのまま部分積とするとき
の信号である。Ｓ１が１のとき、ＯＲゲート３４からの
数値データをそのまま出力する。Ｓ２はメモリ４〜６よ
り出力される数値データを１ビット上位にシフトすると
きの信号である。Ｓ２が１のとき、１つ下位ビットに対
応するｍj-1を出力する。これにより、メモリ４〜６よ
り出力される数値データを２倍する。Ｓ４はメモリ５、
６より出力される数値データを２ビット上位にシフトす
るときの信号である。Ｓ４が１のとき、２つ下位ビット
に対応するｍj-2を出力する。これにより、２ビット上
位にシフトしたことになり、メモリ５、６より出力され
る数値データを４倍する。
【００６１】その後、ＯＲゲート３４の出力とＮＧはＸ
ＯＲゲート３５で排他的論理和をとり、Ｐjが出力され
る。前述したように、ＮＧはＺ3iが負数のとき１となる
信号である。ＮＧが１のとき２の補数をとるため、ＯＲ
ゲート３４の出力を反転してＰjとする。尚、後述する
ように、ビット反転後に１を加える最終的な２の補数操
作は加算器１０で行われる。一方、ＮＧが０のとき、Ｏ
Ｒゲート３４の出力がそのままＰjとなる。加算器１０
では部分積Ｘ・Ｚ3iを２3i倍しながら加算する。高速に
加算を行うために、加算器１０は、例えば、加算木と並
列加算器から成る。このようにして、乗算結果１６が得
られる。
ＯＲゲート３５で排他的論理和をとり、Ｐjが出力され
る。前述したように、ＮＧはＺ3iが負数のとき１となる
信号である。ＮＧが１のとき２の補数をとるため、ＯＲ
ゲート３４の出力を反転してＰjとする。尚、後述する
ように、ビット反転後に１を加える最終的な２の補数操
作は加算器１０で行われる。一方、ＮＧが０のとき、Ｏ
Ｒゲート３４の出力がそのままＰjとなる。加算器１０
では部分積Ｘ・Ｚ3iを２3i倍しながら加算する。高速に
加算を行うために、加算器１０は、例えば、加算木と並
列加算器から成る。このようにして、乗算結果１６が得
られる。
【００６２】前述したように、加算するとき、部分積Ｘ
・Ｚ3iを符号拡張する。その様子を図５を用いて説明す
る。部分積４１〜４３は部分積生成制御回路７〜９が出
力する部分積Ｘ・Ｚ3iである。ただし、被乗数Ｘは８桁
である。部分積４１〜４３の符号を上位側から順に
Ｓ1、Ｓ4、Ｓ7とする。前述したように、加算すると
き、図５（ａ）に示すように、点線領域にそれぞれ
Ｓ7、Ｓ4、Ｓ1の符号を拡張する。このとき、符号の拡
張を、次のように簡単化する。符号Ｓ7、Ｓ4、Ｓ1につ
いてのみ加算を考える。
・Ｚ3iを符号拡張する。その様子を図５を用いて説明す
る。部分積４１〜４３は部分積生成制御回路７〜９が出
力する部分積Ｘ・Ｚ3iである。ただし、被乗数Ｘは８桁
である。部分積４１〜４３の符号を上位側から順に
Ｓ1、Ｓ4、Ｓ7とする。前述したように、加算すると
き、図５（ａ）に示すように、点線領域にそれぞれ
Ｓ7、Ｓ4、Ｓ1の符号を拡張する。このとき、符号の拡
張を、次のように簡単化する。符号Ｓ7、Ｓ4、Ｓ1につ
いてのみ加算を考える。
【００６３】
【数８】
【００６４】これにより、図５（ｃ）に示すように、Ｓ
1、Ｓ4、Ｓ7の反転ビットと所定の桁に１を加えればよ
い。前述したように図面的に求めると、図５（ａ）より
反転ビットを用いて図５（ｂ）とし、取消線４４、４５
の部分を消去する。これによっても、図５（ｃ）に示す
ように簡単化できる。尚、ＮＧ１、ＮＧ４、ＮＧ７は部
分積４１〜４３が負数の場合、２の補数操作の際に加え
られるエンコーダ１、２、３より出力される１ビットの
信号ＮＧである。
1、Ｓ4、Ｓ7の反転ビットと所定の桁に１を加えればよ
い。前述したように図面的に求めると、図５（ａ）より
反転ビットを用いて図５（ｂ）とし、取消線４４、４５
の部分を消去する。これによっても、図５（ｃ）に示す
ように簡単化できる。尚、ＮＧ１、ＮＧ４、ＮＧ７は部
分積４１〜４３が負数の場合、２の補数操作の際に加え
られるエンコーダ１、２、３より出力される１ビットの
信号ＮＧである。
【００６５】このように、前述した従来の定数乗算器
（図１０）に較べ、本実施形態では３個のエンコーダ１
〜３と、３個の部分積生成制御回路７〜９となるので、
定数乗算器の回路規模が小さくなる。また、部分積の個
数も減少するので加算器１０の回路規模も小さくなる。
このように、高速性を失うことなく、全体の回路規模が
小さくなるので、消費電力も小さくなる。
（図１０）に較べ、本実施形態では３個のエンコーダ１
〜３と、３個の部分積生成制御回路７〜９となるので、
定数乗算器の回路規模が小さくなる。また、部分積の個
数も減少するので加算器１０の回路規模も小さくなる。
このように、高速性を失うことなく、全体の回路規模が
小さくなるので、消費電力も小さくなる。
【００６６】また、部分積生成制御回路７〜９におい
て、入力される被乗数Ｘを３倍することができると、メ
モリ４〜６を省略し、任意の変数の被乗数Ｘを入力する
ことができる。ただし、このとき、部分積生成制御回路
７〜９では、例えば、１ビット上位シフト演算を行い、
更に元の被乗数Ｘを加算することにより、被乗数Ｘの３
倍となるが、処理が複雑になるので、図１の定数乗算器
に較べ、回路規模が大きくなる。また、言うまでもな
く、被乗数Ｘは８桁でなくてもよい。乗数Ｙの桁数も適
当な符号拡張や同等のエンコーダを用いることにより、
積Ｘ・Ｙを得ることができるので、任意の桁数でよい。
て、入力される被乗数Ｘを３倍することができると、メ
モリ４〜６を省略し、任意の変数の被乗数Ｘを入力する
ことができる。ただし、このとき、部分積生成制御回路
７〜９では、例えば、１ビット上位シフト演算を行い、
更に元の被乗数Ｘを加算することにより、被乗数Ｘの３
倍となるが、処理が複雑になるので、図１の定数乗算器
に較べ、回路規模が大きくなる。また、言うまでもな
く、被乗数Ｘは８桁でなくてもよい。乗数Ｙの桁数も適
当な符号拡張や同等のエンコーダを用いることにより、
積Ｘ・Ｙを得ることができるので、任意の桁数でよい。
【００６７】＜第２の実施形態＞次に、本発明の第２の
実施形態を図６〜図９を用いて説明する。図６は本実施
形態のブロック図である。前述した第１の実施形態（図
１）と同じアルゴリズムを用いてほぼ同様の構成となっ
ているが、エンコーダ１〜３より出力されるＮＧ信号が
メモリ４ａ〜６ａに入力される点が主に異なる。尚、図
６において図１と同一の部分については同一の符号を付
し、説明を省略する。
実施形態を図６〜図９を用いて説明する。図６は本実施
形態のブロック図である。前述した第１の実施形態（図
１）と同じアルゴリズムを用いてほぼ同様の構成となっ
ているが、エンコーダ１〜３より出力されるＮＧ信号が
メモリ４ａ〜６ａに入力される点が主に異なる。尚、図
６において図１と同一の部分については同一の符号を付
し、説明を省略する。
【００６８】メモリ５ａ、６ａは同じ構成であり、図７
に示す。メモリ５ａ、６ａにＭ３とＮＧが入力される。
Ｍ３＝０、ＮＧ＝０のとき、メモリ５ａ、６ａから被乗
数Ｘの１倍の数値データが出力される。Ｍ３＝０、ＮＧ
＝１のとき、メモリ５ａ、６ａから被乗数Ｘの−１倍の
数値データが出力される。Ｍ３＝１、ＮＧ＝０のとき、
メモリ５ａ、６ａから被乗数Ｘの３倍の数値データが出
力される。Ｍ３＝１、ＮＧ＝１のとき、メモリ５ａ、６
ａから被乗数Ｘの−３倍の数値データが出力される。
に示す。メモリ５ａ、６ａにＭ３とＮＧが入力される。
Ｍ３＝０、ＮＧ＝０のとき、メモリ５ａ、６ａから被乗
数Ｘの１倍の数値データが出力される。Ｍ３＝０、ＮＧ
＝１のとき、メモリ５ａ、６ａから被乗数Ｘの−１倍の
数値データが出力される。Ｍ３＝１、ＮＧ＝０のとき、
メモリ５ａ、６ａから被乗数Ｘの３倍の数値データが出
力される。Ｍ３＝１、ＮＧ＝１のとき、メモリ５ａ、６
ａから被乗数Ｘの−３倍の数値データが出力される。
【００６９】これにより、ｒ＋１桁の数値データｍ
j（ただし、ｊ＝０、１・・・ｒ）がメモリ５ａ、６ａ
より出力される。また、メモリ４ａではＭ３が０となる
ので、ＮＧだけを入力する。これに伴い、メモリ４ａに
は被乗数Ｘの１倍、−１倍の数値データを格納する。特
に、最下位ビット（ＬＳＢ）はｍ0であり、最上位ビッ
ト（ＭＳＢ）はＭrである。また、ｍ-1＝０、ｍ-2＝０
とする。このように、前述した第１の実施形態のメモリ
４〜６に較べて、メモリ４ａ〜６ａに格納するデータ量
が２倍となる。
j（ただし、ｊ＝０、１・・・ｒ）がメモリ５ａ、６ａ
より出力される。また、メモリ４ａではＭ３が０となる
ので、ＮＧだけを入力する。これに伴い、メモリ４ａに
は被乗数Ｘの１倍、−１倍の数値データを格納する。特
に、最下位ビット（ＬＳＢ）はｍ0であり、最上位ビッ
ト（ＭＳＢ）はＭrである。また、ｍ-1＝０、ｍ-2＝０
とする。このように、前述した第１の実施形態のメモリ
４〜６に較べて、メモリ４ａ〜６ａに格納するデータ量
が２倍となる。
【００７０】上記第１の実施形態では、部分積生成制御
回路７〜９に図４に示す回路が用いられていた。本実施
形態では、部分積生成制御回路７ａ〜９ａに図８に示す
回路が用いられる。尚、図８において図４と同一の部分
については同一の符号を付し、説明を省略する。本実施
形態では信号ＮＧが入力されず、ＸＯＲゲート３５（図
４）が省略されている。これは、Ｚ3iが負数のときメモ
リ４ａ〜６ａより負数が出力されるので、部分積生成制
御回路７ａ〜９ａで２の補数操作が不要となっているた
めである。
回路７〜９に図４に示す回路が用いられていた。本実施
形態では、部分積生成制御回路７ａ〜９ａに図８に示す
回路が用いられる。尚、図８において図４と同一の部分
については同一の符号を付し、説明を省略する。本実施
形態では信号ＮＧが入力されず、ＸＯＲゲート３５（図
４）が省略されている。これは、Ｚ3iが負数のときメモ
リ４ａ〜６ａより負数が出力されるので、部分積生成制
御回路７ａ〜９ａで２の補数操作が不要となっているた
めである。
【００７１】部分積Ｘ・Ｚ3iの加算するときの符号拡張
を図９に示す。尚、図９において図５と同一の部分につ
いては同一の符号を付し、説明を省略する。部分積４１
〜４３の符号拡張は前述した第１の実施形態の符号拡張
（図５参照）と同じであるが、本実施形態では、部分積
４１〜４３は負数のとき、既に２の補数表現であるの
で、ＮＧ１、ＮＧ４、ＮＧ７の１を加算しない。
を図９に示す。尚、図９において図５と同一の部分につ
いては同一の符号を付し、説明を省略する。部分積４１
〜４３の符号拡張は前述した第１の実施形態の符号拡張
（図５参照）と同じであるが、本実施形態では、部分積
４１〜４３は負数のとき、既に２の補数表現であるの
で、ＮＧ１、ＮＧ４、ＮＧ７の１を加算しない。
【００７２】回路規模を考えると、本実施形態の方が上
記第１の実施形態に較べてメモリ４ａ〜６ａの記憶容量
が大きくなるため、回路規模が大きくなる。しかし、消
費電力の面から考えると、メモリ４ａ〜６ａで消費する
電力よりも、ＸＯＲゲート３５（図４参照）で消費する
電力の方が大きいので、全体としてこれを省略した本実
施形態の方が低消費電力となる。
記第１の実施形態に較べてメモリ４ａ〜６ａの記憶容量
が大きくなるため、回路規模が大きくなる。しかし、消
費電力の面から考えると、メモリ４ａ〜６ａで消費する
電力よりも、ＸＯＲゲート３５（図４参照）で消費する
電力の方が大きいので、全体としてこれを省略した本実
施形態の方が低消費電力となる。
【００７３】
＜請求項１の効果＞乗数Ｙと被乗数Ｘの積を求める乗残
回路において、部分積の個数が減少する。これにより、
部分積の和をとる加算器の回路規模を小さくすることが
できる。乗算器の回路規模を小さくすることができ、消
費電力を小さくすることができる。
回路において、部分積の個数が減少する。これにより、
部分積の和をとる加算器の回路規模を小さくすることが
できる。乗算器の回路規模を小さくすることができ、消
費電力を小さくすることができる。
【００７４】＜請求項２の効果＞記憶装置には定数の被
乗数Ｘとその３倍の数値データが格納されている。部分
積を求めるとき、被乗数Ｘの３倍の数値データを用いる
ことにより、部分積Ｘ・Ｚ3iを求めるとき、処理が簡単
になる。そのため、更に回路規模が小さくなる。被乗数
Ｘを定数とする乗算器の全体の回路規模が小さくなり、
消費電力も小さくなる。このように、本発明は、定数乗
算器に有効である。
乗数Ｘとその３倍の数値データが格納されている。部分
積を求めるとき、被乗数Ｘの３倍の数値データを用いる
ことにより、部分積Ｘ・Ｚ3iを求めるとき、処理が簡単
になる。そのため、更に回路規模が小さくなる。被乗数
Ｘを定数とする乗算器の全体の回路規模が小さくなり、
消費電力も小さくなる。このように、本発明は、定数乗
算器に有効である。
【００７５】＜請求項３の効果＞記憶装置に被乗数Ｘの
−１倍、−３倍、１倍及び３倍の数値データが格納され
ている。これにより、部分積Ｘ・Ｚ3iをもとめるとき、
被乗数Ｘの０倍操作と１ビット、２ビットのシフトを行
うだけになる。特に、２の補数操作が不要となる。記憶
装置に格納するデータ量が増えるが、処理が簡単にな
る。全体では、更に低消費電力となる。
−１倍、−３倍、１倍及び３倍の数値データが格納され
ている。これにより、部分積Ｘ・Ｚ3iをもとめるとき、
被乗数Ｘの０倍操作と１ビット、２ビットのシフトを行
うだけになる。特に、２の補数操作が不要となる。記憶
装置に格納するデータ量が増えるが、処理が簡単にな
る。全体では、更に低消費電力となる。
【００７６】＜請求項４の効果＞乗数Ｙの桁数は３の倍
数でなくても、符号拡張することにより、上記乗算を行
うことができる。このように、乗数Ｙは任意の桁数でも
被乗数Ｘと乗数Ｙの積Ｘ・Ｙが求められる。また、直
接、符号拡張を行わなくても、それと同等の効果を持つ
処理でもよい。
数でなくても、符号拡張することにより、上記乗算を行
うことができる。このように、乗数Ｙは任意の桁数でも
被乗数Ｘと乗数Ｙの積Ｘ・Ｙが求められる。また、直
接、符号拡張を行わなくても、それと同等の効果を持つ
処理でもよい。
【図１】 本発明の第１の実施形態の定数乗算器のブロ
ック図。
ック図。
【図２】 そのエンコーダの回路図。
【図３】 そのメモリのブロック図。
【図４】 その部分積生成制御回路の各ビットの回路
図。
図。
【図５】 その部分積の符号拡張を説明する図。
【図６】 本発明の第２の実施形態の定数乗算器のブロ
ック図。
ック図。
【図７】 そのメモリのブロック図。
【図８】 その部分積生成制御回路の各ビットの回路
図。
図。
【図９】 その部分積の符号拡張を説明する図。
【図１０】 従来の定数乗算器のブロック図。
【図１１】 そのエンコーダの回路図。
【図１２】 そのメモリのブロック図。
【図１３】 その部分積生成制御回路の各ビットの回路
図。
図。
【図１４】 その部分積の符号拡張を説明する図。
１〜３ エンコーダ ４〜６ メモリ ７〜９ 部分積生成制御回路 １０ 加算器 ３５ ＸＯＲゲート ｍj 数値データ
Claims (4)
- 【請求項１】 ２の補数表現が用いられたディジタルの
被乗数Ｘと乗数Ｙを入力し、被乗数Ｘと乗数Ｙの積Ｘ・
Ｙを出力する乗算器において、 乗数Ｙの２iの位の値がｙi（ただし、ｉ＝０、１・・・
３ｎ−１）で表されるとき、ｙ-1を０と定義し、 Ｚ3i＝−４ｙ3i+2＋２ｙ3i+1＋ｙ3i＋ｙ3i-1 より、各ｉ（ただし、ｉ＝０、１・・・ｎ−１）につい
てＺ3iを求め、Ｚ3i及び被乗数Ｘより、部分積 Ｘ・Ｚ3i を求め、更に、部分積Ｘ・Ｚ3iを２3i倍して、ｉ（ただ
し、ｉ＝０、１・・・ｎ−１）について和をとることを
特徴とする乗算器。 - 【請求項２】 定数を記憶する記憶装置を設け、被乗数
Ｘの１倍及び３倍の数値データを前記記憶装置に記憶
し、Ｚ3iの絶対値が３であるか判別する手段を設け、そ
の信号によりＺ3iの絶対値が３のとき前記記憶装置は被
乗数Ｘの３倍の数値データを出力し、一方、Ｚ3iの絶対
値が３以外のとき前記記憶装置は被乗数Ｘの１倍の数値
データを出力し、この数値データを用いて部分積Ｘ・Ｚ
3iを求めることを特徴とする請求項１に記載の乗算器。 - 【請求項３】 定数を記憶する記憶装置を設け、被乗数
Ｘの−１倍、−３倍、１倍及び３倍の数値データを前記
記憶装置に記憶し、Ｚ3iが負数であるか判別する手段
と、絶対値が３であるか判別する手段を設け、それらの
信号により、Ｚ3iが−３のとき前記記憶装置は被乗数Ｘ
の−３倍の数値データを出力し、Ｚ3iが３のとき前記記
憶装置は被乗数Ｘの３倍の数値データを出力し、Ｚ3iが
正数で３以外のとき前記記憶装置は被乗数Ｘの１倍の数
値データを出力し、Ｚ3iが負数で−３以外のとき前記記
憶装置は被乗数Ｘの−１倍の数値データを出力し、この
数値データを用いて部分積Ｘ・Ｚ3iを求めることを特徴
とする請求項１に記載の乗算器。 - 【請求項４】 任意の桁数の乗数Ｙを符号拡張すること
により、乗数Ｙの２iの位の値をｙi（ただし、ｉ＝０、
１・・・３ｎ−１）とみなすことにより、部分積Ｘ・Ｚ
3i求めることを特徴とする請求項１乃至請求項３のいず
れかに記載の乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8161434A JPH1011267A (ja) | 1996-06-21 | 1996-06-21 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8161434A JPH1011267A (ja) | 1996-06-21 | 1996-06-21 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011267A true JPH1011267A (ja) | 1998-01-16 |
Family
ID=15735046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8161434A Pending JPH1011267A (ja) | 1996-06-21 | 1996-06-21 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011267A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009527060A (ja) * | 2006-02-15 | 2009-07-23 | クゥアルコム・インコーポレイテッド | 拡張された削減ツリー回路構成を有するブース乗算器 |
| US7809783B2 (en) | 2006-02-15 | 2010-10-05 | Qualcomm Incorporated | Booth multiplier with enhanced reduction tree circuitry |
-
1996
- 1996-06-21 JP JP8161434A patent/JPH1011267A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009527060A (ja) * | 2006-02-15 | 2009-07-23 | クゥアルコム・インコーポレイテッド | 拡張された削減ツリー回路構成を有するブース乗算器 |
| US7809783B2 (en) | 2006-02-15 | 2010-10-05 | Qualcomm Incorporated | Booth multiplier with enhanced reduction tree circuitry |
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