JPH1011268A - 擬似ランダム系列符号発生装置 - Google Patents
擬似ランダム系列符号発生装置Info
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- JPH1011268A JPH1011268A JP8158593A JP15859396A JPH1011268A JP H1011268 A JPH1011268 A JP H1011268A JP 8158593 A JP8158593 A JP 8158593A JP 15859396 A JP15859396 A JP 15859396A JP H1011268 A JPH1011268 A JP H1011268A
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Abstract
(57)【要約】
【課題】 位相のずれたＰＮ符号発生器の構成を簡単に
する。 【解決手段】 ＰＮ符号発生器１１によりクロックＣＬ
Ｋに同期して、基準となるＰＮ符号ＰＮ１を発生する。
ＰＮ符号発生器１１のシフトレジスタの各ビットと、基
準となるＰＮ符号ＰＮ１よりもｍビット位相のずれたＰ
Ｎ符号ＰＮ２を生成するために値を記憶するレジスタ１
３の出力とのＡＮＤを取り、取ったＡＮＤのＥＯＲを取
って、基準となるＰＮ符号ＰＮ１よりもｍビット位相の
ずれた第２ＰＮ符号ＰＮ２を生成する。
する。 【解決手段】 ＰＮ符号発生器１１によりクロックＣＬ
Ｋに同期して、基準となるＰＮ符号ＰＮ１を発生する。
ＰＮ符号発生器１１のシフトレジスタの各ビットと、基
準となるＰＮ符号ＰＮ１よりもｍビット位相のずれたＰ
Ｎ符号ＰＮ２を生成するために値を記憶するレジスタ１
３の出力とのＡＮＤを取り、取ったＡＮＤのＥＯＲを取
って、基準となるＰＮ符号ＰＮ１よりもｍビット位相の
ずれた第２ＰＮ符号ＰＮ２を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｍ系列を用いた擬
似ランダム系列符号（以下、ＰＮ符号と呼ぶ）発生装
置、特に基準Ｍ系列擬似ランダム符号に対して時間的に
任意の個数ずれたＭ系列擬似ランダム符号を発生する装
置に関するものである。
似ランダム系列符号（以下、ＰＮ符号と呼ぶ）発生装
置、特に基準Ｍ系列擬似ランダム符号に対して時間的に
任意の個数ずれたＭ系列擬似ランダム符号を発生する装
置に関するものである。
【０００２】
【従来の技術】ＰＮ符号を発生する方法の中で相関技術
に利用される周期的なものとしてＭ系列（Maximum-Leng
th Shift register Sequence）があり、相関関数がデル
タ関数に近いという特徴がある。ＰＮ符号を移動体通信
に利用したものにスペクトル直接拡散通信を利用したＣ
ＤＭＡ方式がある。ＣＤＭＡ方式では、マルチパル対策
技術として受信波を逆拡散により拡散符号の符号単位で
時間的に分離して合成するＲＡＫＥ受信方式が適用でき
る。ＲＡＫＥ受信方式では、マルチパス信号の中からパ
ワーの大きいパスをいくつか選んで独立に追従、復調動
作をさせる技術が必須である。この技術は時間的に任意
の時間（個数）ずれたＰＮ符号を発生して、このＰＮ符
号で逆拡散してパワーの大きいパスを探し出し、逆拡散
によるマルチパス復調動作を実現する。
に利用される周期的なものとしてＭ系列（Maximum-Leng
th Shift register Sequence）があり、相関関数がデル
タ関数に近いという特徴がある。ＰＮ符号を移動体通信
に利用したものにスペクトル直接拡散通信を利用したＣ
ＤＭＡ方式がある。ＣＤＭＡ方式では、マルチパル対策
技術として受信波を逆拡散により拡散符号の符号単位で
時間的に分離して合成するＲＡＫＥ受信方式が適用でき
る。ＲＡＫＥ受信方式では、マルチパス信号の中からパ
ワーの大きいパスをいくつか選んで独立に追従、復調動
作をさせる技術が必須である。この技術は時間的に任意
の時間（個数）ずれたＰＮ符号を発生して、このＰＮ符
号で逆拡散してパワーの大きいパスを探し出し、逆拡散
によるマルチパス復調動作を実現する。
【０００３】図２は、従来のメモリを使用したＰＮ符号
発生装置の構成図である。クロックＣＬＫによりカウン
タ１を動作させて連続アドレスを発生させる。このアド
レスにＰＮ相対アドレスレジスタ２に蓄えられた位相を
ずらすための値（例えば、１ビット位相をずらすとする
と“１”）を加算器３により加算演算を行い、元のカウ
ンタ１から発生する連続アドレスよりも時間的にＰＮ相
対アドレスレジスタ２に蓄えられた値分だけずれた連続
アドレスを発生させる。この値をＰＮ符号が連続的に格
納されたＰＮ符号ＲＯＭ４のアドレスに入力する。この
アドレスの値を変えることにより、基準カウンタから相
対時間ずれたＰＮ符号を発生することができる。
発生装置の構成図である。クロックＣＬＫによりカウン
タ１を動作させて連続アドレスを発生させる。このアド
レスにＰＮ相対アドレスレジスタ２に蓄えられた位相を
ずらすための値（例えば、１ビット位相をずらすとする
と“１”）を加算器３により加算演算を行い、元のカウ
ンタ１から発生する連続アドレスよりも時間的にＰＮ相
対アドレスレジスタ２に蓄えられた値分だけずれた連続
アドレスを発生させる。この値をＰＮ符号が連続的に格
納されたＰＮ符号ＲＯＭ４のアドレスに入力する。この
アドレスの値を変えることにより、基準カウンタから相
対時間ずれたＰＮ符号を発生することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＰＮ符号発生装置においては、以下のような課題があっ
た。Ｍ系列のＰＮ符号は、ｎビットのアドレスレジスタ
２を用いて発生するとすると、周期が（２n −１）ビッ
トであり、ＲＡＫＥ受信装置では、ｎ＝３２などと長い
ＰＮ符号を用いるので、膨大なＰＮ符号をＲＯＭ４に格
納しなければならず、ＬＳＩ化する場合、チップ面積が
大きくなるという問題があり、経済的なＬＳＩ化が困難
であった。
ＰＮ符号発生装置においては、以下のような課題があっ
た。Ｍ系列のＰＮ符号は、ｎビットのアドレスレジスタ
２を用いて発生するとすると、周期が（２n −１）ビッ
トであり、ＲＡＫＥ受信装置では、ｎ＝３２などと長い
ＰＮ符号を用いるので、膨大なＰＮ符号をＲＯＭ４に格
納しなければならず、ＬＳＩ化する場合、チップ面積が
大きくなるという問題があり、経済的なＬＳＩ化が困難
であった。
【０００５】
【課題を解決するための手段】本発明のＰＮ符号発生装
置は、前記課題を解決するために、クロックに同期して
シフト動作をするｎ（ｎ≧２の整数）ビットのシフトレ
ジスタと１つもしくは複数の排他的論理和を取るＥＯＲ
素子とを有し、Ｍ系列を用いた基準ＰＮ符号を発生する
ＰＮ符号発生器と、前記ＰＮ符号発生器の前記シフトレ
ジスタと前記ＥＯＲ素子との構成に基づき、任意の時刻
ｔm における前記ＰＮ符号の値を、前記時刻ｔm よりも
前記ｍクロック（ｍは自然数）だけ前又は後の時刻ｔ0
における前記シフトレジスタの値に０又は１の係数をか
けた結果をモジュロ２の和で表した時の前記係数に対応
する値を記憶する記憶手段と、前記記憶手段が記憶する
前記値と、該値に対応する前記係数がかけられる前記シ
フトレジスタの出力との論理演算を行い、該論理演算し
た結果を排他的論理和を取って前記基準ＰＮ符号よりも
前記ｋクロック位相が進んだ又は遅れた符号を出力する
ＥＯＲ演算回路とを備えている。
置は、前記課題を解決するために、クロックに同期して
シフト動作をするｎ（ｎ≧２の整数）ビットのシフトレ
ジスタと１つもしくは複数の排他的論理和を取るＥＯＲ
素子とを有し、Ｍ系列を用いた基準ＰＮ符号を発生する
ＰＮ符号発生器と、前記ＰＮ符号発生器の前記シフトレ
ジスタと前記ＥＯＲ素子との構成に基づき、任意の時刻
ｔm における前記ＰＮ符号の値を、前記時刻ｔm よりも
前記ｍクロック（ｍは自然数）だけ前又は後の時刻ｔ0
における前記シフトレジスタの値に０又は１の係数をか
けた結果をモジュロ２の和で表した時の前記係数に対応
する値を記憶する記憶手段と、前記記憶手段が記憶する
前記値と、該値に対応する前記係数がかけられる前記シ
フトレジスタの出力との論理演算を行い、該論理演算し
た結果を排他的論理和を取って前記基準ＰＮ符号よりも
前記ｋクロック位相が進んだ又は遅れた符号を出力する
ＥＯＲ演算回路とを備えている。
【０００６】以上のように、ＰＮ符号発生装置を構成し
たので、ある時刻のシフトレジスタから次の時刻のシフ
トレジスタの値は、シフトレジスタとＥＯＲ素子の構成
により決まるので、ある時刻のシフトレジスタの値より
もｍクロックずれたシフトレジスタの値は、ある時刻の
シフトレジスタの値の線形結合により表すことができ
る。この線形結合の係数を記憶手段に記憶しておき、Ｅ
ＯＲ演算回路により、シフトレジスタの出力と記憶手段
の出力との論理演算をして、ＥＯＲを取ることにより、
基準ＰＮ符号よりもｍビット位相のずれたＰＮ符号を発
生することができる。
たので、ある時刻のシフトレジスタから次の時刻のシフ
トレジスタの値は、シフトレジスタとＥＯＲ素子の構成
により決まるので、ある時刻のシフトレジスタの値より
もｍクロックずれたシフトレジスタの値は、ある時刻の
シフトレジスタの値の線形結合により表すことができ
る。この線形結合の係数を記憶手段に記憶しておき、Ｅ
ＯＲ演算回路により、シフトレジスタの出力と記憶手段
の出力との論理演算をして、ＥＯＲを取ることにより、
基準ＰＮ符号よりもｍビット位相のずれたＰＮ符号を発
生することができる。
【０００７】
【発明の実施の形態】図１は、本発明の実施形態を示す
ＰＮ符号発生装置の構成図である。このＰＮ符号発生装
置は、ＰＮ符号発生器１１、ＥＯＲ演算回路（排他的論
理和演算回路）１２、及びレジスタ１３を備えている。
ＰＮ符号発生器１１の入力端子は、クロックＣＬＫに接
続されている。ＰＮ符号発生器１１の出力信号ｓ１１
は、ＥＯＲ演算回路１２の入力端子に接続されている。
レジスタ１３の出力信号ｓ１３は、ＥＯＲ演算回路１２
の入力端子に接続されている。ＰＮ符号発生器１１は、
Ｍ系列のＰＮ符号発生回路であり、ｎビットのフィード
バックを持つシフトレジスタとｍ個のＥＯＲ素子により
構成される。ＰＮ符号発生器１１は、ｎビットのシフト
レジスタのクロックＣＬＫに同期したシフト動作とｍ個
の各ＥＯＲ素子による２つのシフトレジスタの出力の排
他的論理演算とこの排他的論理演算結果を入力するシフ
トレジスタによって、現時刻におけるシフトレジスタの
値から次の時刻におけるシフトレジスタの値を決定し、
あるシフトレジスタから基準ＰＮ符号ＰＮ１の時系列を
出力するものである。
ＰＮ符号発生装置の構成図である。このＰＮ符号発生装
置は、ＰＮ符号発生器１１、ＥＯＲ演算回路（排他的論
理和演算回路）１２、及びレジスタ１３を備えている。
ＰＮ符号発生器１１の入力端子は、クロックＣＬＫに接
続されている。ＰＮ符号発生器１１の出力信号ｓ１１
は、ＥＯＲ演算回路１２の入力端子に接続されている。
レジスタ１３の出力信号ｓ１３は、ＥＯＲ演算回路１２
の入力端子に接続されている。ＰＮ符号発生器１１は、
Ｍ系列のＰＮ符号発生回路であり、ｎビットのフィード
バックを持つシフトレジスタとｍ個のＥＯＲ素子により
構成される。ＰＮ符号発生器１１は、ｎビットのシフト
レジスタのクロックＣＬＫに同期したシフト動作とｍ個
の各ＥＯＲ素子による２つのシフトレジスタの出力の排
他的論理演算とこの排他的論理演算結果を入力するシフ
トレジスタによって、現時刻におけるシフトレジスタの
値から次の時刻におけるシフトレジスタの値を決定し、
あるシフトレジスタから基準ＰＮ符号ＰＮ１の時系列を
出力するものである。
【０００８】ＰＮ符号発生器１１の構成は、例えば、Ｃ
ＲＣで用いられている次式（１）に示す生成多項式Ｐ
（ｘ）による除算回路により構成することができる。 Ｐ（ｘ）＝ａn ｘn ＋ａn-1 ｘn-1 ＋…＋ａ1 ｘ＋１ ・・・（１） 但し、ａi （ｉ＝１〜ｎ）は、０又は１を表す。図３
は、図１中のＰＮ符号発生器１１の構成例を示す図であ
り、生成多項式Ｐ（ｘ）は、次式（２）で示されるもの
である。 Ｐ（ｘ）＝ｘ32＋ｘ22＋ｘ2 ＋ｘ＋１ ・・・（２） このＰＮ符号発生器１１は、３２ビットのシフトレジス
タ２１−ｉ（ｉ＝１〜３２）と３個のＥＯＲ素子２２−
１〜２２−３とで構成されている。シフトレジスタ２１
−１の出力側は、ＥＯＲ素子２２−１の一方の入力端子
に接続されている。ＥＯＲ素子２２−１の出力側は、シ
フトレジスタ２１−２の入力端子に接続されている。シ
フトレジスタ２１−２の出力側は、ＥＯＲ素子２２−２
の一方の入力端子に接続されている。ＥＯＲ素子２２−
２の出力側は、シフトレジスタ２１−３の入力端子に接
続されている。
ＲＣで用いられている次式（１）に示す生成多項式Ｐ
（ｘ）による除算回路により構成することができる。 Ｐ（ｘ）＝ａn ｘn ＋ａn-1 ｘn-1 ＋…＋ａ1 ｘ＋１ ・・・（１） 但し、ａi （ｉ＝１〜ｎ）は、０又は１を表す。図３
は、図１中のＰＮ符号発生器１１の構成例を示す図であ
り、生成多項式Ｐ（ｘ）は、次式（２）で示されるもの
である。 Ｐ（ｘ）＝ｘ32＋ｘ22＋ｘ2 ＋ｘ＋１ ・・・（２） このＰＮ符号発生器１１は、３２ビットのシフトレジス
タ２１−ｉ（ｉ＝１〜３２）と３個のＥＯＲ素子２２−
１〜２２−３とで構成されている。シフトレジスタ２１
−１の出力側は、ＥＯＲ素子２２−１の一方の入力端子
に接続されている。ＥＯＲ素子２２−１の出力側は、シ
フトレジスタ２１−２の入力端子に接続されている。シ
フトレジスタ２１−２の出力側は、ＥＯＲ素子２２−２
の一方の入力端子に接続されている。ＥＯＲ素子２２−
２の出力側は、シフトレジスタ２１−３の入力端子に接
続されている。
【０００９】シフトレジスタ２１−ｉ（ｉ＝３〜２１）
の出力側は、シフトレジスタ２１−（ｉ＋１）の入力端
子に接続されている。シフトレジスタ２１−２２の出力
側は、ＥＯＲ素子２２−３の一方の入力端子に接続され
ている。ＥＯＲ素子２２−３の出力側は、シフトレジス
タ２１−２３の入力端子に接続されている。シフトレジ
スタ２１−ｉ（ｉ＝２３〜３１）の出力側は、シフトレ
ジスタ２１−（ｉ＋１）の入力端子に接続されている。
シフトレジスタ２１−３２の出力側は、シフトレジスタ
２１−１の入力端子、及びＥＯＲ素子２１−１〜２１−
３の他方の入力端子に接続されている。シフトレジスタ
２１−ｉのクロック端子は、クロックＣＬＫに接続され
ている。シフトレジスタ２１−ｉの出力信号Ｄi は、Ｅ
ＯＲ演算回路１２の入力端子に接続されている。
の出力側は、シフトレジスタ２１−（ｉ＋１）の入力端
子に接続されている。シフトレジスタ２１−２２の出力
側は、ＥＯＲ素子２２−３の一方の入力端子に接続され
ている。ＥＯＲ素子２２−３の出力側は、シフトレジス
タ２１−２３の入力端子に接続されている。シフトレジ
スタ２１−ｉ（ｉ＝２３〜３１）の出力側は、シフトレ
ジスタ２１−（ｉ＋１）の入力端子に接続されている。
シフトレジスタ２１−３２の出力側は、シフトレジスタ
２１−１の入力端子、及びＥＯＲ素子２１−１〜２１−
３の他方の入力端子に接続されている。シフトレジスタ
２１−ｉのクロック端子は、クロックＣＬＫに接続され
ている。シフトレジスタ２１−ｉの出力信号Ｄi は、Ｅ
ＯＲ演算回路１２の入力端子に接続されている。
【００１０】図３に示すＰＮ符号発生器１１は、ある時
刻ｔ0 におけるシフトレジスタ２１−ｉ（ｉ＝１〜３
２）の値を｛Ｄ01，Ｄ02，…，Ｄ032 ｝、次の時刻ｔ1
におけるシフトレジスタ２１−ｉ（ｉ＝１〜３２）の値
を｛Ｄ11，…，Ｄ132 ｝とすると、次式（３）に従いシ
フトレジスタ２１−ｉの値を決定し、クロックＣＬＫに
同期して、基準ＰＮ符号ＰＮ１をシフトレジスタ２１−
３２から出力する回路である。 Ｄ11＝Ｄ032 Ｄ12＝Ｄ01＋Ｄ032 Ｄ13＝Ｄ02＋Ｄ032 Ｄ1i＝Ｄ0i-1（ｉ＝４〜２２） Ｄ123 ＝Ｄ022 ＋Ｄ032 Ｄ1i＝Ｄ0i-1（ｉ＝２４〜３２） ・・・（３） 図１のＥＯＲ演算回路１２は、ＰＮ符号発生器１１のｎ
ビットの出力信号Ｄi（ｉ＝１〜ｎ）とレジスタ１３の
ｎビットの出力信号Ｍi （ｉ＝１〜ｎ）との論理積
（以下、ＡＮＤと呼ぶ）を取り、ｎビットのＡＮＤの出
力をＥＯＲ演算をして、レジスタ１３の設定値で決定さ
れる時間だけ位相がずれたＰＮ符号を発生する回路であ
る。
刻ｔ0 におけるシフトレジスタ２１−ｉ（ｉ＝１〜３
２）の値を｛Ｄ01，Ｄ02，…，Ｄ032 ｝、次の時刻ｔ1
におけるシフトレジスタ２１−ｉ（ｉ＝１〜３２）の値
を｛Ｄ11，…，Ｄ132 ｝とすると、次式（３）に従いシ
フトレジスタ２１−ｉの値を決定し、クロックＣＬＫに
同期して、基準ＰＮ符号ＰＮ１をシフトレジスタ２１−
３２から出力する回路である。 Ｄ11＝Ｄ032 Ｄ12＝Ｄ01＋Ｄ032 Ｄ13＝Ｄ02＋Ｄ032 Ｄ1i＝Ｄ0i-1（ｉ＝４〜２２） Ｄ123 ＝Ｄ022 ＋Ｄ032 Ｄ1i＝Ｄ0i-1（ｉ＝２４〜３２） ・・・（３） 図１のＥＯＲ演算回路１２は、ＰＮ符号発生器１１のｎ
ビットの出力信号Ｄi（ｉ＝１〜ｎ）とレジスタ１３の
ｎビットの出力信号Ｍi （ｉ＝１〜ｎ）との論理積
（以下、ＡＮＤと呼ぶ）を取り、ｎビットのＡＮＤの出
力をＥＯＲ演算をして、レジスタ１３の設定値で決定さ
れる時間だけ位相がずれたＰＮ符号を発生する回路であ
る。
【００１１】図４は、図１中のＥＯＲ演算回路１２の構
成例を示す図である。このＥＯＲ演算回路１２は、ＰＮ
符号発生器１１のシフトレジスタ２１−ｉ（ｉ＝１〜
ｎ）のビット数ｎに等しい数の入力ＡＮＤ素子３１−ｉ
（ｉ＝１〜ｎ）と、このｎビットのＡＮＤ素子３１−ｉ
（ｉ＝１〜ｎ）の出力のＥＯＲ演算をするＥＯＲ素子３
２とを有している。ＡＮＤ素子３１−ｉの一方の入力端
子は、シフトレジスタ２１−ｉの出力信号Ｄi に接続さ
れている。ＡＮＤ素子３１−ｉの他方の入力端子は、シ
フトレジスタ２１−ｉのｉビット目の出力信号Ｍi に接
続されている。ＡＮＤ素子３１−ｉ（ｉ＝１〜ｎ）の出
力側は、ｎ入力のＥＯＲ素子３２に接続されている。Ｅ
ＯＲ素子３２からは、第２ＰＮ符号ＰＮ２が出力され
る。図１のレジスタ１３は、ＰＮ符号発生器１１のシフ
トレジスタ２１−ｉ（ｉ＝１〜ｎ）の個数ｎに等しいビ
ット数のレジスタであり、ＰＮ符号発生器１１で発生し
た基準ＰＮ符号ＰＮ１から位相のずれた第２ＰＮ符号Ｐ
Ｎ２を発生するための値が予め設定されている。
成例を示す図である。このＥＯＲ演算回路１２は、ＰＮ
符号発生器１１のシフトレジスタ２１−ｉ（ｉ＝１〜
ｎ）のビット数ｎに等しい数の入力ＡＮＤ素子３１−ｉ
（ｉ＝１〜ｎ）と、このｎビットのＡＮＤ素子３１−ｉ
（ｉ＝１〜ｎ）の出力のＥＯＲ演算をするＥＯＲ素子３
２とを有している。ＡＮＤ素子３１−ｉの一方の入力端
子は、シフトレジスタ２１−ｉの出力信号Ｄi に接続さ
れている。ＡＮＤ素子３１−ｉの他方の入力端子は、シ
フトレジスタ２１−ｉのｉビット目の出力信号Ｍi に接
続されている。ＡＮＤ素子３１−ｉ（ｉ＝１〜ｎ）の出
力側は、ｎ入力のＥＯＲ素子３２に接続されている。Ｅ
ＯＲ素子３２からは、第２ＰＮ符号ＰＮ２が出力され
る。図１のレジスタ１３は、ＰＮ符号発生器１１のシフ
トレジスタ２１−ｉ（ｉ＝１〜ｎ）の個数ｎに等しいビ
ット数のレジスタであり、ＰＮ符号発生器１１で発生し
た基準ＰＮ符号ＰＮ１から位相のずれた第２ＰＮ符号Ｐ
Ｎ２を発生するための値が予め設定されている。
【００１２】以下、レジスタ１３の設定値について説明
する。ＰＮ符号発生器１１は、Ｍ系列を用いたＰＮ符号
発生回路であり、基準ＰＮ符号ＰＮ１は、時刻ｔ0 にお
けるｎ個のシフトレジスタ２１−ｉ（ｉ＝１〜ｎ）の出
力信号Ｄ0kから、モジュロ２の線形演算を繰り返すこと
によりその時刻よりもｍクロックＣＬＫ前又は後の時刻
ｔm におけるＰＮ符号を発生するので、時刻ｔ0 におけ
るＰＮ符号発生器１１のｎビットのシフトレジスタの値
を｛Ｄ01，…，Ｄ0n｝、ｍクロック前又は後の時刻ｔm
におけるシフトレジスタの値を｛Ｄm1…，Ｄmn｝とする
と、次式（５）の関係が成り立つ。 Ｄmi＝ｂmi1 Ｄ01＋…＋ｂmin Ｄ0n （ｉ＝１〜ｎ） ・・・（５） 時刻ｔm における基準ＰＮ符号ＰＮ１をＤmq（例えば、
図３では、ｑ＝３２）とすると、式（５）において、ｂ
mij とＤ0jとの積がＥＯＲ演算回路１２のＡＮＤ素子に
よるＡＮＤであり、和がＥＯＲ素子による演算であるの
で、時刻ｔ0 において、出力信号ＤmqをＥＯＲ演算回路
１２から出力すれば、基準ＰＮ符号ＰＮ１よりもｍクロ
ックずれた第２ＰＮ符号ＰＮ２となる。
する。ＰＮ符号発生器１１は、Ｍ系列を用いたＰＮ符号
発生回路であり、基準ＰＮ符号ＰＮ１は、時刻ｔ0 にお
けるｎ個のシフトレジスタ２１−ｉ（ｉ＝１〜ｎ）の出
力信号Ｄ0kから、モジュロ２の線形演算を繰り返すこと
によりその時刻よりもｍクロックＣＬＫ前又は後の時刻
ｔm におけるＰＮ符号を発生するので、時刻ｔ0 におけ
るＰＮ符号発生器１１のｎビットのシフトレジスタの値
を｛Ｄ01，…，Ｄ0n｝、ｍクロック前又は後の時刻ｔm
におけるシフトレジスタの値を｛Ｄm1…，Ｄmn｝とする
と、次式（５）の関係が成り立つ。 Ｄmi＝ｂmi1 Ｄ01＋…＋ｂmin Ｄ0n （ｉ＝１〜ｎ） ・・・（５） 時刻ｔm における基準ＰＮ符号ＰＮ１をＤmq（例えば、
図３では、ｑ＝３２）とすると、式（５）において、ｂ
mij とＤ0jとの積がＥＯＲ演算回路１２のＡＮＤ素子に
よるＡＮＤであり、和がＥＯＲ素子による演算であるの
で、時刻ｔ0 において、出力信号ＤmqをＥＯＲ演算回路
１２から出力すれば、基準ＰＮ符号ＰＮ１よりもｍクロ
ックずれた第２ＰＮ符号ＰＮ２となる。
【００１３】従って、このような第２ＰＮ符号ＰＮ２を
出力するには、レジスタ１３に設定する値を｛ｂmq1 ，
…，ｂmqn ｝にすればよい。時刻ｔm が時刻ｔ0 よりも
前の場合は、基準ＰＮ符号ＰＮ１は周期Ｔであるので、
時刻ｔm におけるシフトレジスタの値は、時刻ｔ0 より
も（Ｔ−ｍ）クロック後のシフトレジスタの値と同じな
ので、時刻ｔm が時刻ｔ0 よりも後の場合について考え
ればよい。この｛ｂmq1 ，…，ｂmqn ｝は、以下の手順
で求める。時刻ｔm よりも１クロックＣＬＫ前の時刻ｔ
m-1 におけるシフトレジスタの値を｛Ｄ(m-1)1，Ｄ
(m-1)2，…，Ｄ(m-1)n｝とした時、次式（６）を求め
る。 Ｄmi＝ａi1Ｄ(m-1)1＋…＋ａinＤ(m-1)n （ｉ＝１〜ｎ） ・・・（６） 但し、係数ａij（ｉ＝１〜ｎ，ｊ＝１〜ｎ）は、０又は
１であり、ＰＮ符号発生器１１を構成するシフトレジス
タとＥＯＲ素子により一意的に決定される時刻によらず
一定の値である。
出力するには、レジスタ１３に設定する値を｛ｂmq1 ，
…，ｂmqn ｝にすればよい。時刻ｔm が時刻ｔ0 よりも
前の場合は、基準ＰＮ符号ＰＮ１は周期Ｔであるので、
時刻ｔm におけるシフトレジスタの値は、時刻ｔ0 より
も（Ｔ−ｍ）クロック後のシフトレジスタの値と同じな
ので、時刻ｔm が時刻ｔ0 よりも後の場合について考え
ればよい。この｛ｂmq1 ，…，ｂmqn ｝は、以下の手順
で求める。時刻ｔm よりも１クロックＣＬＫ前の時刻ｔ
m-1 におけるシフトレジスタの値を｛Ｄ(m-1)1，Ｄ
(m-1)2，…，Ｄ(m-1)n｝とした時、次式（６）を求め
る。 Ｄmi＝ａi1Ｄ(m-1)1＋…＋ａinＤ(m-1)n （ｉ＝１〜ｎ） ・・・（６） 但し、係数ａij（ｉ＝１〜ｎ，ｊ＝１〜ｎ）は、０又は
１であり、ＰＮ符号発生器１１を構成するシフトレジス
タとＥＯＲ素子により一意的に決定される時刻によらず
一定の値である。
【００１４】例えば、図３に示すようなＰＮ符号発生器
１１を構成した時は、式（３）により、ａijは次式
（７）に示すようになる。 ａ1j＝０ （ｊ＝１〜３１），ａ132 ＝１ ａ21＝１，ａ2j＝０ （ｊ＝２〜３１），ａ232 ＝１ ａ32＝１，ａ3j＝０ （ｊ＝１，３〜３１），ａ332 ＝１ ａi(i-1)＝１，ａij＝０（ｊ≠ｉ−１） ｉ＝４〜２２，２４〜３２ ａ2322＝１，ａ23j ＝０（ｊ＝１〜２１，２３〜３１），ａ2332＝１ ・・・（７） 式（６）中の左辺のm にm-1 、右辺のm-1 にm-2 を代入
することにより、時刻ｔm-1 におけるシフトレジスタの
値に時刻ｔm-2 におけるシフトレジスタの値を代入する
ことにより、時刻tm-1におけるシフトレジスタの値を時
刻ｔm-2 におけるシフトレジスタの値の線形結合で表
し、それを式（６）に代入して、モジュロ２で加算して
整理することにより、時刻ｔm におけるシフトレジスタ
の値が時刻ｔm-2 におけるシフトレジスタの値の線形結
合により表すことができる。これを逐次繰り返して、ｔ
k の添字ｋを一つずつ小さくしてゆくことにより、式
（５）を求めることができる。
１１を構成した時は、式（３）により、ａijは次式
（７）に示すようになる。 ａ1j＝０ （ｊ＝１〜３１），ａ132 ＝１ ａ21＝１，ａ2j＝０ （ｊ＝２〜３１），ａ232 ＝１ ａ32＝１，ａ3j＝０ （ｊ＝１，３〜３１），ａ332 ＝１ ａi(i-1)＝１，ａij＝０（ｊ≠ｉ−１） ｉ＝４〜２２，２４〜３２ ａ2322＝１，ａ23j ＝０（ｊ＝１〜２１，２３〜３１），ａ2332＝１ ・・・（７） 式（６）中の左辺のm にm-1 、右辺のm-1 にm-2 を代入
することにより、時刻ｔm-1 におけるシフトレジスタの
値に時刻ｔm-2 におけるシフトレジスタの値を代入する
ことにより、時刻tm-1におけるシフトレジスタの値を時
刻ｔm-2 におけるシフトレジスタの値の線形結合で表
し、それを式（６）に代入して、モジュロ２で加算して
整理することにより、時刻ｔm におけるシフトレジスタ
の値が時刻ｔm-2 におけるシフトレジスタの値の線形結
合により表すことができる。これを逐次繰り返して、ｔ
k の添字ｋを一つずつ小さくしてゆくことにより、式
（５）を求めることができる。
【００１５】図５は、レジスタ１３に記憶される値の一
例を示す図であり、ＰＮ符号発生器１１は、図３に示す
ものである。図５に示すように、図３に示すＰＮ符号発
生器１１の場合には、レジスタ１３に記憶するビットを
上位からシフトレジスタ２１−３２，…，２１−１に対
応するとして、ＨＥＸ（ヘキサ）で記述すると、１ビッ
ト遅れたものは、00000001H、２ビット遅れたものは、0
0000003H 、３ビット遅れたものは、00000006H とな
る。以下、これらの図を参照しつつ、図１の動作の説明
をする。本例では、ＰＮ符号発生器１１が図３に示すＰ
Ｎ符号発生器、ＥＯＲ演算回路１２が図４に示すＥＯＲ
演算回路、レジスタ１３には、00000006H が記憶されて
いるものとする。まず、図３に示すＰＮ符号発生器１１
のシフトレジスタ２１−１〜２１−３２に初期値（例え
ば、00000001H ）を設定する。
例を示す図であり、ＰＮ符号発生器１１は、図３に示す
ものである。図５に示すように、図３に示すＰＮ符号発
生器１１の場合には、レジスタ１３に記憶するビットを
上位からシフトレジスタ２１−３２，…，２１−１に対
応するとして、ＨＥＸ（ヘキサ）で記述すると、１ビッ
ト遅れたものは、00000001H、２ビット遅れたものは、0
0000003H 、３ビット遅れたものは、00000006H とな
る。以下、これらの図を参照しつつ、図１の動作の説明
をする。本例では、ＰＮ符号発生器１１が図３に示すＰ
Ｎ符号発生器、ＥＯＲ演算回路１２が図４に示すＥＯＲ
演算回路、レジスタ１３には、00000006H が記憶されて
いるものとする。まず、図３に示すＰＮ符号発生器１１
のシフトレジスタ２１−１〜２１−３２に初期値（例え
ば、00000001H ）を設定する。
【００１６】シフトレジスタ２１−１〜２１−３２は、
クロックＣＬＫに同期して、入力端子に入力されるデー
タ（シフトレジスタ２１−２は、ＥＯＲ素子２２−１の
出力信号、シフトレジスタ２１−３は、ＥＯＲ素子２２
−２の出力信号、シフトレジスタ２１−２３は、ＥＯＲ
素子２２−３の出力信号、それ以外のシフトレジスタ
は、前段のシフトレジスタの出力信号）をラッチして出
力する。ＥＯＲ素子２２−１は、シフトレジスタ２１−
１，２１−３２の出力信号の排他的論理和を取り、シフ
トレジスタ２１−２に出力し、ＥＯＲ素子２２−２は、
シフトレジスタ２１−２，２１−３２の出力信号の排他
的論理和を取り、シフトレジスタ２１−３に出力し、Ｅ
ＯＲ素子２２−３は、シフトレジスタ２１−２２，２１
−３２の出力信号の排他的論理和を取り、シフトレジス
タ２１−２３に出力する。
クロックＣＬＫに同期して、入力端子に入力されるデー
タ（シフトレジスタ２１−２は、ＥＯＲ素子２２−１の
出力信号、シフトレジスタ２１−３は、ＥＯＲ素子２２
−２の出力信号、シフトレジスタ２１−２３は、ＥＯＲ
素子２２−３の出力信号、それ以外のシフトレジスタ
は、前段のシフトレジスタの出力信号）をラッチして出
力する。ＥＯＲ素子２２−１は、シフトレジスタ２１−
１，２１−３２の出力信号の排他的論理和を取り、シフ
トレジスタ２１−２に出力し、ＥＯＲ素子２２−２は、
シフトレジスタ２１−２，２１−３２の出力信号の排他
的論理和を取り、シフトレジスタ２１−３に出力し、Ｅ
ＯＲ素子２２−３は、シフトレジスタ２１−２２，２１
−３２の出力信号の排他的論理和を取り、シフトレジス
タ２１−２３に出力する。
【００１７】以上の動作をクロックＣＬＫに同期して、
順次繰り返すことにより、シフトレジスタ２１−３２か
らは、基準ＰＮ符号ＰＮ１が順次出力され、次の時刻の
シフトレジスタ２１−１〜２１−３２の値が決定され
る。シフトレジスタ２１−１〜２１−３２の出力信号Ｄ
1 〜Ｄ32は、図４中のＡＮＤ素子３１−１〜３１−３２
の一方の入力端子に入力される。レジスタ１３の出力信
号Ｓ１３（＝Ｍ1 〜Ｍ32）は、ＡＮＤ素子３１−１〜３
１−３２の他方の入力端子に入力される。ＡＮＤ素子３
１−ｉ（ｉ＝１〜３２）は、信号Ｄi と信号Ｍi のＡＮ
Ｄを取り、ＥＯＲ素子３２に出力する。ＥＯＲ素子３２
は、３２ビットのＡＮＤ素子３１−ｉの出力信号の排他
的論理和を取って、出力端子より、第２ＰＮ符号ＰＮ２
を出力する。
順次繰り返すことにより、シフトレジスタ２１−３２か
らは、基準ＰＮ符号ＰＮ１が順次出力され、次の時刻の
シフトレジスタ２１−１〜２１−３２の値が決定され
る。シフトレジスタ２１−１〜２１−３２の出力信号Ｄ
1 〜Ｄ32は、図４中のＡＮＤ素子３１−１〜３１−３２
の一方の入力端子に入力される。レジスタ１３の出力信
号Ｓ１３（＝Ｍ1 〜Ｍ32）は、ＡＮＤ素子３１−１〜３
１−３２の他方の入力端子に入力される。ＡＮＤ素子３
１−ｉ（ｉ＝１〜３２）は、信号Ｄi と信号Ｍi のＡＮ
Ｄを取り、ＥＯＲ素子３２に出力する。ＥＯＲ素子３２
は、３２ビットのＡＮＤ素子３１−ｉの出力信号の排他
的論理和を取って、出力端子より、第２ＰＮ符号ＰＮ２
を出力する。
【００１８】図６は、３ビットずらしたデータによるＰ
Ｎ符号発生出力例を示す図である。図６に示すように、
図３に示すＰＮ符号発生器１１とレジスタ１３には、00
000006H を記憶し、ＰＮ符号発生器１１の初期値を0000
0001H とすると、基準ＰＮ符号ＰＮ１よりも３ビット位
相の遅れた第２ＰＮ符号ＰＮ２をＥＯＲ演算回路１２よ
り順次発生させることができる。以上説明したように、
本実施形態によれば、レジスタ１３にｍビットずれるパ
ターンを計算して設定しておき、基準となるＰＮ符号発
生器１１のシフトレジスタの出力とレジスタ１３の出力
をＥＯＲ演算回路１２でＡＮＤと排他的論理和を取るの
で、基準ＰＮ符号ＰＮ１から任意の時間位相がずれた第
２ＰＮ符号ＰＮ２を発生させることが可能となる。この
回路は、非常に少ないゲート回路で実現でき、従って、
ＬＳＩ化できてコストのかからない回路が実現できる。
Ｎ符号発生出力例を示す図である。図６に示すように、
図３に示すＰＮ符号発生器１１とレジスタ１３には、00
000006H を記憶し、ＰＮ符号発生器１１の初期値を0000
0001H とすると、基準ＰＮ符号ＰＮ１よりも３ビット位
相の遅れた第２ＰＮ符号ＰＮ２をＥＯＲ演算回路１２よ
り順次発生させることができる。以上説明したように、
本実施形態によれば、レジスタ１３にｍビットずれるパ
ターンを計算して設定しておき、基準となるＰＮ符号発
生器１１のシフトレジスタの出力とレジスタ１３の出力
をＥＯＲ演算回路１２でＡＮＤと排他的論理和を取るの
で、基準ＰＮ符号ＰＮ１から任意の時間位相がずれた第
２ＰＮ符号ＰＮ２を発生させることが可能となる。この
回路は、非常に少ないゲート回路で実現でき、従って、
ＬＳＩ化できてコストのかからない回路が実現できる。
【００１９】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） ＰＮ符号発生器１１は、Ｍ系列のＰＮ符号を発
生する回路であれば、どんな回路（どんな生成多項式）
であってもよいし、どのシフトレジスタの出力を基準Ｐ
Ｎ符号ＰＮ１としてもよい。 （２） レジスタ１３は、ｎビットのデータを記憶する
ものであればよく、ＲＡＭなどの記憶回路であってもよ
い。
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） ＰＮ符号発生器１１は、Ｍ系列のＰＮ符号を発
生する回路であれば、どんな回路（どんな生成多項式）
であってもよいし、どのシフトレジスタの出力を基準Ｐ
Ｎ符号ＰＮ１としてもよい。 （２） レジスタ１３は、ｎビットのデータを記憶する
ものであればよく、ＲＡＭなどの記憶回路であってもよ
い。
【００２０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、基準となるＰＮ符号からｍビット位相のずれたＰ
Ｎ符号を発生させるための値を記憶手段に設定してお
き、ＰＮ符号発生器のシフトレジスタの出力とレジスタ
の出力との論理演算を取って、その結果の排他的論理和
を取るので、簡単な素子構成で、基準となるＰＮ符号よ
りもｍビット位相のずれたＰＮ符号を発生することがで
きる。
れば、基準となるＰＮ符号からｍビット位相のずれたＰ
Ｎ符号を発生させるための値を記憶手段に設定してお
き、ＰＮ符号発生器のシフトレジスタの出力とレジスタ
の出力との論理演算を取って、その結果の排他的論理和
を取るので、簡単な素子構成で、基準となるＰＮ符号よ
りもｍビット位相のずれたＰＮ符号を発生することがで
きる。
【図１】本発明の実施形態のＰＮ符号発生装置の構成図
である。
である。
【図２】従来のＰＮ符号発生装置の構成図である。
【図３】図１中のＰＮ符号発生器の構成例を示す図であ
る。
る。
【図４】図１中のＥＯＲ演算回路の構成例を示す図であ
る。
る。
【図５】レジスタに記憶される値の一例を示す図であ
る。
る。
【図６】３ビットずらしたデータによるＰＮ符号発生出
力例を示す図である。
力例を示す図である。
１１ ＰＮ符号発生器 １２ ＥＯＲ演算回路 １３ レジスタ ２１−１〜２１−３２ シフトレジスタ ２２−１〜２２−３ ＥＯＲ素子 ３１−１〜３１−ｎ ＡＮＤ素子 ３２ ＥＯＲ素子
Claims (1)
- 【請求項１】 クロックに同期してシフト動作をするｎ
（ｎ≧２の整数）ビットのシフトレジスタと１つもしく
は複数の排他的論理和を取るＥＯＲ素子とを有し、Ｍ系
列を用いた基準擬似ランダム系列符号を発生する擬似ラ
ンダム系列符号発生器と、 前記擬似ランダム系列符号発生器の前記シフトレジスタ
と前記ＥＯＲ素子との構成に基づき、任意の時刻ｔm に
おける前記擬似ランダム系列符号の値を、前記時刻ｔm
よりも前記ｍクロック（ｍは自然数）だけ前又は後の時
刻ｔ0 における前記シフトレジスタの値に０又は１の係
数をかけた結果をモジュロ２の和で表した時の前記係数
に対応する値を記憶する記憶手段と、 前記記憶手段が記憶する前記値と、該値に対応する前記
係数がかけられる前記シフトレジスタの出力との論理演
算を行い、該論理演算した結果を排他的論理和を取って
前記基準擬似ランダム系列符号よりも前記ｋクロック位
相が進んだ又は遅れた第２ＰＮ符号を出力するＥＯＲ演
算回路とを、 備えたことを特徴とする擬似ランダム系列符号発生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8158593A JPH1011268A (ja) | 1996-06-19 | 1996-06-19 | 擬似ランダム系列符号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8158593A JPH1011268A (ja) | 1996-06-19 | 1996-06-19 | 擬似ランダム系列符号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011268A true JPH1011268A (ja) | 1998-01-16 |
Family
ID=15675082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8158593A Pending JPH1011268A (ja) | 1996-06-19 | 1996-06-19 | 擬似ランダム系列符号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011268A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003511958A (ja) * | 1999-10-13 | 2003-03-25 | ユー−ナブ マイクロエレクトロニクス コーポレーション | 相関器 |
| WO2004034581A1 (ja) * | 2002-10-11 | 2004-04-22 | Fujitsu Limited | Ｐｎ符号発生器、ｇｏｌｄ符号発生器、ｐｎ符号逆拡散器、ｐｎ符号発生方法、ｇｏｌｄ符号発生方法、ｐｎ符号逆拡散方法、及びコンピュータプログラム |
| US7388703B2 (en) | 2005-12-19 | 2008-06-17 | Fujitsu Limited | Optical transmission device and optical phase modulator |
-
1996
- 1996-06-19 JP JP8158593A patent/JPH1011268A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003511958A (ja) * | 1999-10-13 | 2003-03-25 | ユー−ナブ マイクロエレクトロニクス コーポレーション | 相関器 |
| JP4754750B2 (ja) * | 1999-10-13 | 2011-08-24 | ユー−ナブ マイクロエレクトロニクス コーポレーション | 相関器 |
| WO2004034581A1 (ja) * | 2002-10-11 | 2004-04-22 | Fujitsu Limited | Ｐｎ符号発生器、ｇｏｌｄ符号発生器、ｐｎ符号逆拡散器、ｐｎ符号発生方法、ｇｏｌｄ符号発生方法、ｐｎ符号逆拡散方法、及びコンピュータプログラム |
| US7411993B2 (en) | 2002-10-11 | 2008-08-12 | Fujitsu Limited | PN code generator, GOLD code generator, PN code despreader, method for generating PN code, method for generating GOLD code, method for despreading PN code and computer program |
| US7388703B2 (en) | 2005-12-19 | 2008-06-17 | Fujitsu Limited | Optical transmission device and optical phase modulator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030603 |