JPH10116183A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 平方根演算の処理に時間が掛かっていた。ま
た、演算部のハードウェア構成に平方根命令を持つもの
が無いという課題があった。 【解決手段】 レジスタ１〜３、減算器４、セレクタ
５，１０、シフタ６，７、ビット設定機能付きセレクタ
８、ビット設定回路９から成るデータパス部１００と、
メモリ１０１と、そのメモリ１０１に格納された制御プ
ログラムに基づいてデータパス部１００を制御するプロ
グラム制御部１０２とを備えたので、平方根演算および
除算のためのハードウェアを構成できると共に、ソフト
ウェアのみで実現した場合に比べて速く平方根または除
算が実行できるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、平方根演算と除
算を行うための命令を備えたマイクロプロセッサに関す
るものである。

【０００２】

【従来の技術】マイクロプロセッサのデータ演算部で各
種の演算を行う場合に、異なる演算に対して共通のハー
ドウェアを用いることでハードウェア量を削減すること
ができる。例えば、加算器に対して、加算器への入力の
一方とキャリー入力をビット反転する手段を設けること
で加減算を同じハードウェアで実現することができる。
また、加算器とシフタを持つ演算部では、シフトと加算
を繰り返すことで乗算を実現することができる。

【０００３】除算については、減算器とシフタを持つ演
算部でシフトと減算を繰り返すことで実現できるが、商
を得るための減算が通常条件付きとなるため、除算を行
うには、この条件付きの減算と、条件が満たされている
かどうかによって商を立てる手段を、専用ハードウェア
の形で設けることで除算のサイクル数を削減することが
できる。

【０００４】このような専用ハードウェアを用いる方法
とは別に、命令を組み合わせてソフトウェアで求める方
法がある。例えば、積和演算ができるＤＳＰ（ディジタ
ルシグナル プロセッサ）に対して、除算および平方根
演算が、乗算および加算を組み合わせて順に近似値を得
るニュートン・ラプソン法で実現することができる。

【０００５】例えば、５〜１．０の間に正規化されたａ
の平方根を求めるには、 Ｘ_i+1 ＝２＊Ｘ_i ＊（０．７５＋（−ａ）＊Ｘ_i ＊Ｘ
_i ） Ｘ₀ ＝（１−√２）ａ＋（√２−０．５） の演算（ｉ＝０，１，２・・・）の繰り返しにより １／（２＊√ａ） の近似値としてＸ_i を求め、２＊ａを乗算して√ａを求
めることができる。

【０００６】

【発明が解決しようとする課題】従来のマイクロプロセ
ッサは以上のように構成されているので、ニュートン・
ラプソン法による平方根演算では専用ハードウェアは不
要である。しかしながら、例えば１６ビット乗算器を備
えたＤＳＰでは３２ビットの倍精度演算が必要であり、
そのためには２０サイクルの処理を４回程度繰り返すこ
とが必要で、前後の処理を含めると、ａから最終的に√
ａを得るまでには合計１００サイクル程度が必要にな
り、処理に時間が掛かってしまう課題があった。また、
従来のＤＳＰに用いられていた演算部のハードウェア構
成では、除算命令を持つものはあったが、平方根命令を
持つものが無く、平方根命令はソフトウェアで実現する
しかないなどの課題があった。

【０００７】この発明は上記のような課題を解決するた
めになされたもので、平方根および除算を共通化したハ
ードウェア構成で実現すると共に、平方根および除算の
処理を容易に行うことができるマイクロプロセッサを得
ることを目的とする。

【０００８】

【課題を解決するための手段】請求項１記載の発明に係
るマイクロプロセッサは、第１から第３の記憶手段、減
算器、第１の選択手段、第１のシフタ、第２の選択手
段、第２のシフタ、ビット設定機能付き選択手段、ビッ
ト設定手段から成る演算手段と、その演算手段とデータ
の入出力を行うと共にその演算手段の制御プログラムを
記憶する第４の記憶手段と、その第４の記憶手段に格納
された制御プログラムに基づいてその演算手段を制御す
る命令制御手段とを備えたものである。

【０００９】請求項２記載の発明に係るマイクロプロセ
ッサは、第１の記憶手段のデータを第２のシフタに入力
し、左１ビット算術シフトを行い、その第１の記憶手段
に再び格納するようにしたものである。

【００１０】請求項３記載の発明に係るマイクロプロセ
ッサは、ビット設定手段により第１の記憶手段のデータ
から上位２ビットを取り出し、第２の記憶手段のデータ
の下位２ビットに設定すると共に、第１の記憶手段のデ
ータを第２のシフタに入力し、左２ビット算術シフトを
行い、その第１の記憶手段に再び格納するようにしたも
のである。

【００１１】請求項４記載の発明に係るマイクロプロセ
ッサは、減算結果データの符号ビットが０の時には、そ
の減算器からの出力を第１のシフタに入力し左２ビット
算術シフトを行いその第２の記憶手段に再び格納すると
共に、その第３の記憶手段のデータを第２のシフタに入
力し左１ビット算術シフトしてビット機能付き選択手段
によって下位３ビットを１０１に設定しその結果をその
第３の記憶手段に再び格納し、減算結果データの符号ビ
ットが１の時には、その第２の記憶手段のデータを第１
のシフタに入力し左２ビット算術シフトを行いその第２
の記憶手段に再び格納すると共に、その第３の記憶手段
のデータを第２のシフタに入力し左１ビット算術シフト
してそのビット機能付き選択手段によって下位３ビット
を００１に設定しその結果をその第３の記憶手段に再び
格納するようにしたものである。

【００１２】請求項５記載の発明に係るマイクロプロセ
ッサは、第３の記憶手段のデータを第２のシフタに入力
し、右１ビット論理シフトし、その結果をその第３の記
憶手段に再び格納するようにしたものである。

【００１３】請求項６記載の発明に係るマイクロプロセ
ッサは、第１の記憶手段に被開平数を設定、第２の記憶
手段に１６進数の０を設定、第３の記憶手段に１６進数
の１を設定し、その第１の記憶手段のデータを左１ビッ
ト算術シフトすると共にその第１の記憶手段に再び格納
し、その第１の記憶手段のデータの上位から２ビットを
取り出しその第２の記憶手段に設定し、その第１の記憶
手段のデータを左２ビット算術シフトすると共にその第
１の記憶手段に再び格納し、その第２の記憶手段のデー
タからその第３の記憶手段のデータを減算し、減算結果
データの符号ビットが０である時には減算結果データを
左２ビット算術シフトしてその第２の記憶手段に格納
し、その第３の記憶手段のデータを左１ビット算術シフ
トすると共に下位３ビットを１０１に設定してその第３
の記憶手段に再び格納し、減算結果データの符号ビット
が１である時にはその第２の記憶手段のデータを左２ビ
ット算術シフトしてその第２の記憶手段に格納し、その
第３の記憶手段のデータを左１ビット算術シフトすると
共に下位３ビットを００１に設定してその第３の記憶手
段に再び格納し、その第３の記憶手段のデータを右１ビ
ット論理シフトしてその第３の記憶手段に再び格納する
ようにしたものである。

【００１４】請求項７記載の発明に係るマイクロプロセ
ッサは、減算器により第２の記憶手段のデータから第３
の記憶手段のデータを減算し、減算結果データの符号ビ
ットが０の時にはその減算器からの出力を第１のシフタ
に入力し、左１ビット算術シフトを行い第２の記憶手段
に再び格納すると共にその第１の記憶手段のデータを第
２のシフタに入力し、左１ビットシフトし、ビット機能
付き選択手段によって下位１ビットを１に設定し、その
結果をその第１の記憶手段に再び格納し、減算結果デー
タの符号ビットが１の時にはその第２の記憶手段のデー
タをその第１のシフタに入力し、左１ビット算術シフト
を行いその第２の記憶手段に再び格納すると共にその第
１の記憶手段のデータをその第２のシフタに入力し、左
１ビット算術シフトし、そのビット機能付き選択手段に
よって下位１ビットを１に設定し、その結果をその第１
の記憶手段に再び格納するようにしたものである。

【００１５】請求項８記載の発明に係るマイクロプロセ
ッサは、第２の記憶手段に被除数を設定、第３の記憶手
段に除数を設定し、その第２の記憶手段のデータから第
１の記憶手段のデータを減算し、減算結果データの符号
ビットが０である時には減算結果データを左２ビット算
術シフトしてその第２の記憶手段に格納し、その第１の
記憶手段のデータを左１ビット算術シフトして、下位１
ビットを１に設定しその第１の記憶手段に再び格納し、
減算結果データの符号ビットが１である時にはその第２
の記憶手段のデータを左２ビット算術シフトしてその第
２の記憶手段に格納し、その第１の記憶手段のデータを
左１ビット算術シフトして、下位１ビットを１に設定し
第１の記憶手段に再び格納するようにしたものである。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロプロセッサを示す構成図であり、以下の説明でデ
ータは第０ビットをＬＳＢ（リースト シグニフィカン
ト ビット）、第３１ビットをＭＳＢ（モースト シグ
ニフィカント ビット）とする。図において、１〜３は
それぞれ３２ビットのデータを記憶するレジスタ（第１
〜第３の記憶手段）、４はレジスタ２のデータからレジ
スタ３のデータを減算する３２ビットの減算器である。
５はレジスタ２のデータと減算器４の減算結果データか
ら一方を選択して出力するセレクタ（第１の選択手
段）、６はセレクタ５の出力データを左に１ビットまた
は左に２ビットシフトし、シフトアウトしたビットは切
り捨て、０をシフトインする３２ビットのシフタ（第１
のシフタ）である。

【００１７】７は３２ビットのデータを右または左に算
術シフトまたは論理シフトするシフタ（第２のシフ
タ）、８はシフタ７の出力をそのまま出力するか、もし
くはビット３１〜ビット３についてはシフタ７の出力の
ビット３１〜ビット３迄の２９ビットをそのまま出力
し、ビット２〜０について００１または１０１の設定の
いずれかを選択し出力するか、もしくはシフタ７の出力
のビット３１〜ビット１迄の３１ビットをそのまま出力
し、ビット０に１または０のいずれかを選択し設定する
ビット設定機能付きセレクタ（ビット機能付き選択手
段）である。９はレジスタ１からビット３１，３０を取
り出し、それぞれレジスタ２のビット１，０に直接設定
するビット設定回路（ビット設定手段）、１０はレジス
タ１のデータとレジスタ３のデータの一方を選択してシ
フタ７に出力するセレクタ（第２の選択手段）であり、
これらの構成によりデータ演算を行うデータパス部（演
算手段）１００を構成する。１０１は命令およびデータ
を記憶し、読み出しおよび書き込みを行うメモリ（第４
の記憶手段）、１０２はメモリ１０１からの命令をデコ
ードし、データパス部１００の命令制御およびデータの
転送制御を行うプログラム制御部（命令制御手段）であ
る。

【００１８】次に動作について説明する。まず、この構
成のマイクロプロセッサにおいて平方根演算のために用
いる命令動作について説明する。図２はＡＳＨ（アリス
メティック シフト）［＋１］命令の動作を示す説明図
であり、図２により、平方根演算の被開平数の桁合わせ
を行う命令（ＡＳＨ［＋１］とニーモニックで示す）の
動作を説明する。まず、レジスタ１のデータをセレクタ
１０を介してシフタ７に入力し、シフタ７において左１
ビットの算術シフトを行い、出力を再びレジスタ１に格
納する。図３はＬＳＸ（ロジカル シフト）［＋２］命
令の動作を示す説明図であり、図３により、平方根演算
に必要な機能の一部を行う左１ビット算術シフトの命令
（ＬＳＸ［＋２］とニーモニックで示す）の動作を説明
する。レジスタ２のビット１，０にレジスタ１のビット
３１，３０をビット設定回路９で設定し、同時にレジス
タ１のデータをセレクタ１０を介してシフタ７に出力
し、シフタ７によって左２ビット算術シフトし、レジス
タ１に再び格納する。

【００１９】図４はＳＱＲＴ（スクェア ルート）命令
の動作を示す説明図であり、図４により、平方根演算に
必要な機能の一部を行う命令（ＳＱＲＴとニーモニック
で示す）の動作を説明する。レジスタ２のデータからレ
ジスタ３のデータを減算器４により減算して減算結果デ
ータの符号が負になる場合はレジスタ２のデータ、正ま
たは０になる場合は減算器４の減算結果データをセレク
タ５で選択して出力し、さらに、シフタ６によって左２
ビットの算術シフトを行い、結果をレジスタ２に格納す
ると共に、レジスタ３のデータをシフタ７によって左１
ビットの算術シフトを行い、さらに、セレクタ８により
下位３ビットに減算器４による減算結果データの符号が
負になる場合は００１、正または０になる場合は１０１
を選択して設定し、結果をレジスタ３に格納する。

【００２０】図５はＬＳＨ（ロジカル シフト）［−
１］命令の動作を示す説明図であり、図５により、平方
根演算の結果の桁合わせを行う命令（ＬＳＨ［−１］と
ニーモニックで示す）の動作を説明する。レジスタ３の
データをセレクタ１０を介してシフタ７に出力し、シフ
タ７において右１ビットの論理シフトを行い、出力をレ
ジスタ３に格納する。

【００２１】次に、このマイクロプロセッサでは、図２
〜図５に示した動作を行う命令を用いることで開平によ
る平方根演算を実現できることを説明する。そのため、
まず、開平により平方根演算を行うアルゴリズムをフロ
ーチャートおよびレジスタ説明図で説明し、次に先ほど
述べた命令がこのフローチャートの各ステップを実現し
ていることにより、開平が実現できることを示す。図６
は開平により平方根演算を行うアルゴリズムを示すフロ
ーチャート、図７〜図９はレジスタ説明図である。図６
において示す各ステップ毎に説明する。

【００２２】ステップ１ レジスタ１に被開平数を、レジスタ３に開平演算のため
の部分和の初期値である０００００００１を、レジスタ
２に開平演算のための余りの初期値である００００００
００をそれぞれ設定する。 ステップ２ レジスタ１の被開平数を左１ビット算術シフトしてレジ
スタ１に格納、被開平数に対して開平演算のための桁合
わせを行う。 ステップ３ 被開平数から２ビット取り出すために、レジスタ１から
上位２ビットを取り出しレジスタ２の下位２ビットに設
定、余りに２ビット追加する。また、レジスタ１を左２
ビット算術シフトして再びレジスタ１に格納し、次の被
開平数の取り出しビットを準備する。

【００２３】ステップ４ レジスタ２のデータからレジスタ３のデータを減算し、
根の最下位ビットに１が来ると仮定した時の余りを求め
る。余りが０または正の値であれば根の最下位は１であ
るので、減算した結果を新しい余りとし、左２ビット算
術シフトしてレジスタ２に格納し、次の余りの取り出し
の準備をする。また、レジスタ３のデータを左１ビット
算術シフトして下位３ビットを１０１に設定し、根の次
のビットに１を設定すると共に次の根のビットが１であ
ったときの部分和を準備をする。また、余りが負の値で
あれば根の最下位は０であるので、レジスタ２のデータ
をそのまま新しい余りとし、左２ビット算術シフトして
レジスタ２に格納し、次の余りの取り出しの準備をす
る。また、レジスタ３のデータを左１ビット算術シフト
して下位３ビットを００１に設定し、根の最下位ビット
に０を設定すると共に次の根のビットが１であったとき
の部分和を準備する。 ステップ５ レジスタ３のデータを右１ビット論理シフトし、再びレ
ジスタ３に格納する。

【００２４】ステップ１からステップ５を図６〜図９に
示したように実行することで、３２ビットの被開平数に
対して３０から３１ビット精度で開平を行うことができ
る。次に、以上に示したアルゴリズムのうちステップ２
からステップ５を、アセンブラ言語で実現した場合のコ
ーディング例を示す。 ニーモニック 番号 ＡＳＨ［＋１］ １ ＬＳＸ［＋２］ ２ ＳＱＲＴ ３ ＬＳＸ［＋２］ ４ ＳＱＲＴ ５ …… …… ＬＳＸ［＋２］ ３１ ＳＱＲＴ ３２ ＳＱＲＴ ３３ …… …… ＳＱＲＴ ４６ ＳＱＲＴ ４７ ＬＳＨ［−２］ ４８ 番号 １ （１サイクル）１命令 ２〜３３ （３２サイクル）２命令（ＬＳＸ［＋２］
とＳＱＲＴ）の繰り返し１６回 ３４〜４７ （１４サイクル）１命令（ＳＱＲＴ）の繰
り返し１４回 ４８ （１サイクル）１命令 以上に示したとおり、この発明の実施の形態１によるマ
イクロプロセッサにおいては、３０から３１ビット精度
での平方根演算を４８サイクルで実現できる。

【００２５】実施の形態２．図１０はこの発明の実施の
形態２によるマイクロプロセッサを示す構成図である。
上記実施の形態１では、平方根の実現について示した
が、次に、図１に示した構成のマイクロプロセッサによ
る除算のために用いる命令とその動作を説明する。図１
０に図１の構成において除算に必要な機能を行う命令
（ＤＩＶとニーモニックで示す）の動作を説明する。

【００２６】レジスタ２のデータからレジスタ３のデー
タを減算器４により減算して減算結果データの符号が負
になる場合はレジスタ２のデータ、正または０になる場
合は減算器４の減算結果データをセレクタ５で選択して
出力し、さらに、シフタ６によって左１ビットの算術シ
フトを行い、結果をレジスタ２に格納すると共に、レジ
スタ１のデータをシフタ７によって左１ビットの算術シ
フトを行い、さらに、セレクタ８により下位１ビットに
減算器４による減算結果の符号が負になる場合は０、正
または０になる場合は１を選択して設定し、結果をレジ
スタ１に格納する。

【００２７】さて、このマイクロプロセッサでは図１０
の動作を行う命令を用いることで除算を実現できること
を説明する。そのため、まず、除算を行うアルゴリズム
をフローチャートおよびレジスタ説明図で説明し、次に
先ほど述べた命令がこのフローチャートの各ステップを
実現していることにより、除算が実現できることを示
す。図１１は除算を行うアルゴリズムを示すフローチャ
ート、図１２，１３はレジスタ説明図である。図１１に
おいて示す各ステップ毎に説明する。

【００２８】ステップ１ レジスタ２に被除数を、レジスタ３に除数をそれぞれ設
定する。 ステップ２ レジスタ２のデータからレジスタ３のデータを減算し、
商の最下位に１が来ると仮定した時の余りを求める。余
りが０または正の値であれば商の最下位は１であるの
で、減算した結果を新しい余りとし、左１ビット算術シ
フトしてレジスタ２に格納し、次の余りの取り出しを準
備する。また、レジスタ１のデータを左１ビット算術シ
フトして下位１ビットを１に設定して、商の最下位１を
設定する。また、余りが負の値であれば根の最下位は０
であるので、レジスタ２のデータをそのまま新しい余り
とし、左１ビット算術シフトしてレジスタ２に格納し、
次の余りの取り出しを準備する。また、レジスタ１のデ
ータを左１ビット算術シフトして下位１ビットを０に設
定して、商の最下位に０を設定する。

【００２９】次に、以上に示したアルゴリズムのうち、
ステップ２を、アセンブラ言語で実現した場合のコーデ
ィング例を示す。 ニーモニック 番号 ＤＩＶ １ ＤＩＶ ２ ＤＩＶ ３ …… …… ＤＩＶ ３１ ＤＩＶ ３２ 番号 １〜３２ （３２サイクル）１命令（ＤＩＶ）の繰り
返し３２回 以上に示したとおり、３２ビットの除算が３２サイクル
で実現できる。また、除算を実現するために必要なハー
ドウェアは、平方根を実現するためのハードウェアとほ
とんど共通化でき、これらの機能を備えたマイクロプロ
セッサの実現に必要なハードウェア量を削減できる。

【００３０】

【発明の効果】以上のように、請求項１記載の発明によ
れば、第１から第３の記憶手段、減算器、第１の選択手
段、第１のシフタ、第２の選択手段、第２のシフタ、ビ
ット設定機能付き選択手段、ビット設定手段から成る演
算手段と、第４の記憶手段と、その第４の記憶手段に格
納された制御プログラムに基づいて演算手段を制御する
命令制御手段とを備えるように構成したので、平方根演
算および除算のためのハードウェアを構成できると共
に、平方根演算および除算のどちらか一方だけを実現し
た場合と同じ程度のハードウェア量で実現できるため、
全体として小型化することができ、かつ、ソフトウェア
のみで実現した場合に比べて速く平方根または除算が実
行できる効果がある。

【００３１】請求項２記載の発明によれば、第２のシフ
タにより左１ビット算術シフトするように構成したの
で、被開平数の桁合わせを行い、２ビットずつ取り出す
演算を容易にすることができる効果がある。

【００３２】請求項３記載の発明によれば、ビット設定
手段により上位２ビットを取り出し、下位２ビットに設
定すると共に、第２のシフタにより左２ビット算術シフ
トするように構成したので、平方根の被開平数を２ビッ
トずつ取り出し、平方根演算のための値の設定ができる
効果がある。

【００３３】請求項４記載の発明によれば、減算結果デ
ータの符号ビットが０の時には、減算器からの出力を左
２ビット算術シフトし第２の記憶手段に格納すると共
に、第３の記憶手段のデータを左１ビット算術シフトし
て下位３ビットを１０１に設定しその結果を第３の記憶
手段に再び格納し、減算結果データの符号ビットが１の
時には、第２の記憶手段のデータを左２ビット算術シフ
トして第２の記憶手段に格納すると共に、第３の記憶手
段のデータを左１ビット算術シフトして下位３ビットを
００１に設定しその結果を第３の記憶手段に再び格納す
るように構成したので、根の１桁と余りを求め、また、
根を＋１ビットシフト、余りを＋２ビットシフトして、
次の開平のための桁合わせを同時に１サイクルで行える
効果がある。

【００３４】請求項５記載の発明によれば、第２のシフ
タにより右１ビット論理シフトするように構成したの
で、第１の記憶手段の桁合わせと下位２ビットに設定し
た０１の値をクリアして、小数点位置を正しくすること
で根を得ることができる効果がある。

【００３５】請求項６記載の発明によれば、第１の記憶
手段に被開平数を設定、第２の記憶手段に１６進数の０
を設定、第３の記憶手段に１６進数の１を設定し、第１
の記憶手段のデータを左１ビット算術シフトすると共に
第１の記憶手段に再び格納し、第１の記憶手段のデータ
の上位から２ビットを取り出し第２の記憶手段に設定
し、第１の記憶手段のデータを左２ビット算術シフトす
ると共に第１の記憶手段に再び格納し、第２の記憶手段
のデータからその第３の記憶手段のデータを減算し、減
算結果データの符号ビットが０である時には減算結果デ
ータを左２ビット算術シフトして第２の記憶手段に格納
し、第３の記憶手段のデータを左１ビット算術シフトす
ると共に下位３ビットを１０１に設定して第３の記憶手
段に再び格納し、減算結果データの符号ビットが１であ
る時には第２の記憶手段のデータを左２ビット算術シフ
トして第２の記憶手段に格納し、第３の記憶手段のデー
タを左１ビット算術シフトすると共に下位３ビットを０
０１に設定して第３の記憶手段に再び格納し、第３の記
憶手段のデータを右１ビット論理シフトしてその第３の
記憶手段に再び格納するように構成したので、開平によ
り平方根演算を行うことができる効果がある。

【００３６】請求項７記載の発明によれば、減算結果デ
ータの符号ビットが０の時には減算器からの出力を左１
ビット算術シフトし第２の記憶手段に再び格納すると共
に第１の記憶手段のデータを左１ビットシフトし、下位
１ビットを１に設定し、第１の記憶手段に再び格納し、
減算結果データの符号ビットが１の時には第２の記憶手
段のデータを左１ビット算術シフトし第２の記憶手段に
再び格納すると共に第１の記憶手段のデータを左１ビッ
ト算術シフトし、下位１ビットを１に設定し、その結果
を第１の記憶手段に再び格納するように構成したので、
商の１桁と余りを求め、また、商を＋１ビットシフト、
余りを＋２ビットシフトして、次の除算のための桁合わ
せを同時に１サイクルで行える効果がある。

【００３７】請求項８記載の発明によれば、第２の記憶
手段に被除数を設定、第３の記憶手段に除数を設定し、
第２の記憶手段のデータから第１の記憶手段のデータを
減算し、減算結果データの符号ビットが０である時には
減算結果データを左２ビット算術シフトして第２の記憶
手段に格納し、第１の記憶手段のデータを左１ビット算
術シフトして、下位１ビットを１に設定し第１の記憶手
段に再び格納し、減算結果データの符号ビットが１であ
る時には第２の記憶手段のデータを左２ビット算術シフ
トして第２の記憶手段に格納し、第１の記憶手段のデー
タを左１ビット算術シフトして、下位１ビットを１に設
定し第１の記憶手段に再び格納するように構成したの
で、開平により除算を行うことができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるマイクロプロ
セッサを示す構成図である。

【図２】 ＡＳＨ命令の動作を示す説明図である。

【図３】 ＬＳＸ命令の動作を示す説明図である。

【図４】 ＳＱＲＴ命令の動作を示す説明図である。

【図５】 ＬＳＨ命令の動作を示す説明図である。

【図６】 開平により平方根演算を行うアルゴリズムを
示すフローチャートである。

【図７】 レジスタ説明図である。

【図８】 レジスタ説明図である。

【図９】 レジスタ説明図である。

【図１０】 この発明の実施の形態２によるマイクロプ
ロセッサを示す構成図である。

【図１１】 除算を行うアルゴリズムを示すフローチャ
ートである。

【図１２】 レジスタ説明図である。

【図１３】 レジスタ説明図である。

【符号の説明】

１〜３ レジスタ（第１〜第３の記憶手段）、４ 減算
器、５ セレクタ（第１の選択手段）、６ シフタ（第
１のシフタ）、７ シフタ（第２のシフタ）、８ ビッ
ト設定機能付きセレクタ（ビット機能付き選択手段）、
９ ビット設定回路（ビット設定手段）、１０ セレク
タ（第２の選択手段）、１００ データパス部（演算手
段）、１０１ メモリ（第４の記憶手段）、１０２ プ
ログラム制御部（命令制御手段）。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ８の整数倍のビット長のデータを基本単
   位として扱うマイクロプロセッサにおいて、データを記
   憶する第１から第３の記憶手段、上記第２の記憶手段か
   ら被減数データを入力すると共に上記第３の記憶手段か
   ら減数データを入力してそれらの減算結果データを出力
   する減算器、上記減算器から入力された減算結果データ
   の符号ビットに基づいてその減算器の減算結果データお
   よび上記第２の記憶手段のデータのうち一方を選択して
   出力する第１の選択手段、上記第１の選択手段により選
   択されたデータを１ビットまたは２ビット左シフトして
   上記第２の記憶手段に設定する第１のシフタ、上記第１
   の記憶手段および上記第３の記憶手段のデータのうち一
   方を選択して出力する第２の選択手段、上記第２の選択
   手段により選択されたデータを左１ビット算術シフト，
   左２ビット算術シフトまたは右１ビット論理シフトして
   出力する第２のシフタ、上記第２のシフタから入力され
   たデータに対して、全ビットそのまま出力するか、もし
   くは下位３ビットについては００１または１０１のいず
   れかのビットを設定し他のビットは入力データをそのま
   ま出力するか、もしくは下位１ビットについては０また
   は１のいずれかのビットを設定し他のビットは入力デー
   タをそのまま出力するかを選択するビット設定機能付き
   選択手段、上記第１の記憶手段のデータの上位２ビット
   を上記第２の記憶手段の下位２ビットに設定するビット
   設定手段から成る演算手段と、上記演算手段とデータの
   入出力を行うと共にその演算手段の制御プログラムを記
   憶する第４の記憶手段と、上記第４の記憶手段に格納さ
   れた制御プログラムに基づいて上記演算手段を制御する
   命令制御手段とを備えたことを特徴とするマイクロプロ
   セッサ。
2. 【請求項２】 演算手段は、命令制御手段の制御に基づ
   いて、第１の記憶手段のデータを第２の選択手段を介し
   て第２のシフタに入力し、左１ビット算術シフトを行
   い、ビット設定機能付き選択手段を介してその第１の記
   憶手段に再び格納することを特徴とする請求項１記載の
   マイクロプロセッサ。
3. 【請求項３】 演算手段は、命令制御手段の制御に基づ
   いて、ビット設定手段により第１の記憶手段のデータか
   ら上位２ビットを取り出し、第２の記憶手段のデータの
   下位２ビットに設定すると共に第１の記憶手段のデータ
   を第２の選択手段を介して第２のシフタに入力し、左２
   ビット算術シフトを行いビット設定機能付き選択手段を
   介してその第１の記憶手段に再び格納することを特徴と
   する請求項１記載のマイクロプロセッサ。
4. 【請求項４】 演算手段は、命令制御手段の制御に基づ
   いて、減算器により第２の記憶手段のデータから第３の
   記憶手段のデータを減算し、減算結果データの符号ビッ
   トが０の時にはその減算器からの出力を第１の選択手段
   を介して第１のシフタに入力し左２ビット算術シフトを
   行い、その第２の記憶手段に再び格納すると共に、その
   第３の記憶手段のデータを第２の選択手段を介して第２
   のシフタに入力し左１ビット算術シフトして、ビット機
   能付き選択手段によって下位３ビットを１０１に設定
   し、その結果をその第３の記憶手段に再び格納し、減算
   結果データの符号ビットが１の時にはその第２の記憶手
   段のデータをその第１の選択手段を介して第１のシフタ
   に入力し、左２ビット算術シフトを行いその第２の記憶
   手段に再び格納すると共に、その第３の記憶手段のデー
   タをその第２の選択手段を介して第２のシフタに入力
   し、左１ビット算術シフトし、そのビット機能付き選択
   手段によって下位３ビットを００１に設定し、その結果
   をその第３の記憶手段に再び格納することを特徴とする
   請求項１記載のマイクロプロセッサ。
5. 【請求項５】 演算手段は、命令制御手段の制御に基づ
   いて、第３の記憶手段のデータを第２の選択手段を介し
   て第２のシフタに入力し、右１ビット論理シフトし、そ
   の結果をその第３の記憶手段に再び格納することを特徴
   とする請求項１記載のマイクロプロセッサ。
6. 【請求項６】 演算手段は、命令制御手段の制御に基づ
   いて、第１の記憶手段に被開平数を設定、第２の記憶手
   段に１６進数の０を設定、第３の記憶手段に１６進数の
   １を設定し、請求項２記載のマイクロプロセッサによ
   り、その第１の記憶手段のデータを左１ビット算術シフ
   トすると共にその第１の記憶手段に再び格納し、請求項
   ３記載のマイクロプロセッサにより、その第１の記憶手
   段のデータの上位から２ビットを取り出しその第２の記
   憶手段に設定し、その第１の記憶手段のデータを左２ビ
   ット算術シフトすると共にその第１の記憶手段に再び格
   納し、請求項４記載のマイクロプロセッサにより、その
   第２の記憶手段のデータからその第３の記憶手段のデー
   タを減算し、減算結果データの符号ビットが０である時
   には減算結果データを左２ビット算術シフトしてその第
   ２の記憶手段に格納し、その第３の記憶手段のデータを
   左１ビット算術シフトすると共に下位３ビットを１０１
   に設定してその第３の記憶手段に再び格納し、減算結果
   データの符号ビットが１である時にはその第２の記憶手
   段のデータを左２ビット算術シフトしてその第２の記憶
   手段に格納し、その第３の記憶手段のデータを左１ビッ
   ト算術シフトすると共に下位３ビットを００１に設定し
   てその第３の記憶手段に再び格納し、請求項５記載のマ
   イクロプロセッサにより、その第３の記憶手段のデータ
   を右１ビット論理シフトしてその第３の記憶手段に再び
   格納することを特徴とするマイクロプロセッサ。
7. 【請求項７】 演算手段は、命令制御手段の制御に基づ
   いて、減算器により第２の記憶手段のデータから第３の
   記憶手段のデータを減算し、減算結果データの符号ビッ
   トが０の時にはその減算器からの出力を第１の選択手段
   を介して第１のシフタに入力し、左１ビット算術シフト
   を行い第２の記憶手段に再び格納すると共にその第１の
   記憶手段のデータを第２の選択手段を介して第２のシフ
   タに入力し、左１ビットシフトし、ビット機能付き選択
   手段によって下位１ビットを１に設定し、その結果をそ
   の第１の記憶手段に再び格納し、減算結果データの符号
   ビットが１の時にはその第２の記憶手段のデータをその
   第１の選択手段を介してその第１のシフタに入力し、左
   １ビット算術シフトを行いその第２の記憶手段に再び格
   納すると共にその第１の記憶手段のデータをその第２の
   選択手段を介してその第２のシフタに入力し、左１ビッ
   ト算術シフトし、そのビット機能付き選択手段によって
   下位１ビットを１に設定し、その結果をその第１の記憶
   手段に再び格納することを特徴とする請求項１記載のマ
   イクロプロセッサ。
8. 【請求項８】 演算手段は、命令制御手段の制御に基づ
   いて、第２の記憶手段に被除数を設定、第３の記憶手段
   に除数を設定し、請求項７記載のマイクロプロセッサに
   より、その第２の記憶手段のデータから第１の記憶手段
   のデータを減算し、減算結果データの符号ビットが０で
   ある時には減算結果データを左２ビット算術シフトして
   その第２の記憶手段に格納し、その第１の記憶手段のデ
   ータを左１ビット算術シフトして、下位１ビットを１に
   設定しその第１の記憶手段に再び格納し、減算結果デー
   タの符号ビットが１である時にはその第２の記憶手段の
   データを左２ビット算術シフトしてその第２の記憶手段
   に格納し、その第１の記憶手段のデータを左１ビット算
   術シフトして、下位１ビットを１に設定し第１の記憶手
   段に再び格納することを特徴とするマイクロプロセッ
   サ。