JPH10116245A - Ｄｍａ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】ＤＭＡ情報をもとに転送元から転送先へのデー
タ転送を制御するＤＭＡ制御装置に関し，データ転送速
度を低下させないようなＤＭＡ情報の獲得を可能にし，
また，一度のＤＭＡの起動で二度のＤＭＡ転送を行う手
段を提供することにより，ＤＭＡ転送の全体としての処
理時間の短縮を図る。 【解決手段】ＤＭＡ情報獲得用の専用バスを用いること
により，またはデータ転送の途切れを利用してデータ転
送用のバスを獲得することにより，ＤＭＡ情報獲得手段
１によって，一つのＤＭＡ情報によるデータ転送途中に
次のＤＭＡ情報を獲得する。また，通知手段６によりロ
ーカルバッファ５へのデータの準備／未準備を監視し，
転送元からローカルバッファ５へのＤＭＡと，ローカル
バッファ５から転送先へのＤＭＡの２回のＤＭＡを一度
のＤＭＡ起動で制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，計算機システム等
においてＣＰＵを介さずにデータ転送を行うＤＭＡ制御
装置に関する。

【０００２】ＤＭＡ（Direct Memory Access）は，例え
ばメインメモリと入出力アダプタ等の間でＣＰＵを介さ
ずに行うデータ転送である。ＤＭＡによれば効率的にデ
ータ転送を行うことができるが，本発明は，さらにＤＭ
Ａ情報も含めた全体としての転送処理時間の短縮を図る
ものである。

【０００３】

【従来の技術】ＤＭＡを行うためには，転送元アドレ
ス，転送先アドレス，転送量等のＤＭＡ情報が必要であ
り，その情報によりＤＭＡコントローラがデータ転送を
行う。このＤＭＡ情報は，レジスタに格納されたり，メ
モリに格納されたりするが，１回のＤＭＡ起動で複数の
ＤＭＡ情報を獲得して複数回ＤＭＡ転送を行うような場
合，すなわちＤＭＡ転送がチェーンで結ばれる場合に
は，ＤＭＡ情報のデータ量がＤＭＡ転送の回数により変
化するため，メモリ上に置かれることが一般的である。

【０００４】ＤＭＡ転送は，以下の手順で行われる。 ＤＭＡ情報を獲得する。 転送元アドレスから転送データを獲得する。通常は
データの転送に伴い転送元アドレスがインクリメントさ
れるが，転送元がＦＩＦＯ等のように一定アドレスの場
合もある。

【０００５】 転送先アドレスへ転送データを出力す
る。通常はデータの転送に伴い転送先アドレスがインク
リメントされるが，転送先がＦＩＦＯ等のように一定ア
ドレスの場合もある。

【０００６】ＤＭＡ転送がチェーンで結ばれる場合に
は，上記の手順の後，再び手順から繰り返すことに
なる。

【０００７】

【発明が解決しようとする課題】従来，ＤＭＡ転送がチ
ェーンで結ばれる場合には，一つのＤＭＡ情報によるデ
ータ転送を行った後に，次のＤＭＡ情報の獲得を行な
い，同様に転送処理を繰り返していた。ＤＭＡ情報の獲
得と実際のデータ転送とを交互に繰り返すため，ＤＭＡ
情報を獲得するときにはデータの転送を行うことができ
ず，ＤＭＡ情報の獲得に時間がかかると，全体としての
データ転送速度が低下するという問題があった。

【０００８】また，公衆回線等の接続を行うネットワー
クアダプタ等においては，回線側の通信速度がＩＯバス
（入出力バス）の速度に比べてかなり遅く，また通常，
バイト単位の転送が発生するなどの理由により，ＩＯバ
ス側の効率が悪くなるため，一度，転送データをローカ
ルバッファにためてから，まとめてＩＯバスに転送した
り（受信時），ＩＯバスからまとめてローカルバッファ
にためたデータを少しずつ回線側に転送したり（送信
時）することが多い。

【０００９】この場合には，ローカルバッファへのデー
タ転送とローカルバッファからのデータ転送という二度
の転送が発生することになるが，転送元からローカルバ
ッファへの転送終了後にローカルバッファから転送先へ
の転送が行われる必要があるため，ＣＰＵなどがローカ
ルバッファへの転送終了を割り込み等によって確認した
後，ローカルバッファから転送先へのＤＭＡの起動をか
け直す必要があり，処理時間が多くかかっていた。

【００１０】本発明は上記問題点の解決を図り，第一
に，データ転送速度を低下させないようなＤＭＡ情報獲
得手段を提供すること，第二に，ローカルバッファを使
用する場合でも一度のＤＭＡ起動で二度のＤＭＡ転送が
行われるような手段を提供することにより，ＤＭＡ転送
の全体としての処理時間の短縮を可能にすることを目的
とする。

【００１１】

【課題を解決するための手段】図１は，本発明の原理ブ
ロック図であり，図１（Ａ）は，データ転送を低下させ
ないでＤＭＡ情報を獲得する構成例，図１（Ｂ）は，ロ
ーカルバッファを使用する場合でも一度のＤＭＡ起動に
よって転送を行うことができるようにした構成例を示し
ている。

【００１２】図１（Ａ）に示すＤＭＡ情報獲得手段１
は，一つのＤＭＡ情報によるデータ転送途中に次のＤＭ
Ａ情報を獲得する手段である。ＤＭＡ情報保持手段２
は，複数のＤＭＡ情報を保持することができる記憶手段
である。転送制御手段３は，ＤＭＡ情報保持手段２に保
持されたＤＭＡ情報をもとに転送元から転送先へのデー
タ転送を制御する手段であり，一つのＤＭＡ情報による
転送終了後に，ＤＭＡ情報獲得手段１によって前もって
獲得した次のＤＭＡ情報によりデータ転送を続ける制御
を行う。

【００１３】ＤＭＡ情報獲得手段１の実現方法として，
例えば以下の二つの方法がある。一つは，ＤＭＡによる
データ転送用のバスとは別に，ＤＭＡ情報獲得用の専用
バスを設け，この専用バスを利用して，ＤＭＡによるデ
ータ転送中に次のＤＭＡ情報を獲得できるようにする方
法である。このようにすると，図１（Ａ１）に示すよう
に，１番目のＤＭＡ情報によるデータ転送中に，２番
目のＤＭＡ情報を獲得し，１番目のデータ転送が終了
すると，直ちに２番目のＤＭＡ情報によるデータ転送
を開始することができる。

【００１４】もう一つは，図１（Ａ２）に示すような方
法である。例えば，ネットワークアダプタ等へのデータ
転送では，回線側の通信速度はＩＯバスの通信速度に比
較して遅いため，データ転送とデータ転送の間隔が空い
てしまう。すなわち，１番目のＤＭＡ情報によるデー
タ転送において，図１（Ａ２）に示すように，実際のデ
ータ転送とデータ転送との間に生じた空き時間を利用し
て，データ転送用のバスを用いることにより，次のＤＭ
Ａ情報を獲得する。

【００１５】図１（Ｂ）に示す転送制御手段４は，ＤＭ
Ａ情報を保持する記憶手段（図示省略）と，ＤＭＡデー
タ転送のためのローカルバッファ５と，このローカルバ
ッファ５上にＤＭＡ転送元のデータが準備できているか
否かを通知する通知手段６と，通知手段６によりデータ
が準備できていないことが通知されると，ローカルバッ
ファ５上から転送先へのＤＭＡ転送を停止する停止手段
７と，通知手段６によりデータが準備できていることが
通知されると，ローカルバッファ５上から転送先へのＤ
ＭＡ転送を再開する再開手段８とを備える。

【００１６】ＤＭＡ転送元からローカルバッファ５への
データ転送の終了を，直接，転送制御手段４が認識し，
データ転送が終了して転送元のデータが準備できるまで
は，ローカルバッファ５から転送先へのＤＭＡを，停止
手段７によって停止させ，ローカルバッファ５上にデー
タが準備できると，転送先へのＤＭＡを再開手段８によ
って再開する。このように制御することにより，一度の
ＤＭＡ起動で２回のＤＭＡ転送を制御できることにな
る。

【００１７】通知手段６は，例えば転送元データが準備
できたことを示す所定の制御情報保持手段（図示省略）
またはＤＭＡ情報の中に設けられた制御ビットをポーリ
ングにより確認することにより，転送元データがローカ
ルバッファ５上に準備できているか準備できていないか
を確認し，例えば割り込み信号によって停止手段７また
は再開手段８への通知を行う。

【００１８】

【発明の実施の形態】図２は，本発明の適用システムの
例を示す。本発明は，もちろんこれに限られるわけでは
ないが，例えば図２に示すような計算機システムに適用
される。

【００１９】中央処理装置（ＣＰＵ）１００は，逐次，
命令をフェッチして実行する装置である。メインメモリ
１０１は，プログラムやデータを記憶する記憶装置であ
る。バスブリッジ１０２は，ＣＰＵバスとＩＯバス１０
３とを接続するインタフェース装置である。ＩＯバス１
０３は，入出力用のデータを転送するためのバスであ
る。

【００２０】ネットワークアダプタ１０４は，ＣＰＵ１
００等の計算機をネットワークに接続するためのアダプ
タであって，ＩＯバス１０３との間でデータを送受信す
るＩＯバス制御部１０５，ローカルメモリ１０７，通信
回線１１０に対するデータ送受信のための回線制御を行
うネットワーク制御部１０９，これらを接続する内部バ
ス１０８を持つ。

【００２１】本発明は，ＩＯバス制御部１０５が持つＤ
ＭＡ制御回路１０６等に係り，メインメモリ１０１から
ネットワークアダプタ１０４内のローカルメモリ１０７
へのデータ転送，もしくはローカルメモリ１０７からメ
インメモリ１０１へのデータ転送におけるＤＭＡ制御，
またはメインメモリ１０１とネットワーク制御部１０９
間のローカルメモリ１０７を介したデータ転送のＤＭＡ
制御を効率よく行うものである。

【００２２】［ＤＭＡ制御回路の第１の実施の形態］図
３は，ＤＭＡ制御回路の構成を示すブロック図である。
ＤＭＡ情報保持部１１は，転送元アドレス，転送先アド
レス，転送量（転送するデータのサイズ），次のＤＭＡ
情報がある場合にそのＤＭＡ情報をチェーンするための
ＤＭＡ情報アドレスなどからなるＤＭＡ情報を保持す
る。ＤＭＡ情報保持部１１は，例えば図２に示すメイン
メモリ１０１内に設けられる。

【００２３】次ＤＭＡ情報獲得制御回路１０は，ＤＭＡ
情報保持部１１へアドレスと読み出しの制御信号を送
り，チェーンされたＤＭＡ情報を事前に獲得するための
制御回路である。読み出されたＤＭＡ情報は，専用バス
２３を介して，次転送元アドレスレジスタ１２（転送元
アドレス），次転送カウンタ１３（転送量），次転送先
アドレスレジスタ１４（転送先アドレス），次ＤＭＡ情
報アドレスレジスタ１５（チェーン情報）にセットされ
る。

【００２４】次転送元アドレスレジスタ１２内の転送元
アドレス，次転送カウンタ１３内の転送量，次転送先ア
ドレスレジスタ１４内の転送先アドレス，次ＤＭＡ情報
アドレスレジスタ１５内のチェーン情報は，次のＤＭＡ
データ転送の開始時に，それぞれ転送元アドレスレジス
タ１６，転送カウンタ１７，転送先アドレスレジスタ１
８，ＤＭＡ情報アドレスレジスタ１９へ送られ，一つの
ＤＭＡ情報によるデータ転送が開始される。

【００２５】ＤＭＡ情報アドレスレジスタ１９の内容
は，次ＤＭＡ情報獲得制御回路１０へ送られ，次のＤＭ
Ａ情報が存在すれば，その獲得に用いられる。転送元制
御回路２０は，転送元アドレスレジスタ１６から転送元
アドレスと，転送カウンタ１７から転送量とを読み出
し，その転送元アドレスとデータの転送を要求する制御
系信号とを転送元へ送り，バス上に送られてきた転送元
データを，ライト制御により内部のバッファ２２に書き
込む。書き込みが終了すると，転送先制御回路２１へデ
ータの取込み完了を通知する。

【００２６】転送先制御回路２１は，転送元制御回路２
０からの取込み完了の通知により転送先アドレスレジス
タ１８から読み出した転送先アドレスと，データ転送の
制御系信号を転送先へ送り，リード制御によってバッフ
ァ２２から読み出したデータを転送先へ送る。その転送
完了を転送元制御回路２０と次ＤＭＡ情報獲得制御回路
１０へ通知する。

【００２７】一つのＤＭＡ情報により転送カウンタ１７
に設定された転送量分のデータ転送が完了すると，既に
次ＤＭＡ情報獲得制御回路１０によって次のＤＭＡ情報
が，次転送元アドレスレジスタ１２，次転送カウンタ１
３，次転送先アドレスレジスタ１４，次ＤＭＡ情報アド
レスレジスタ１５に設定されているので，それらを転送
元アドレスレジスタ１６，転送カウンタ１７，転送先ア
ドレスレジスタ１８，ＤＭＡ情報アドレスレジスタ１９
へ移し，転送元制御回路２０は，直ちに次のＤＭＡ情報
によるデータ転送を開始する。以下，同様にＤＭＡデー
タ転送を続ける。

【００２８】図４は，図３に示す転送元制御回路のブロ
ック図である。図４において，転送アドレスカウンタ３
０は，図３に示す転送元アドレスレジスタ１６からのア
ドレス値が設定されるカウンタである。転送アドレスカ
ウンタ３０の保持するアドレス値は，転送元からのデー
タの取込みごとに，そのデータ取込み単位分ずつインク
リメントされる。

【００２９】転送カウンタ３１は，図３に示す転送カウ
ンタ１７からの転送量が設定されるカウンタであり，転
送元からのデータの取込みが行われると，そのデータ取
込み単位分ずつデクリメントされる。

【００３０】転送量判定回路３２は，１回のバースト転
送で転送するデータ量を決定する回路であり，テンポラ
リのバッファ量と，転送カウンタ３１が示す残り転送量
と，転送元バースト長とにより転送量を決定し，転送ア
ドレスカウンタ３０のインクリメント量と転送カウンタ
３１のデクリメント量を制御するとともに，転送元バス
制御回路３４および図３に示す転送先制御回路２１に転
送量を通知する。

【００３１】転送元バス獲得回路３３は，ＣＰＵ等から
のＤＭＡ起動指示によるスタート信号により，転送アド
レスカウンタ３０，転送カウンタ３１へのカウンタロー
ドタイミング信号を出力し，また，データを取り込むた
めのバス獲得を要求するバスリクエスト信号を出力す
る。バスリクエスト信号に対して，バスの使用許可を示
すバスグラント信号が届くと，その旨を転送元バス制御
回路３４へ通知する。

【００３２】転送元バス制御回路３４は，転送アドレス
カウンタ３０からの転送元アドレスと，データ・サイズ
と，ストローブ信号とを転送元へ送り，また転送アドレ
スカウンタ３０のインクリメントタイミング信号および
転送カウンタ３１のデクリメントタイミング信号を出力
する。バス上にデータが送られたことを示すアクノリッ
ジ信号が到着すると，バッファ制御回路３５へ通知す
る。

【００３３】バッファ制御回路３５は，図３に示すバッ
ファ２２に対して，ライトタイミング信号とライトアド
レスとを出力し，バッファ２２へのバス上のデータの書
き込みを制御する。バッファ制御回路３５は，バッファ
２２へのデータの取込みが終了すると，図３に示す転送
先制御回路２１へのスタート信号を出力する。

【００３４】図５は，図３に示す転送先制御回路のブロ
ック図である。図５において，転送アドレスカウンタ４
０は，図３に示す転送先アドレスレジスタ１４からのア
ドレス値が設定されるカウンタである。転送アドレスカ
ウンタ４０の保持するアドレス値は，転送先へのデータ
転送ごとに，そのデータ転送量分ずつインクリメントさ
れる。

【００３５】転送カウンタ４１は，図４に示す転送元制
御回路の転送量判定回路３２から送られた転送先データ
転送量が設定されるカウンタであり，転送先へのデータ
の転送が行われると，そのデータ転送量分ずつデクリメ
ントされる。

【００３６】転送量判定回路４２は，１回のバースト転
送で転送するデータ量を決定する回路であり，転送元制
御回路２０からの転送量と，転送先バースト長とにより
転送量を決定し，転送アドレスカウンタ４０のインクリ
メント量と転送カウンタ４１のデクリメント量を制御す
るとともに，転送先バス制御回路４４に転送量を通知す
る。

【００３７】転送先バス獲得回路４３は，図３に示す転
送元制御回路のバッファ制御回路３５からのスタート信
号により，転送アドレスカウンタ４０，転送カウンタ４
１へのカウンタロードタイミング信号を出力し，また，
データを転送するためのバス獲得を要求するバスリクエ
スト信号を出力する。バスリクエスト信号に対して，バ
スの使用許可を示すバスグラント信号が届くと，その旨
を転送先バス制御回路４４へ通知する。

【００３８】転送先バス制御回路４４は，転送アドレス
カウンタ４０からの転送先アドレスと，データ・サイズ
と，ストローブ信号とをバスへ出力し，これに伴い，バ
ッファ制御回路４５は，図３に示すバッファ２２に対し
て，リードタイミング信号とリードアドレスとを出力す
ることにより，バッファ２２からデータを読み出して転
送先へのデータ転送を制御する。バッファ制御回路４５
は，バッファ２２からのデータ転送が終了すると，図３
に示す転送元制御回路２０へのスタート信号を出力す
る。

【００３９】また，転送先バス制御回路４４は，転送ア
ドレスカウンタ４０のインクリメントタイミング信号お
よび転送カウンタ４１のデクリメントタイミング信号を
出力する。

【００４０】図６は，図３に示す次ＤＭＡ情報獲得制御
回路のブロック図である。図５において，ＤＭＡ情報先
頭アドレスレジスタ４６は，ＤＭＡの起動前に，あらか
じめＤＭＡ情報の先頭アドレス（図３に示すＤＭＡ情報
保持部１１のアドレス）が設定されるレジスタであり，
最初のＤＭＡ転送に用いるＤＭＡ情報を獲得する場合に
用いられる。ＤＭＡ情報アドレスレジスタ１９は，図３
に示すＤＭＡ情報アドレスレジスタ１９であり，最初の
ＤＭＡ情報以外のチェーンされたＤＭＡ情報の獲得に用
いられる。

【００４１】ＤＭＡ情報保持部制御回路４７は，図３に
示すＤＭＡ情報保持部１１からのＤＭＡ情報の読み出し
を制御する回路であり，ＤＭＡスタート信号により，最
初はＤＭＡ情報先頭アドレスレジスタ４６から，２回目
以降はＤＭＡ情報アドレスレジスタ１９からのアドレス
をロードし，そのアドレスとストローブ信号とリードイ
ネーブル信号とを出力することにより，ＤＭＡ情報の読
み出しを制御する。

【００４２】アドレスレジスタ制御回路４８は，図３に
示す次転送元アドレスレジスタ１２，次転送カウンタ１
３，次転送先アドレスレジスタ１４，次ＤＭＡ情報アド
レスレジスタ１５の内容を，転送元アドレスレジスタ１
６，転送カウンタ１７，転送先アドレスレジスタ１８，
ＤＭＡ情報アドレスレジスタ１９へ移すアドレスレジス
タセットタイミング信号を出力するとともに，ＤＭＡ情
報保持部１１から読み出したＤＭＡ情報を，次転送元ア
ドレスレジスタ１２，次転送カウンタ１３，次転送先ア
ドレスレジスタ１４，次ＤＭＡ情報アドレスレジスタ１
５にそれぞれセットする次アドレスレジスタセットタイ
ミング信号を出力する。その後，図３に示す転送元制御
回路２０へのスタート信号を出力する。

【００４３】図７は，以上の各回路の動作を示すタイミ
ングチャートである。図７の（ａ）は各回路の動作タイ
ミングを制御するクロック信号のクロックエッジを示し
ている。（ｂ）〜（ｖ）はそれぞれ前述した説明におけ
る次のような信号である。

【００４４】（ｂ）：ＤＭＡスタート信号 （ｃ）：ＤＭＡ情報ストローブ等の信号 （ｄ）：次アドレスレジスタセットタイミング信号 （ｅ）：アドレスレジスタセットタイミング信号 （ｆ）：転送元制御回路スタート信号 （ｇ）：転送元カウンタロードタイミング信号 （ｈ）：転送元バスリクエスト信号 （ｉ）：転送元バスグラント信号 （ｊ）：転送元バスストローブ等の信号 （ｋ）：転送元バスアクノリッジ信号 （ｌ）：バッファライト信号等 （ｍ）：転送元カウンタデクリメント／インクリメント
タイミング信号 （ｎ）：転送先制御回路スタート信号 （ｏ）：転送先カウンタロードタイミング信号 （ｐ）：転送先バスリクエスト信号 （ｑ）：転送先バスグラント信号 （ｒ）：転送先バスストローブ等の信号 （ｓ）：転送先バスアクノリッジ信号 （ｔ）：バッファリード信号等 （ｕ）：転送先カウンタデクリメント／インクリメント
タイミング信号 （ｖ）：転送元制御回路スタート信号 図７のタイミングチャートに示すように，（ｏ）の転送
先カウンタロードタイミング信号の出力によって，図３
に示す転送元アドレスレジスタ１６〜ＤＭＡ情報アドレ
スレジスタ１９が空きになるので，次転送元アドレスレ
ジスタ１２〜次ＤＭＡ情報アドレスレジスタ１５の値を
移すことができるようになる。そこで，（ｅ）のアドレ
スレジスタセットタイミング信号，（ｃ）のＤＭＡ情報
ストローブ等の信号をＯＮにし，続いて（ｄ）の次アド
レスレジスタセットタイミング信号をＯＮにする。これ
によってＤＭＡによるデータ転送と，次のＤＭＡ情報の
読み出しとが，時間的に並列に実行される。

【００４５】［ＤＭＡ制御回路の第２の実施の形態］図
８は，ＤＭＡ制御回路の他の構成を示すブロック図であ
る。次ＤＭＡ情報獲得制御回路５０によって，一つのＤ
ＭＡ情報によるデータ転送途中に次のＤＭＡ情報を獲得
する点については，図３に示すＤＭＡ制御回路と同じで
ある。

【００４６】しかし，図３に示すＤＭＡ制御回路では，
ＤＭＡ情報の獲得に専用バス２３を用いていたのに対
し，図８に示すＤＭＡ制御回路では，ＤＭＡ情報の獲得
にデータ転送用のバスを用い，バスをＤＭＡ情報の獲得
とデータ転送とで共用する点が異なる。ただし，一つの
ＤＭＡ情報によるデータ転送が完了する前に，次のＤＭ
Ａ情報を獲得するため，図１（Ａ２）に示すように，実
際のデータ転送の途切れによるバスの空き時間を利用し
て，次のＤＭＡ情報の獲得を行う。

【００４７】これは，図２に示すようなシステムにおい
て，ネットワーク制御部１０９側の通信速度は，ＣＰＵ
１００側のＩＯバス１０３の通信速度に比較して遅いた
め，ＩＯバス１０３を用いたデータ転送とデータ転送の
間隔が空いてしまうことに着目し，その空き時間を次の
ＤＭＡ情報の獲得に用いるようにしたものである。

【００４８】そのため，転送元制御回路５９と転送先制
御回路６０との間でデータの取込み完了，転送完了の通
知を行い，取込み完了によってバスに空きが生じたとき
に，次ＤＭＡ情報獲得制御回路５０に対して，次のＤＭ
Ａ情報の獲得が可能であることを通知する。次ＤＭＡ情
報獲得制御回路５０は，これによって，バスリクエスト
信号を出力し，バスの使用許可（バスグラント）を得た
後，次のＤＭＡ情報を読み出す。読み出したＤＭＡ情報
は，次転送元アドレスレジスタ５１，次転送カウンタ５
２，次転送先アドレスレジスタ５３，次ＤＭＡ情報アド
レスレジスタ５４にセットする。

【００４９】他の構成部分については，図３のＤＭＡ制
御回路と同様であるので，説明の繰り返しを省略する。 ［ＤＭＡ制御回路の第３の実施の形態］図９は，ＤＭＡ
制御回路の他の構成を示すブロック図である。

【００５０】図９において，ローカルバッファ７６は，
例えば図２に示すネットワークアダプタ１０４内のロー
カルメモリ１０７に相当し，通信回線１１０へのデータ
送信時には，転送元ＤＭＡ制御部７０は，図２のメイン
メモリ１０１からローカルメモリ１０７（ローカルバッ
ファ７６）へのデータ転送を制御し，転送先ＤＭＡ制御
部８０は，ローカルメモリ１０７からネットワーク制御
部１０９の内部バッファへのデータ転送を制御する。な
お，データ転送がネットワーク制御部１０９側からＣＰ
Ｕ１００側へ行われるような逆方向の場合も，以下に説
明する基本的動作等は同様である。

【００５１】図９に示すＤＭＡ制御回路では，メインメ
モリ１０１からローカルバッファ７６へのＤＭＡデータ
転送と，ローカルバッファ７６からネットワーク制御部
１０９等へのＤＭＡデータ転送の二度のＤＭＡを，ＣＰ
Ｕ１００からの一度のＤＭＡ起動によって行うことがで
きるようになっている。

【００５２】このため，転送元ＤＭＡ制御部７０は，転
送元データを書き込むためのローカルバッファ７６のア
ドレスを保持する転送元ローカルバッファアドレスレジ
スタ７１と，転送元のメインメモリ１０１（図２）のア
ドレスを保持する転送元アドレスレジスタ７２と，転送
量をカウントするための転送元転送カウンタ７３と，転
送元からのデータの取込みを制御する転送元制御回路７
４とを持つ。

【００５３】一方，転送先ＤＭＡ制御部８０は，ローカ
ルバッファ７６からデータを読み出すためのアドレスを
保持する転送先ローカルバッファアドレスレジスタ８１
と，転送先の例えばネットワーク制御部１０９が持つバ
ッファのアドレスを保持する転送先アドレスレジスタ８
２と，転送量をカウントするための転送先転送カウンタ
８３と，転送先へのデータの転送を制御する転送先制御
回路８４とを持つ。

【００５４】他に，転送先制御回路８４は，ローカルバ
ッファ７６上から転送先へのＤＭＡ転送の停止を制御す
る停止制御回路８５と，ローカルバッファ７６上から転
送先へのＤＭＡ転送の再開を制御する再開制御回路８６
とを持つ。

【００５５】本発明は，転送先制御回路８４が停止制御
回路８５と再開制御回路８６とを持つことと，これらを
動作させるための通知手段７５を持つことが，従来技術
と特に異なる。

【００５６】転送元制御回路７４は，転送元ローカルバ
ッファアドレスレジスタ７１と，転送元アドレスレジス
タ７２と，転送元転送カウンタ７３の値をもとに，転送
元アドレスとデータ取込みのための制御信号を転送元へ
送り，転送元から送られてきたデータをローカルバッフ
ァ７６に書き込む。

【００５７】通知手段７５は，ローカルバッファ７６上
にＤＭＡ転送元のデータが準備できているか否かを，例
えば特定の制御ビットをポーリングすることによって監
視し，その情報を停止制御回路８５および再開制御回路
８６へ通知する。これにより，停止制御回路８５および
再開制御回路８６は，転送先制御回路８４に対し，それ
ぞれＤＭＡ転送の停止／再開の指示を出す。

【００５８】転送先制御回路８４は，転送先ローカルバ
ッファアドレスレジスタ８１と，転送先アドレスレジス
タ８２と，転送先転送カウンタ８３の値をもとに，転送
先アドレスとデータ転送のための制御信号を転送先へ送
り，ローカルバッファ７６から転送先データを読み出し
て，転送先へ送る。

【００５９】図１０は，本実施の形態に用いるＤＭＡ情
報のデータ構造の例を示す。ＤＭＡ転送に用いるＤＭＡ
情報は，例えば図１０に示すように，転送元アドレスと
転送先アドレスと転送量と各種制御情報とからなる。制
御情報は，次のＤＭＡ情報のチェーンの有無，チェーン
のためのアドレス情報，転送終了をＤＭＡ転送の要求元
へ割り込みによって通知するか否かなどの情報を持つ。
他に，本実施の形態では，ＤＭＡ転送の作業用制御ビッ
トとして，この制御情報内に準備／未準備制御ビット８
８が設けられる。準備／未準備制御ビット８８は，初期
値は“０”であり，ローカルバッファ７６内にデータが
未準備であることを示す。転送元制御回路７４がローカ
ルバッファ７６内にデータを書き込むと，“１”にな
り，データが準備できたことを示す。

【００６０】この例では，ＤＭＡ転送時にはあらかじめ
ローカルバッファ７６に，ＤＭＡ情報が用意されるよう
になっており，転送元ＤＭＡ制御部７０はそのＤＭＡ情
報の先頭アドレスを保持している。転送元制御回路７４
が，ローカルバッファ７６内へのデータの取込みに伴
い，準備／未準備制御ビット８８を“１”にセットし，
これによって，通知手段７５はローカルバッファ７６上
にデータが準備できたことを知る。なお，ＤＭＡ情報内
の制御ビットを作業フラグとして用いる代わりに，あら
かじめ定められたローカルバッファ７６内の特定アドレ
スのビットを用いるようにしてもよい。

【００６１】このように，通知手段７５が介在して，転
送元から転送先へのＤＭＡ転送の引き継ぎを行うので，
ＣＰＵ１００からの一度のＤＭＡ起動で２回のＤＭＡ転
送を制御することが可能になる。

【００６２】［ＤＭＡ制御回路の第４の実施の形態］図
１１は，ＤＭＡ制御回路のさらに他の構成を示すブロッ
ク図である。図１１に示すＤＭＡ制御回路の各部の基本
的動作は図９に示すＤＭＡ制御回路とほぼ同様である。

【００６３】図１１に示すＤＭＡ制御回路の図９に示す
回路との大きな違いは，通知手段９０であり，図９の通
知手段７５がＤＭＡ情報の制御ビットをポーリングによ
り監視していたのに対し，本実施の形態による通知手段
９０は，転送元制御回路７４から転送終了の通知を受
け，それを割り込み信号によって転送先ＤＭＡ制御部８
０の停止制御回路８５，再開制御回路８６に通知する点
が異なる。

【００６４】本実施の形態によっても，ＣＰＵ１００か
らの一度のＤＭＡ起動で２回のＤＭＡ転送を制御するこ
とが可能になる。

【００６５】

【発明の効果】以上説明したように，本発明によれば，
データ転送速度を低下させることなく，チェーンでつな
がれたＤＭＡ情報を獲得し，ＤＭＡ転送の全体としての
処理時間を短縮させることが可能になる。また，一度の
ＤＭＡ起動によって２回のＤＭＡ転送を制御することが
できるので，効率のよい通信が可能になる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の適用システムの例を示す図である。

【図３】ＤＭＡ制御回路の構成を示すブロック図であ
る。

【図４】図３に示す転送元制御回路のブロック図であ
る。

【図５】図３に示す転送先制御回路のブロック図であ
る。

【図６】図３に示す次ＤＭＡ情報獲得制御回路のブロッ
ク図である。

【図７】回路の動作を示すタイミングチャートである。

【図８】ＤＭＡ制御回路の他の構成を示すブロック図で
ある。

【図９】ＤＭＡ制御回路の他の構成を示すブロック図で
ある。

【図１０】ＤＭＡ情報のデータ構造の例を示す図であ
る。

【図１１】ＤＭＡ制御回路のさらに他の構成を示すブロ
ック図である。

【符号の説明】

１ ＤＭＡ情報獲得手段 ２ ＤＭＡ情報保持手段 ３ 転送制御手段 ４ 転送制御手段 ５ ローカルバッファ ６ 通知手段 ７ 停止手段 ８ 再開手段

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のＤＭＡ情報を保持する記憶手段を
   持ち，保持されたＤＭＡ情報をもとに転送元から転送先
   へのデータ転送を制御するＤＭＡ制御装置であって，一
   つのＤＭＡ情報によるデータ転送途中に次のＤＭＡ情報
   を獲得するＤＭＡ情報獲得手段と，一つのＤＭＡ情報に
   よる転送終了後に，前もって獲得した次のＤＭＡ情報に
   よってデータ転送を続ける制御手段とを備えることを特
   徴とするＤＭＡ制御装置。
2. 【請求項２】 請求項１記載のＤＭＡ制御装置におい
   て，前記ＤＭＡ情報獲得手段は，ＤＭＡによるデータ転
   送用のバスとは別に，ＤＭＡ情報獲得用の専用バスを持
   つことを特徴とするＤＭＡ制御装置。
3. 【請求項３】 請求項１記載のＤＭＡ制御装置におい
   て，前記ＤＭＡ情報獲得手段は，ＤＭＡによるデータ転
   送用のバスをＤＭＡ情報の獲得のために使用し，一つの
   ＤＭＡ情報によるデータ転送における，部分的な転送と
   部分的な転送との間に生じた空いた時間にデータ転送用
   バスを用いて次のＤＭＡ情報を獲得するようにしたこと
   を特徴とするＤＭＡ制御装置。
4. 【請求項４】 ＤＭＡ情報を保持する記憶手段とＤＭＡ
   データ転送のためのローカルバッファとを持ち，保持さ
   れたＤＭＡ情報をもとに転送元から転送先へのデータ転
   送を制御するＤＭＡ制御装置であって，前記ローカルバ
   ッファ上にＤＭＡ転送元のデータが準備できているか否
   かを通知する通知手段と，前記通知手段によりデータが
   準備できていないことが通知されると，前記ローカルバ
   ッファ上から転送先へのＤＭＡ転送を停止する停止手段
   と，前記通知手段によりデータが準備できていることが
   通知されると，前記ローカルバッファ上から転送先への
   ＤＭＡ転送を再開する再開手段とを備えることを特徴と
   するＤＭＡ制御装置。
5. 【請求項５】 請求項４記載のＤＭＡ制御装置におい
   て，前記通知手段は，転送元データが準備できたことを
   示す所定の制御情報保持手段またはＤＭＡ情報の中に設
   けられた制御情報をポーリングにより確認することによ
   り，転送元データが前記ローカルバッファ上に準備でき
   ているか準備できていないかを確認する手段であること
   を特徴とするＤＭＡ制御装置。
6. 【請求項６】 請求項４記載のＤＭＡ制御装置におい
   て，前記通知手段は，転送元データが準備できたことを
   割り込み信号によって通知する手段であることを特徴と
   するＤＭＡ制御装置。