JPH10116301A - Ｌｓｉチップレイアウト装置 - Google Patents
Ｌｓｉチップレイアウト装置Info
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- JPH10116301A JPH10116301A JP8269554A JP26955496A JPH10116301A JP H10116301 A JPH10116301 A JP H10116301A JP 8269554 A JP8269554 A JP 8269554A JP 26955496 A JP26955496 A JP 26955496A JP H10116301 A JPH10116301 A JP H10116301A
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Abstract
(57)【要約】
【課題】 ブロック数及びピンペア数の低減を図り、配
置や配線に余裕及び自由度を与えるとともに、チップ全
体の収容性を良くすることが可能なＬＳＩチップレイア
ウト装置を提供する。 【解決手段】 テクノロジマッピング手段１はテクノロ
ジマッピングを行い、ネットリストａを作成する。仮想
ブロックマッピングライブラリ２にはプリミティブブロ
ックの組合せと、それと置換する仮想ブロック及び従来
の端子と引き上げた端子との対応とがマッピング情報と
して蓄積されている。仮想ブロックマッピング手段３は
仮想ブロックマッピングライブラリ２のマッピング情報
に基づいてネットリストａに対してピンペア数の多い箇
所の前後のブロックで区切り、そのブロックの仮想ブロ
ックへの置換えを行い、ネットリストｂを作成する。
置や配線に余裕及び自由度を与えるとともに、チップ全
体の収容性を良くすることが可能なＬＳＩチップレイア
ウト装置を提供する。 【解決手段】 テクノロジマッピング手段１はテクノロ
ジマッピングを行い、ネットリストａを作成する。仮想
ブロックマッピングライブラリ２にはプリミティブブロ
ックの組合せと、それと置換する仮想ブロック及び従来
の端子と引き上げた端子との対応とがマッピング情報と
して蓄積されている。仮想ブロックマッピング手段３は
仮想ブロックマッピングライブラリ２のマッピング情報
に基づいてネットリストａに対してピンペア数の多い箇
所の前後のブロックで区切り、そのブロックの仮想ブロ
ックへの置換えを行い、ネットリストｂを作成する。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩチップレイア
ウト装置に関し、特にＣＭＯＳ−ＬＳＩ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ−Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅ
ｇｒａｔｉｏｎ）の論理回路のマッピング及びレイアウ
トに関するものである。
ウト装置に関し、特にＣＭＯＳ−ＬＳＩ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ−Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅ
ｇｒａｔｉｏｎ）の論理回路のマッピング及びレイアウ
トに関するものである。
【０００２】
【従来の技術】一般に、ＬＳＩ論理回路合成のテクノロ
ジマッピングにおいては、総ゲート数が小さくなるよう
にするために、テクノロジ固有のプリミティブブロック
（その方法固有の論理の組合せを１つのブロックとした
もの）にマッピングしている。
ジマッピングにおいては、総ゲート数が小さくなるよう
にするために、テクノロジ固有のプリミティブブロック
（その方法固有の論理の組合せを１つのブロックとした
もの）にマッピングしている。
【０００３】従来、この種のテクノロジマッピングとし
ては、ｆａｎｏｕｔ＞１のネットでグラフを分割し、そ
のグラフ内で否定論理和（ＮＯＲ）回路及び否定（ＩＮ
Ｖ）回路だけで表現し、否定論理和回路と否定回路とが
交互に接続されている部分を一意の多入力否定論理和回
路で置換える方法等がある。この方法については、特開
平４−１２７２７５号広報等に開示されている。
ては、ｆａｎｏｕｔ＞１のネットでグラフを分割し、そ
のグラフ内で否定論理和（ＮＯＲ）回路及び否定（ＩＮ
Ｖ）回路だけで表現し、否定論理和回路と否定回路とが
交互に接続されている部分を一意の多入力否定論理和回
路で置換える方法等がある。この方法については、特開
平４−１２７２７５号広報等に開示されている。
【０００４】
【発明が解決しようとする課題】上述した従来のテクノ
ロジマッピングでは、総セル数を小さくすることはでき
るが、ブロック（固体）数、言い換えればその間のピン
ペア数を必ずしも小さくすることにはならない。ここ
で、セル数とはプリミティブブロックの大きさの単位を
示し、ピンペア数とはブロック間相互の出力ピンと入力
ピンの結線数を示している。例えば、図５に示すような
例の場合、ネットは１本で、ピンペア数は３（ブロック
ｃ，ｄ、ブロックｃ，ｅ、ブロックｃ，ｆを夫々接続す
る３本の配線）である。
ロジマッピングでは、総セル数を小さくすることはでき
るが、ブロック（固体）数、言い換えればその間のピン
ペア数を必ずしも小さくすることにはならない。ここ
で、セル数とはプリミティブブロックの大きさの単位を
示し、ピンペア数とはブロック間相互の出力ピンと入力
ピンの結線数を示している。例えば、図５に示すような
例の場合、ネットは１本で、ピンペア数は３（ブロック
ｃ，ｄ、ブロックｃ，ｅ、ブロックｃ，ｆを夫々接続す
る３本の配線）である。
【０００５】ところで、実際にこれらプリミティブブロ
ックの配置を行う場合にはほとんどプログラムによる自
動配置で行われるため、プリミティブブロックがある程
度拡散して配置される。その際、ブロック数／ピンペア
数が多いと、ブロックを迂回する為の余分な配線が多く
なり、また、まとまった配線領域が取り難くなり、配線
収容性が悪くなる。
ックの配置を行う場合にはほとんどプログラムによる自
動配置で行われるため、プリミティブブロックがある程
度拡散して配置される。その際、ブロック数／ピンペア
数が多いと、ブロックを迂回する為の余分な配線が多く
なり、また、まとまった配線領域が取り難くなり、配線
収容性が悪くなる。
【０００６】そこで、本発明の目的は上記の問題点を解
消し、ブロック数及びピンペア数の低減を図ることがで
き、配置や配線に余裕及び自由度を与えることができる
とともに、チップ全体の収容性を良くすることができる
ＬＳＩチップレイアウト装置を提供することにある。
消し、ブロック数及びピンペア数の低減を図ることがで
き、配置や配線に余裕及び自由度を与えることができる
とともに、チップ全体の収容性を良くすることができる
ＬＳＩチップレイアウト装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明によるＬＳＩチッ
プレイアウト装置は、ＬＳＩ論理回路を構成する素子を
予め設定された論理の組合せからなるプリミティブブロ
ックに置換えて前記ＬＳＩ論理回路のマッピング及びレ
イアウトを行うＬＳＩチップレイアウト装置であって、
各々予め設定された前記プリミティブブロックの組合せ
と少なくとも当該組合せ内部の配線パターン及び当該組
合せ外への入出力とが１つのブロックとして定義された
複数の仮想ブロックを蓄積する仮想ブロックマッピング
ライブラリと、前記プリミティブブロックで構成された
ネットリストに対してピンペア数の多い箇所から前記仮
想ブロックマッピングライブラリの内容に基づいた前記
仮想ブロックへの置換えを行ってマッピングするマッピ
ング手段と、前記マッピング手段によるマッピングに基
づいた配置結果に対して前記仮想ブロックを対応する前
記プリミティブブロックの組合せの配置及び前記プリミ
ティブブロック間の配線を示す配線データに戻す手段と
を備えている。
プレイアウト装置は、ＬＳＩ論理回路を構成する素子を
予め設定された論理の組合せからなるプリミティブブロ
ックに置換えて前記ＬＳＩ論理回路のマッピング及びレ
イアウトを行うＬＳＩチップレイアウト装置であって、
各々予め設定された前記プリミティブブロックの組合せ
と少なくとも当該組合せ内部の配線パターン及び当該組
合せ外への入出力とが１つのブロックとして定義された
複数の仮想ブロックを蓄積する仮想ブロックマッピング
ライブラリと、前記プリミティブブロックで構成された
ネットリストに対してピンペア数の多い箇所から前記仮
想ブロックマッピングライブラリの内容に基づいた前記
仮想ブロックへの置換えを行ってマッピングするマッピ
ング手段と、前記マッピング手段によるマッピングに基
づいた配置結果に対して前記仮想ブロックを対応する前
記プリミティブブロックの組合せの配置及び前記プリミ
ティブブロック間の配線を示す配線データに戻す手段と
を備えている。
【０００８】すなわち、本発明ではあるプリミティブブ
ロックの組合せで、テクノロジのルールを守る必要最低
限の面積での配置とその間の配線とを予め行う。その配
置でのプリミティブブロックの外辺を枠とし、従来持っ
ていた端子とプリミティブブロック間の配線パターンと
を端子とする仮想ブロックをライブラリとして用意す
る。この場合、プリミティブブロック間の配線パターン
は論理として使う可能性があるので、仮想ブロックの端
子としている。
ロックの組合せで、テクノロジのルールを守る必要最低
限の面積での配置とその間の配線とを予め行う。その配
置でのプリミティブブロックの外辺を枠とし、従来持っ
ていた端子とプリミティブブロック間の配線パターンと
を端子とする仮想ブロックをライブラリとして用意す
る。この場合、プリミティブブロック間の配線パターン
は論理として使う可能性があるので、仮想ブロックの端
子としている。
【０００９】テクノロジマッピングされたネットリスト
において、仮想ブロックに適応するプリミティブブロッ
クの組合せをその仮想ブロックに置換えるため、ピンぺ
ア数の多い箇所の前後のブロックで区切り、マッピング
を行う。仮想ブロックを当てはめた箇所は仮想ブロック
内のブロック間の配線が既に必要最小限の面積で行われ
ていることによって、その配線分のピンペア本数を実質
的に無視することができる。これによって、ネットリス
ト全体のピンペア数の低減を図ることが可能となる。
において、仮想ブロックに適応するプリミティブブロッ
クの組合せをその仮想ブロックに置換えるため、ピンぺ
ア数の多い箇所の前後のブロックで区切り、マッピング
を行う。仮想ブロックを当てはめた箇所は仮想ブロック
内のブロック間の配線が既に必要最小限の面積で行われ
ていることによって、その配線分のピンペア本数を実質
的に無視することができる。これによって、ネットリス
ト全体のピンペア数の低減を図ることが可能となる。
【００１０】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例の構
成を示すブロック図である。図において、本発明の一実
施例によるＬＳＩチップレイアウト装置はテクノロジマ
ッピング手段１と、仮想ブロックマッピングライブラリ
２と、仮想ブロックマッピング手段３と、組合せプリミ
ティブブロック配置・配線手段（以下、配置・配線手段
とする）４と、仮想ブロックレイアウトライブラリ５
と、既存プリミティブブロックレイアウトライブラリ６
と、ブロック配置手段７と、仮想ブロック・アートワー
クデータ変換手段（以下、変換手段とする）８とから構
成されている。
図面を参照して説明する。図１は本発明の一実施例の構
成を示すブロック図である。図において、本発明の一実
施例によるＬＳＩチップレイアウト装置はテクノロジマ
ッピング手段１と、仮想ブロックマッピングライブラリ
２と、仮想ブロックマッピング手段３と、組合せプリミ
ティブブロック配置・配線手段（以下、配置・配線手段
とする）４と、仮想ブロックレイアウトライブラリ５
と、既存プリミティブブロックレイアウトライブラリ６
と、ブロック配置手段７と、仮想ブロック・アートワー
クデータ変換手段（以下、変換手段とする）８とから構
成されている。
【００１１】テクノロジマッピング手段１は従来通りテ
クノロジマッピングを行い、ネットリストａを作成す
る。ここで、マッピング／テクノロジマッピングとは論
理合成ツール等を用いて論理もしくはブロックをテクノ
ロジ固有のプリミティブブロックに置換えることを示し
ている。
クノロジマッピングを行い、ネットリストａを作成す
る。ここで、マッピング／テクノロジマッピングとは論
理合成ツール等を用いて論理もしくはブロックをテクノ
ロジ固有のプリミティブブロックに置換えることを示し
ている。
【００１２】仮想ブロックマッピングライブラリ２には
プリミティブブロックの組合せと、それと置換する仮想
ブロック及び従来の端子と引き上げた端子との対応とが
マッピング情報として蓄積されている。
プリミティブブロックの組合せと、それと置換する仮想
ブロック及び従来の端子と引き上げた端子との対応とが
マッピング情報として蓄積されている。
【００１３】仮想ブロックマッピング手段３は仮想ブロ
ックマッピングライブラリ２に蓄積されたマッピング情
報に基づいて、テクノロジマッピング手段１で合成され
たネットリストａに対してピンペア数の多い箇所の前後
のブロックで区切り、そのブロックの仮想ブロックへの
置換えを行い、ネットリストｂを作成する。
ックマッピングライブラリ２に蓄積されたマッピング情
報に基づいて、テクノロジマッピング手段１で合成され
たネットリストａに対してピンペア数の多い箇所の前後
のブロックで区切り、そのブロックの仮想ブロックへの
置換えを行い、ネットリストｂを作成する。
【００１４】配置・配線手段４はプリミティブブロック
の組合せをテクノロジのルールを守る必要最小限度の面
積で配置し、その間の配線を行う。これをアートワーク
データとして保存する。ここで、アートワークデータと
は少なくともプリミティブブロックの配置及びプリミテ
ィブブロック間の配線を示している。
の組合せをテクノロジのルールを守る必要最小限度の面
積で配置し、その間の配線を行う。これをアートワーク
データとして保存する。ここで、アートワークデータと
は少なくともプリミティブブロックの配置及びプリミテ
ィブブロック間の配線を示している。
【００１５】仮想ブロックレイアウトライブラリ５には
予めアートワークデータの配置においてプリミティブブ
ロックの外辺を枠とし、従来持っていた端子及びそれら
プリミティブブロック間の配線を端子とする仮想ブロッ
クのレイアウト情報が蓄積されている。既存プリミティ
ブブロックレイアウトライブラリ６には既存のプリミテ
ィブブロックの外形及び端子を示すレイアウト情報が蓄
積されている。
予めアートワークデータの配置においてプリミティブブ
ロックの外辺を枠とし、従来持っていた端子及びそれら
プリミティブブロック間の配線を端子とする仮想ブロッ
クのレイアウト情報が蓄積されている。既存プリミティ
ブブロックレイアウトライブラリ６には既存のプリミテ
ィブブロックの外形及び端子を示すレイアウト情報が蓄
積されている。
【００１６】ブロック配置手段７は仮想ブロックマッピ
ング手段３で合成されたネットリストｂと、仮想ブロッ
クレイアウトライブラリ５に蓄積された仮想ブロックの
レイアウト情報と、既存プリミティブブロックレイアウ
トライブラリ６に蓄積されたレイアウト情報とを用いて
レイアウトツールによって配置を行い、レイアウトデー
タを作成する。
ング手段３で合成されたネットリストｂと、仮想ブロッ
クレイアウトライブラリ５に蓄積された仮想ブロックの
レイアウト情報と、既存プリミティブブロックレイアウ
トライブラリ６に蓄積されたレイアウト情報とを用いて
レイアウトツールによって配置を行い、レイアウトデー
タを作成する。
【００１７】変換手段８はブロック配置手段７で作成さ
れたレイアウトデータの仮想ブロックをアートワークデ
ータに戻す。また、変換手段８は必要であれば、ネット
リストｂ中の仮想ブロックに対しても元のプリミティブ
ブロックに戻し、その後に通常通りに配線を行う。
れたレイアウトデータの仮想ブロックをアートワークデ
ータに戻す。また、変換手段８は必要であれば、ネット
リストｂ中の仮想ブロックに対しても元のプリミティブ
ブロックに戻し、その後に通常通りに配線を行う。
【００１８】図２は本発明の一実施例による仮想ブロッ
クのライブラリ作成例を示す図であり、図３は本発明の
一実施例による仮想ブロックのマッピング例を示す図で
あり、図４は本発明の一実施例による仮想ブロックをア
ートワークデータに変換する例を示す図である。
クのライブラリ作成例を示す図であり、図３は本発明の
一実施例による仮想ブロックのマッピング例を示す図で
あり、図４は本発明の一実施例による仮想ブロックをア
ートワークデータに変換する例を示す図である。
【００１９】これら図１〜図４を参照して本発明の一実
施例の具体的な動作について説明する。ここでは２入力
１出力の論理積（ＡＮＤ）回路と２入力１出力の論理和
（ＯＲ）回路との組合せを仮想ブロックとし、論理積回
路の出力が論理和回路の一方に入力されるものとする。
施例の具体的な動作について説明する。ここでは２入力
１出力の論理積（ＡＮＤ）回路と２入力１出力の論理和
（ＯＲ）回路との組合せを仮想ブロックとし、論理積回
路の出力が論理和回路の一方に入力されるものとする。
【００２０】論理積回路及び論理和回路のブロックを隣
接配置し、論理積回路の出力から論理和回路の入力への
配線を行う。配線の繋がっていない端子と配線のパター
ンを１つの端子として引出し、これら論理積回路及び論
理和回路を配置したブロックの外辺を枠とし［図２
（ｂ）参照］、その外形及び配線をレイアウト情報とし
て仮想ブロックレイアウトライブラリ５に蓄積する。
接配置し、論理積回路の出力から論理和回路の入力への
配線を行う。配線の繋がっていない端子と配線のパター
ンを１つの端子として引出し、これら論理積回路及び論
理和回路を配置したブロックの外辺を枠とし［図２
（ｂ）参照］、その外形及び配線をレイアウト情報とし
て仮想ブロックレイアウトライブラリ５に蓄積する。
【００２１】すなわち、論理積回路の入力をＨ０１，Ｈ
０２、出力をＮ０１とし、論理和回路の入力をＨ０１，
Ｈ０２、出力をＮ０１とする［図２（ａ）参照］。これ
ら論理積回路及び論理和回路のブロックを隣接配置し、
論理和回路の入力Ｈ０１を仮想ブロックＡＯの入力ＩＮ
１とし、論理積回路の入力Ｈ０１，Ｈ０２を仮想ブロッ
クＡＯの入力ＩＮ２，ＩＮ３とするとともに、論理和回
路の出力Ｎ０１を仮想ブロックＡＯの出力ＯＵＴ１と
し、論理積回路の出力Ｎ０１と論理和回路の入力Ｈ０１
とを接続する配線パターンを仮想ブロックＡＯの出力Ｏ
ＵＴ２とする［図２（ｂ）参照］。
０２、出力をＮ０１とし、論理和回路の入力をＨ０１，
Ｈ０２、出力をＮ０１とする［図２（ａ）参照］。これ
ら論理積回路及び論理和回路のブロックを隣接配置し、
論理和回路の入力Ｈ０１を仮想ブロックＡＯの入力ＩＮ
１とし、論理積回路の入力Ｈ０１，Ｈ０２を仮想ブロッ
クＡＯの入力ＩＮ２，ＩＮ３とするとともに、論理和回
路の出力Ｎ０１を仮想ブロックＡＯの出力ＯＵＴ１と
し、論理積回路の出力Ｎ０１と論理和回路の入力Ｈ０１
とを接続する配線パターンを仮想ブロックＡＯの出力Ｏ
ＵＴ２とする［図２（ｂ）参照］。
【００２２】論理的接続に対しても同様に、マッピング
ライブラリとして用意し、仮想ブロックマッピングライ
ブラリ２に蓄積する。すなわち、論理積回路及び論理和
回路を１つの仮想ブロックＡＯとし、論理和回路の入力
Ｈ０１への入力ＩＮ１を仮想ブロックＡＯの入力ＩＮ１
とし、論理積回路の入力Ｈ０１，Ｈ０２への入力ＩＮ
２，ＩＮ３を仮想ブロックＡＯの入力ＩＮ２，ＩＮ３と
するとともに、論理和回路の出力Ｎ０１からの出力ＯＵ
Ｔ１を仮想ブロックＡＯの出力ＯＵＴ１とし、論理積回
路の出力Ｎ０１から論理和回路の入力Ｈ０１への出力を
仮想ブロックＡＯの出力ＯＵＴ２とする［図２（ｃ）参
照］。
ライブラリとして用意し、仮想ブロックマッピングライ
ブラリ２に蓄積する。すなわち、論理積回路及び論理和
回路を１つの仮想ブロックＡＯとし、論理和回路の入力
Ｈ０１への入力ＩＮ１を仮想ブロックＡＯの入力ＩＮ１
とし、論理積回路の入力Ｈ０１，Ｈ０２への入力ＩＮ
２，ＩＮ３を仮想ブロックＡＯの入力ＩＮ２，ＩＮ３と
するとともに、論理和回路の出力Ｎ０１からの出力ＯＵ
Ｔ１を仮想ブロックＡＯの出力ＯＵＴ１とし、論理積回
路の出力Ｎ０１から論理和回路の入力Ｈ０１への出力を
仮想ブロックＡＯの出力ＯＵＴ２とする［図２（ｃ）参
照］。
【００２３】テクノロジマッピング手段１でテクノロジ
マッピングされたネットリストａに対して、ピンペア数
が少なくなるように、仮想ブロックＡＯをマッピングす
る。本例では、まず個々のピンペア数を算出し、その数
が多い箇所から仮想ブロックＡＯに適合するパターンを
検出する。
マッピングされたネットリストａに対して、ピンペア数
が少なくなるように、仮想ブロックＡＯをマッピングす
る。本例では、まず個々のピンペア数を算出し、その数
が多い箇所から仮想ブロックＡＯに適合するパターンを
検出する。
【００２４】例えば図３（ａ）に示すネットリストで
は、まずピンペア数「３」の所に着目するとブロックＡ
とブロックＢとが仮想ブロックＡＯに適合するので、仮
想ブロックＡＯに置き換えられる。続いて、ピンペア数
「１」でブロックＣとブロックＦとが仮想ブロックＡＯ
に適合する。これらのブロックＡ，Ｂ，Ｃ，Ｆが仮想ブ
ロックＡＯに置換えられると、ピンペア数が「５」から
「３」に減少する［図３（ｂ）参照］。
は、まずピンペア数「３」の所に着目するとブロックＡ
とブロックＢとが仮想ブロックＡＯに適合するので、仮
想ブロックＡＯに置き換えられる。続いて、ピンペア数
「１」でブロックＣとブロックＦとが仮想ブロックＡＯ
に適合する。これらのブロックＡ，Ｂ，Ｃ，Ｆが仮想ブ
ロックＡＯに置換えられると、ピンペア数が「５」から
「３」に減少する［図３（ｂ）参照］。
【００２５】このようにして仮想ブロックＡＯに置換え
たネットリストｂを使い、先に作成したレイアウトライ
ブラリで配置を行う。その後、仮想ブロックＡＯを元の
プリミティブブロックの配置とそれらの間の配線とをア
ートワークデータに戻し（図４参照）、他の配線を行
う。尚、図４において、Ｉ００〜Ｉ０４は入力端子を示
し、Ｏ００〜Ｏ０２は出力端子を示している。
たネットリストｂを使い、先に作成したレイアウトライ
ブラリで配置を行う。その後、仮想ブロックＡＯを元の
プリミティブブロックの配置とそれらの間の配線とをア
ートワークデータに戻し（図４参照）、他の配線を行
う。尚、図４において、Ｉ００〜Ｉ０４は入力端子を示
し、Ｏ００〜Ｏ０２は出力端子を示している。
【００２６】このように、あるプリミティブブロックの
組合せで、テクノロジのルールを守る必要最低限の面積
での配置とその間の配線とを予め行い、その配置でのプ
リミティブブロックの外辺を枠とし、従来持っていた端
子とプリミティブブロック間の配線パターンとを端子と
する仮想ブロックＡＯを仮想ブロックマッピングライブ
ラリ２に蓄積するとともに、テクノロジマッピング手段
１でテクノロジマッピングされたネットリストａにおい
て仮想ブロックＡＯに適応するプリミティブブロックの
組合せをその仮想ブロックＡＯに置換えるため、仮想ブ
ロックマッピング手段３でピンぺア数の多い箇所の前後
のブロックで区切ってからマッピングを行うことによっ
て、組合せたプリミティブブロック間の配置・配線を最
小限の面積に抑えることができる。
組合せで、テクノロジのルールを守る必要最低限の面積
での配置とその間の配線とを予め行い、その配置でのプ
リミティブブロックの外辺を枠とし、従来持っていた端
子とプリミティブブロック間の配線パターンとを端子と
する仮想ブロックＡＯを仮想ブロックマッピングライブ
ラリ２に蓄積するとともに、テクノロジマッピング手段
１でテクノロジマッピングされたネットリストａにおい
て仮想ブロックＡＯに適応するプリミティブブロックの
組合せをその仮想ブロックＡＯに置換えるため、仮想ブ
ロックマッピング手段３でピンぺア数の多い箇所の前後
のブロックで区切ってからマッピングを行うことによっ
て、組合せたプリミティブブロック間の配置・配線を最
小限の面積に抑えることができる。
【００２７】よって、従来のライブラリを使用しなが
ら、擬似的にピンペア数を減らし、他のプリミティブブ
ロックの配置や配線に余裕と自由度とを与え、チップ全
体の収容性を良くすることができる。また、組合された
ブロックは位置関係が固定されるので、より精度の良い
遅延見積りを行うことができる。
ら、擬似的にピンペア数を減らし、他のプリミティブブ
ロックの配置や配線に余裕と自由度とを与え、チップ全
体の収容性を良くすることができる。また、組合された
ブロックは位置関係が固定されるので、より精度の良い
遅延見積りを行うことができる。
【００２８】
【発明の効果】以上説明したように本発明によれば、Ｌ
ＳＩ論理回路を構成する素子を予め設定された論理の組
合せからなるプリミティブブロックに置換えてＬＳＩ論
理回路のマッピング及びレイアウトを行うＬＳＩチップ
レイアウト装置において、各々予め設定されたプリミテ
ィブブロックの組合せ及び当該組合せ外への入出力端子
が１つのブロックとして定義された複数の仮想ブロック
を蓄積する仮想ブロックマッピングライブラリの内容に
基づいてプリミティブブロックで構成されたネットリス
トに対してピンペア数の多い箇所から仮想ブロックへの
変換を行ってマッピングし、このマッピングに基づいた
配置結果に対して仮想ブロックを対応するプリミティブ
ブロックの組合せの配置及びプリミティブブロック間の
配線を示す配線データに戻すことによって、ブロック数
及びピンペア数の低減を図ることができ、配置や配線に
余裕及び自由度を与えることができるとともに、チップ
全体の収容性を良くすることができるという効果があ
る。
ＳＩ論理回路を構成する素子を予め設定された論理の組
合せからなるプリミティブブロックに置換えてＬＳＩ論
理回路のマッピング及びレイアウトを行うＬＳＩチップ
レイアウト装置において、各々予め設定されたプリミテ
ィブブロックの組合せ及び当該組合せ外への入出力端子
が１つのブロックとして定義された複数の仮想ブロック
を蓄積する仮想ブロックマッピングライブラリの内容に
基づいてプリミティブブロックで構成されたネットリス
トに対してピンペア数の多い箇所から仮想ブロックへの
変換を行ってマッピングし、このマッピングに基づいた
配置結果に対して仮想ブロックを対応するプリミティブ
ブロックの組合せの配置及びプリミティブブロック間の
配線を示す配線データに戻すことによって、ブロック数
及びピンペア数の低減を図ることができ、配置や配線に
余裕及び自由度を与えることができるとともに、チップ
全体の収容性を良くすることができるという効果があ
る。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例による仮想ブロックのライブ
ラリ作成例を示す図である。
ラリ作成例を示す図である。
【図３】本発明の一実施例による仮想ブロックのマッピ
ング例を示す図である。
ング例を示す図である。
【図４】本発明の一実施例による仮想ブロックをアート
ワークデータに変換する例を示す図である。
ワークデータに変換する例を示す図である。
【図５】ピンペア数の概念を示す図である。
１ テクノロジマッピング手段 ２ 仮想ブロックマッピングライブラリ ３ 仮想ブロックマッピング手段 ４ 組合せプリミティブブロック配置・配線手段 ５ 仮想ブロックレイアウトライブラリ ６ 既存プリミティブブロックレイアウトライブラリ ７ ブロック配置手段 ８ 仮想ブロック・アートワークデータ変換手段
Claims (3)
- 【請求項１】 ＬＳＩ論理回路を構成する素子を予め設
定された論理の組合せからなるプリミティブブロックに
置換えて前記ＬＳＩ論理回路のマッピング及びレイアウ
トを行うＬＳＩチップレイアウト装置であって、各々予
め設定された前記プリミティブブロックの組合せと少な
くとも当該組合せ内部の配線パターン及び当該組合せ外
への入出力とが１つのブロックとして定義された複数の
仮想ブロックを蓄積する仮想ブロックマッピングライブ
ラリと、前記プリミティブブロックで構成されたネット
リストに対してピンペア数の多い箇所から前記仮想ブロ
ックマッピングライブラリの内容に基づいた前記仮想ブ
ロックへの置換えを行ってマッピングするマッピング手
段と、前記マッピング手段によるマッピングに基づいた
配置結果に対して前記仮想ブロックを対応する前記プリ
ミティブブロックの組合せの配置及び前記プリミティブ
ブロック間の配線を示す配線データに戻す手段とを有す
ることを特徴とするＬＳＩチップレイアウト装置。 - 【請求項２】 前記マッピング手段は、前記ネットリス
トにおいて前記ピンペア数が多い箇所から前記仮想ブロ
ックに適合する前記プリミティブブロックの組合せを示
すパターンを順次検出した後に当該パターンを前記仮想
ブロックに置換えてマッピングするよう構成したことを
特徴とする請求項１記載のＬＳＩチップレイアウト装
置。 - 【請求項３】 前記複数の仮想ブロック各々の外枠及び
前記入出力端子をレイアウト情報として蓄積する仮想ブ
ロックレイアウトライブラリと、前記マッピング手段で
前記仮想ブロックに置換えられたネットリスト及び前記
仮想ブロックレイアウトライブラリの内容に基づいて前
記プリミティブブロック及び前記仮想ブロックの配置を
行う手段とを含むことを特徴とする請求項１または請求
項２記載のＬＳＩチップレイアウト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8269554A JPH10116301A (ja) | 1996-10-11 | 1996-10-11 | Ｌｓｉチップレイアウト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8269554A JPH10116301A (ja) | 1996-10-11 | 1996-10-11 | Ｌｓｉチップレイアウト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116301A true JPH10116301A (ja) | 1998-05-06 |
Family
ID=17474005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8269554A Withdrawn JPH10116301A (ja) | 1996-10-11 | 1996-10-11 | Ｌｓｉチップレイアウト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10116301A (ja) |
-
1996
- 1996-10-11 JP JP8269554A patent/JPH10116301A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |