JPH10116903A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10116903A JPH10116903A JP28916796A JP28916796A JPH10116903A JP H10116903 A JPH10116903 A JP H10116903A JP 28916796 A JP28916796 A JP 28916796A JP 28916796 A JP28916796 A JP 28916796A JP H10116903 A JPH10116903 A JP H10116903A
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- JP
- Japan
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- insulating film
- wirings
- semiconductor device
- wiring
- glass
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 配線の寄生容量を低減し、なおかつ配線上に
保護膜を形成できる配線の形成方法を提供できるように
する。 【解決手段】 層間絶縁膜１１上に金属配線１を形成し
た後、前記金属配線１と金属配線１との間を塗布ガラス
２により充填し、次に、絶縁膜３にて被覆し、続いて基
板をフッ酸系エッチング液ＨＦに浸漬し、前記塗布ガラ
ス２上に絶縁膜３を被覆する時に、前記塗布ガラス２か
らの脱ガスにより前記絶縁膜３中に形成されたピンホー
ル４からフッ酸系エッチング液ＨＦを浸入させ、前記塗
布ガラス２と前記絶縁膜３とのエッチレートの差を利用
して前記金属配線１間に充填した前記塗布ガラス２を選
択的に除去する。
保護膜を形成できる配線の形成方法を提供できるように
する。 【解決手段】 層間絶縁膜１１上に金属配線１を形成し
た後、前記金属配線１と金属配線１との間を塗布ガラス
２により充填し、次に、絶縁膜３にて被覆し、続いて基
板をフッ酸系エッチング液ＨＦに浸漬し、前記塗布ガラ
ス２上に絶縁膜３を被覆する時に、前記塗布ガラス２か
らの脱ガスにより前記絶縁膜３中に形成されたピンホー
ル４からフッ酸系エッチング液ＨＦを浸入させ、前記塗
布ガラス２と前記絶縁膜３とのエッチレートの差を利用
して前記金属配線１間に充填した前記塗布ガラス２を選
択的に除去する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特に、半導体装置の配線間の絶縁方法に関
する。
法に係わり、特に、半導体装置の配線間の絶縁方法に関
する。
【０００２】
【従来の技術】従来の半導体装置の金属配線は、例えば
特開平６−１８１２６３号公報に示されるように、配線
間は平坦化及び絶縁のためＳＯＧ（Spin On Glass)と呼
ばれる塗布ガラスにより充填されているが、半導体装置
の高速化のためには配線間の寄生容量を減少させること
が有利であり（例えばT.Enoki et al:エレクトロニクス
レター、Vol.22,No.2,pp68(1986)に記載されている）。
その具体的な方法として、例えば特開平１−１７００３
１号公報に示されているように、配線間を空洞にした配
線の形成方法が公知である。
特開平６−１８１２６３号公報に示されるように、配線
間は平坦化及び絶縁のためＳＯＧ（Spin On Glass)と呼
ばれる塗布ガラスにより充填されているが、半導体装置
の高速化のためには配線間の寄生容量を減少させること
が有利であり（例えばT.Enoki et al:エレクトロニクス
レター、Vol.22,No.2,pp68(1986)に記載されている）。
その具体的な方法として、例えば特開平１−１７００３
１号公報に示されているように、配線間を空洞にした配
線の形成方法が公知である。
【０００３】
【発明が解決しようとする課題】しかしながら、前記特
開平６−１８１２６３号公報に示された方法では、配線
間の寄生容量が高く、半導体装置の高速化を達成するの
に問題があった。
開平６−１８１２６３号公報に示された方法では、配線
間の寄生容量が高く、半導体装置の高速化を達成するの
に問題があった。
【０００４】一方、前記特開平１−１７００３１号公報
に示された方法では、シリコン酸化膜上に形成されてい
るＭｏ膜を反応性イオンエッチングで除去して、それに
よりシリコン酸化膜を露出させ、そこからウエットエッ
チングによりシリコン酸化膜を除去するようにしてい
る。
に示された方法では、シリコン酸化膜上に形成されてい
るＭｏ膜を反応性イオンエッチングで除去して、それに
よりシリコン酸化膜を露出させ、そこからウエットエッ
チングによりシリコン酸化膜を除去するようにしてい
る。
【０００５】このため、その後もし保護膜を形成する
と、前記Ｍｏ膜が除去された部分から保護膜が入り込
み、配線間に形成された空洞が前記保護膜で埋められて
しまう。したがって、配線上に保護膜を形成することが
できないため、半導体装置の信頼性が損なわれてしまう
という問題点があった。
と、前記Ｍｏ膜が除去された部分から保護膜が入り込
み、配線間に形成された空洞が前記保護膜で埋められて
しまう。したがって、配線上に保護膜を形成することが
できないため、半導体装置の信頼性が損なわれてしまう
という問題点があった。
【０００６】本発明は前述の問題点にかんがみ、配線の
寄生容量を低減し、なおかつ配線上に保護膜を形成する
ことができる半導体装置の製造方法を提供することを目
的とする。
寄生容量を低減し、なおかつ配線上に保護膜を形成する
ことができる半導体装置の製造方法を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、フッ酸系エッチング液を用いたエッチングで
はエッチングされない複数の配線を半導体基板上に形成
する第一の工程と、前記複数の配線間に塗布ガラスを充
填する第二の工程と、前記第二の工程後、前記半導体基
板上に形成する絶縁膜であって、前記塗布ガラスよりも
前記フッ酸系エッチング液に対するエッチング速度が遅
い絶縁膜を形成する第三の工程と、前記第三の工程後、
前記フッ酸系エッチング液を用いたエッチングにより、
前記塗布ガラスを前記複数の配線間から除去する第四の
工程とを備えることを特徴としている。
造方法は、フッ酸系エッチング液を用いたエッチングで
はエッチングされない複数の配線を半導体基板上に形成
する第一の工程と、前記複数の配線間に塗布ガラスを充
填する第二の工程と、前記第二の工程後、前記半導体基
板上に形成する絶縁膜であって、前記塗布ガラスよりも
前記フッ酸系エッチング液に対するエッチング速度が遅
い絶縁膜を形成する第三の工程と、前記第三の工程後、
前記フッ酸系エッチング液を用いたエッチングにより、
前記塗布ガラスを前記複数の配線間から除去する第四の
工程とを備えることを特徴としている。
【０００８】また、本発明の他の特徴とするところは、
請求項１に記載の半導体装置の製造方法において、前記
絶縁膜は、シリコン酸化膜あるいはシリコン窒化膜であ
ることを特徴としている。
請求項１に記載の半導体装置の製造方法において、前記
絶縁膜は、シリコン酸化膜あるいはシリコン窒化膜であ
ることを特徴としている。
【０００９】また、本発明のその他の特徴とするところ
は、前記第四の工程後、前記半導体基板上に保護絶縁膜
を形成することを特徴としている。
は、前記第四の工程後、前記半導体基板上に保護絶縁膜
を形成することを特徴としている。
【００１０】また、本発明のその他の特徴とするところ
は、請求項３に記載の半導体装置の製造方法において、
前記保護絶縁膜は、シリコン窒化膜であることを特徴と
している。
は、請求項３に記載の半導体装置の製造方法において、
前記保護絶縁膜は、シリコン窒化膜であることを特徴と
している。
【００１１】また、本発明のその他の特徴とするところ
は、請求項１に記載の半導体装置の製造方法において、
前記第四の工程で、前記塗布ガラスからの脱ガスにより
前記絶縁膜に形成したピンホールから、前記フッ酸系エ
ッチング液を用いたエッチングにより前記塗布ガラスを
前記複数の配線間から除去することを特徴としている。
は、請求項１に記載の半導体装置の製造方法において、
前記第四の工程で、前記塗布ガラスからの脱ガスにより
前記絶縁膜に形成したピンホールから、前記フッ酸系エ
ッチング液を用いたエッチングにより前記塗布ガラスを
前記複数の配線間から除去することを特徴としている。
【００１２】また、本発明のその他の特徴とするところ
は、請求項１に記載の半導体装置の製造方法において、
前記複数の配線は、タングステン、モリブテン、タング
ステン合金又はモリブテン合金の何れかを用いて形成さ
れることを特徴としている。
は、請求項１に記載の半導体装置の製造方法において、
前記複数の配線は、タングステン、モリブテン、タング
ステン合金又はモリブテン合金の何れかを用いて形成さ
れることを特徴としている。
【００１３】
【作用】本発明は前記技術手段よりなるので、配線間に
空洞が形成されることで前記配線間の寄生容量を低減す
ることができ、なおかつ保護膜を形成することができる
ため、半導体装置の信頼性を損なわない配線を形成する
ことが可能となる。
空洞が形成されることで前記配線間の寄生容量を低減す
ることができ、なおかつ保護膜を形成することができる
ため、半導体装置の信頼性を損なわない配線を形成する
ことが可能となる。
【００１４】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の実施形態について、図面を参照しながら詳細に説
明する。図１（ａ）〜（ｅ）は本発明に基づく配線の形
成方法を示す工程順断面図である。
方法の実施形態について、図面を参照しながら詳細に説
明する。図１（ａ）〜（ｅ）は本発明に基づく配線の形
成方法を示す工程順断面図である。
【００１５】まず、半導体基板（不図示）上に、例えば
キャパシタ等の各素子（図示せず）を形成後、層間絶縁
膜１１として、不純物含有溶融ガラス（ＢＰＳＧ等）を
塗布してこれを平坦化する。そして、必要箇所にコンタ
クトホール（図示せず）を形成した基板表面に、バリア
メタル層およびタングステン層からなる配線幅０．５μ
ｍ、膜厚０．５μｍの配線１を形成する（図１
（ａ））。
キャパシタ等の各素子（図示せず）を形成後、層間絶縁
膜１１として、不純物含有溶融ガラス（ＢＰＳＧ等）を
塗布してこれを平坦化する。そして、必要箇所にコンタ
クトホール（図示せず）を形成した基板表面に、バリア
メタル層およびタングステン層からなる配線幅０．５μ
ｍ、膜厚０．５μｍの配線１を形成する（図１
（ａ））。
【００１６】次に、塗布ガラス２をウエハ上に回転塗布
し、配線１と配線１との間を埋め込む。続いて、ＣＶＤ
法によりシリコン酸化膜３を厚さ３００ｎｍ程度として
配線１および塗布ガラス２上に形成する。ここで、塗布
ガラス２からの脱ガスのため、塗布ガラス２上に位置す
るシリコン酸化膜３の部分にはピンホール４を多数形成
する（図１（ｂ））。
し、配線１と配線１との間を埋め込む。続いて、ＣＶＤ
法によりシリコン酸化膜３を厚さ３００ｎｍ程度として
配線１および塗布ガラス２上に形成する。ここで、塗布
ガラス２からの脱ガスのため、塗布ガラス２上に位置す
るシリコン酸化膜３の部分にはピンホール４を多数形成
する（図１（ｂ））。
【００１７】続いて、フッ酸系エッチング液に半導体基
板を浸漬し、ウエットエッチングを行う。この時、エッ
チング液ＨＦをピンホール４から浸入させ、シリコン酸
化膜３と塗布ガラス２とのエッチングレートの差を利用
して塗布ガラス２を選択的に除去する（図１（ｃ））。
板を浸漬し、ウエットエッチングを行う。この時、エッ
チング液ＨＦをピンホール４から浸入させ、シリコン酸
化膜３と塗布ガラス２とのエッチングレートの差を利用
して塗布ガラス２を選択的に除去する（図１（ｃ））。
【００１８】このようにして、配線１と配線１との間に
空洞５を形成する（図１（ｄ））。続いて、保護膜とし
てＣＶＤ法を用いてシリコン窒化膜６を厚さ８００ｎｍ
程度形成する。このシリコン窒化膜６を形成する途中に
ピンホール４を埋めてしまうため、配線１間の空洞５は
維持される。（図１（ｅ））。
空洞５を形成する（図１（ｄ））。続いて、保護膜とし
てＣＶＤ法を用いてシリコン窒化膜６を厚さ８００ｎｍ
程度形成する。このシリコン窒化膜６を形成する途中に
ピンホール４を埋めてしまうため、配線１間の空洞５は
維持される。（図１（ｅ））。
【００１９】なお、本実施形態では、配線１としてタン
グステンを用いたがフッ酸系エッチング液に溶解しない
材料であればよく、例えばモリブデン等のメタル、タン
グステンシリサイド等のシリサイドであってもよい。
グステンを用いたがフッ酸系エッチング液に溶解しない
材料であればよく、例えばモリブデン等のメタル、タン
グステンシリサイド等のシリサイドであってもよい。
【００２０】また、シリコン酸化膜３の代わりに、フッ
酸系エッチング液にてウエットエッチングを行う際、エ
ッチレートが塗布ガラスよりもはるかに遅い絶縁膜であ
ればよく、たとえばシリコン窒化膜であってもよい。な
お、本発明は前記実施形態に限らず、本発明の技術的思
想に逸脱しない範囲で当分野において通常の知識を持つ
者なら多様な変形が可能である。
酸系エッチング液にてウエットエッチングを行う際、エ
ッチレートが塗布ガラスよりもはるかに遅い絶縁膜であ
ればよく、たとえばシリコン窒化膜であってもよい。な
お、本発明は前記実施形態に限らず、本発明の技術的思
想に逸脱しない範囲で当分野において通常の知識を持つ
者なら多様な変形が可能である。
【００２１】
【発明の効果】本発明は前述したように、本発明によれ
ば、配線間に空洞を形成することができるので、配線間
の寄生容量を低減することができる。
ば、配線間に空洞を形成することができるので、配線間
の寄生容量を低減することができる。
【００２２】また、本発明の他の特徴によれば、配線間
に空洞を形成する際に、シリコン酸化膜で配線を略完全
に被覆したまま、このシリコン酸化膜に形成した極めて
小さい径のピンホールから配線間の塗布ガラスを除去す
るようにしたので、後でシリコン酸化膜上に保護膜を形
成する際に、前記保護膜がピンホールから空洞中に入り
込むことはなく、空洞は良好な状態に保たれたままで保
護膜を形成することができ、良好な特性を持ち、信頼性
の高い半導体装置を実現することができる。
に空洞を形成する際に、シリコン酸化膜で配線を略完全
に被覆したまま、このシリコン酸化膜に形成した極めて
小さい径のピンホールから配線間の塗布ガラスを除去す
るようにしたので、後でシリコン酸化膜上に保護膜を形
成する際に、前記保護膜がピンホールから空洞中に入り
込むことはなく、空洞は良好な状態に保たれたままで保
護膜を形成することができ、良好な特性を持ち、信頼性
の高い半導体装置を実現することができる。
【図１】本発明による配線形成方法を示す工程順断面図
である。
である。
１ 配線 ２ 塗布ガラス ３ シリコン酸化膜 ４ ピンホール ５ 空洞 ６ シリコン窒化膜 ＨＦ エッチング液
Claims (6)
- 【請求項１】 フッ酸系エッチング液を用いたエッチン
グではエッチングされない複数の配線を半導体基板上に
形成する第一の工程と、 前記複数の配線間に塗布ガラスを充填する第二の工程
と、 前記第二の工程後、前記半導体基板上に形成する絶縁膜
であって、前記塗布ガラスよりも前記フッ酸系エッチン
グ液に対するエッチング速度が遅い絶縁膜を形成する第
三の工程と、 前記第三の工程後、前記フッ酸系エッチング液を用いた
エッチングにより、前記塗布ガラスを前記複数の配線間
から除去する第四の工程とを備えることを特徴とする半
導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記絶縁膜は、シリコン酸化膜あるいはシリコン窒化膜
であることを特徴とする半導体装置の製造方法。 - 【請求項３】 前記第四の工程後、前記半導体基板上に
保護絶縁膜を形成することを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項４】 請求項３に記載の半導体装置の製造方法
において、 前記保護絶縁膜は、シリコン窒化膜であることを特徴と
する半導体装置の製造方法。 - 【請求項５】 請求項１に記載の半導体装置の製造方法
において、 前記第四の工程で、前記塗布ガラスからの脱ガスにより
前記絶縁膜に形成したピンホールから、前記フッ酸系エ
ッチング液を用いたエッチングにより前記塗布ガラスを
前記複数の配線間から除去することを特徴とする半導体
装置の製造方法。 - 【請求項６】 請求項１に記載の半導体装置の製造方法
において、 前記複数の配線は、タングステン、モリブテン、タング
ステン合金又はモリブテン合金の何れかを用いて形成さ
れることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28916796A JPH10116903A (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28916796A JPH10116903A (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116903A true JPH10116903A (ja) | 1998-05-06 |
Family
ID=17739635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28916796A Pending JPH10116903A (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10116903A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002071483A3 (de) * | 2001-03-01 | 2003-03-06 | Infineon Technologies Ag | Leiterbahnanordnung und verfahren zur herstellung einer leiterbahnanordnung |
| KR100813739B1 (ko) * | 2001-02-20 | 2008-03-13 | 로무 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2009267348A (ja) * | 2008-03-31 | 2009-11-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2010251406A (ja) * | 2009-04-13 | 2010-11-04 | Elpida Memory Inc | 半導体装置およびその製造方法 |
-
1996
- 1996-10-11 JP JP28916796A patent/JPH10116903A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100813739B1 (ko) * | 2001-02-20 | 2008-03-13 | 로무 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| WO2002071483A3 (de) * | 2001-03-01 | 2003-03-06 | Infineon Technologies Ag | Leiterbahnanordnung und verfahren zur herstellung einer leiterbahnanordnung |
| JP2009267348A (ja) * | 2008-03-31 | 2009-11-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7977166B2 (en) | 2008-03-31 | 2011-07-12 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication method for the semiconductor device |
| JP2010251406A (ja) * | 2009-04-13 | 2010-11-04 | Elpida Memory Inc | 半導体装置およびその製造方法 |
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