JPH10116991A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH10116991A JPH10116991A JP27112496A JP27112496A JPH10116991A JP H10116991 A JPH10116991 A JP H10116991A JP 27112496 A JP27112496 A JP 27112496A JP 27112496 A JP27112496 A JP 27112496A JP H10116991 A JPH10116991 A JP H10116991A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 緩衝フッ酸液を用いずに半導体層上部のドー
ピング層表面に存在する酸化膜、汚染層およびダメージ
層等の接触阻害層を除去し、良好な電気的導通を有する
薄膜トランジスタを得るための製造方法を提供する。 【解決手段】 ドーピング層６の表面に存在する酸化
膜、汚染層およびダメージ層等の接触阻害層９を不活性
ガスであるＡｒ等を用いたスパッタエッチングにより除
去する。スパッタエッチングは、例えば平行平板型のプ
ラズマ処理装置を用いてＡｒ等の不活性ガスのプラズマ
を発生させて基板をさらすことによって行う。または、
ＣＦ4 、ＳＦ6 等のガスを用いたドライエッチングによ
り除去を行う。除去される層の厚さは、５０〜１５０Å
とする。上記の処理により、ドーピング層６とその上に
形成されるソース／ドレイン電極との良好な電気的導通
が得られる。
ピング層表面に存在する酸化膜、汚染層およびダメージ
層等の接触阻害層を除去し、良好な電気的導通を有する
薄膜トランジスタを得るための製造方法を提供する。 【解決手段】 ドーピング層６の表面に存在する酸化
膜、汚染層およびダメージ層等の接触阻害層９を不活性
ガスであるＡｒ等を用いたスパッタエッチングにより除
去する。スパッタエッチングは、例えば平行平板型のプ
ラズマ処理装置を用いてＡｒ等の不活性ガスのプラズマ
を発生させて基板をさらすことによって行う。または、
ＣＦ4 、ＳＦ6 等のガスを用いたドライエッチングによ
り除去を行う。除去される層の厚さは、５０〜１５０Å
とする。上記の処理により、ドーピング層６とその上に
形成されるソース／ドレイン電極との良好な電気的導通
が得られる。
Description
【０００１】
【発明の属する技術分野】この発明は、薄膜トランジス
タの製造方法に関するものである。
タの製造方法に関するものである。
【０００２】
【従来の技術】従来の薄膜トランジスタの製造方法を図
１を流用して説明する。図１は、本発明の実施の形態１
〜３に示す製造方法によって作製される薄膜トランジス
タの構造を示す断面図であるが、従来の製造方法によっ
て作製される薄膜トランジスタも構造は同じである。図
において、１は透明絶縁性基板、２はゲート電極、３は
ゲート絶縁層、４は半導体層、５はエッチングストッパ
ー絶縁層、６は半導体層４にリン等の不純物をドーピン
グして形成されるドーピング層、７はソース電極、８は
ドレイン電極をそれぞれ示す。透明絶縁性基板１上にゲ
ート電極２、ゲート絶縁層３、半導体層４を形成し、エ
ッチングストッパーとなる絶縁層５をパターニングした
後、例えばリン等の不純物をイオンドーピング法により
半導体層４の表面に注入し、ドーピング層６を形成す
る。その後、ドーピング層６の表面層を除去するため、
緩衝フッ酸液中に浸す。この処理は、ドーピング層６と
ソース電極７およびドレイン電極８との間に良好な電気
的導通をとるためのものであるので、エッチングストッ
パー絶縁層５のパターニング以降、且つソース電極７お
よびドレイン電極８となる金属膜の堆積を行う以前に、
ドーピング層６が露出した状態で行う必要がある。その
後、ソース電極７およびドレイン電極８となる金属薄膜
を堆積し、パターニングすることにより薄膜トランジス
タが完成する。
１を流用して説明する。図１は、本発明の実施の形態１
〜３に示す製造方法によって作製される薄膜トランジス
タの構造を示す断面図であるが、従来の製造方法によっ
て作製される薄膜トランジスタも構造は同じである。図
において、１は透明絶縁性基板、２はゲート電極、３は
ゲート絶縁層、４は半導体層、５はエッチングストッパ
ー絶縁層、６は半導体層４にリン等の不純物をドーピン
グして形成されるドーピング層、７はソース電極、８は
ドレイン電極をそれぞれ示す。透明絶縁性基板１上にゲ
ート電極２、ゲート絶縁層３、半導体層４を形成し、エ
ッチングストッパーとなる絶縁層５をパターニングした
後、例えばリン等の不純物をイオンドーピング法により
半導体層４の表面に注入し、ドーピング層６を形成す
る。その後、ドーピング層６の表面層を除去するため、
緩衝フッ酸液中に浸す。この処理は、ドーピング層６と
ソース電極７およびドレイン電極８との間に良好な電気
的導通をとるためのものであるので、エッチングストッ
パー絶縁層５のパターニング以降、且つソース電極７お
よびドレイン電極８となる金属膜の堆積を行う以前に、
ドーピング層６が露出した状態で行う必要がある。その
後、ソース電極７およびドレイン電極８となる金属薄膜
を堆積し、パターニングすることにより薄膜トランジス
タが完成する。
【０００３】この薄膜トランジスタの製造においては、
シリコン層よりなる半導体層４の表面に形成されたドー
ピング層６とソース電極７およびドレイン電極８の接触
部に良好な電気的導通を得ることが素子特性上重要であ
る。しかし、ドーピング層６のシリコン表面部には、自
然酸化膜、プロセスによる汚染層およびイオンドーピン
グによるダメージ層等が形成されており、これらが良好
な接触を阻害する原因となる。そこで、従来は、例えば
特開平６−２８３５４９号公報にも示されているよう
に、緩衝フッ酸液で処理することにより、半導体層４の
表面に形成されたドーピング層６上に存在する酸化膜や
汚染層といった接触阻害層を除去していた。
シリコン層よりなる半導体層４の表面に形成されたドー
ピング層６とソース電極７およびドレイン電極８の接触
部に良好な電気的導通を得ることが素子特性上重要であ
る。しかし、ドーピング層６のシリコン表面部には、自
然酸化膜、プロセスによる汚染層およびイオンドーピン
グによるダメージ層等が形成されており、これらが良好
な接触を阻害する原因となる。そこで、従来は、例えば
特開平６−２８３５４９号公報にも示されているよう
に、緩衝フッ酸液で処理することにより、半導体層４の
表面に形成されたドーピング層６上に存在する酸化膜や
汚染層といった接触阻害層を除去していた。
【０００４】
【発明が解決しようとする課題】上記のように、従来の
薄膜トランジスタの製造方法においては、半導体層４表
面に形成されたドーピング層６上に存在する酸化膜、汚
染層およびダメージ層等の接触阻害層を、緩衝フッ酸液
中で処理することで除去していたが、この緩衝フッ酸液
は、人体に対する毒性を有するため、その取り扱いには
厳重な管理を要していた。さらに、緩衝フッ酸液による
処理後、基板上に緩衝フッ酸液が残存した場合、これが
電気的導通を阻害する原因となり、特性不良を引き起こ
すという問題があり、緩衝フッ酸液を使用しない新しい
プロセスが求められていた。
薄膜トランジスタの製造方法においては、半導体層４表
面に形成されたドーピング層６上に存在する酸化膜、汚
染層およびダメージ層等の接触阻害層を、緩衝フッ酸液
中で処理することで除去していたが、この緩衝フッ酸液
は、人体に対する毒性を有するため、その取り扱いには
厳重な管理を要していた。さらに、緩衝フッ酸液による
処理後、基板上に緩衝フッ酸液が残存した場合、これが
電気的導通を阻害する原因となり、特性不良を引き起こ
すという問題があり、緩衝フッ酸液を使用しない新しい
プロセスが求められていた。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、緩衝フッ酸液を用いずに、半導
体層上部のドーピング層表面に存在する酸化膜、汚染層
およびダメージ層等の接触阻害層を除去し、ドーピング
層とその上に形成されるソース電極およびドレイン電極
との良好な電気的導通を有する薄膜トランジスタを得る
ことを目的とし、そのための製造方法を提供するもので
ある。
ためになされたもので、緩衝フッ酸液を用いずに、半導
体層上部のドーピング層表面に存在する酸化膜、汚染層
およびダメージ層等の接触阻害層を除去し、ドーピング
層とその上に形成されるソース電極およびドレイン電極
との良好な電気的導通を有する薄膜トランジスタを得る
ことを目的とし、そのための製造方法を提供するもので
ある。
【０００６】
【課題を解決するための手段】この発明に係わる薄膜ト
ランジスタの製造方法は、絶縁性基板上に形成されたゲ
ート電極上にゲート絶縁膜およびチャネルを構成する真
性半導体層を形成する工程と、真性半導体層の表面近傍
に、イオン注入法により、不純物がドープされた半導体
層を形成する工程と、不純物がドープされた半導体層の
表面に存在する酸化膜、汚染層およびダメージ層等の接
触阻害層を、不活性ガスによるスパッタエッチングにて
除去する工程と、不純物がドープされた半導体層上にソ
ース電極およびドレイン電極を形成する工程を含んで製
造するようにしたものである。また、絶縁性基板上に形
成されたゲート電極上にゲート絶縁膜およびチャネルを
構成する真性半導体層を形成する工程と、真性半導体層
の表面近傍に、イオン注入法により、不純物がドープさ
れた半導体層を形成する工程と、不純物がドープされた
半導体層の表面に存在する酸化膜、汚染層およびダメー
ジ層等の接触阻害層を、ドライエッチングにて除去する
工程と、不純物がドープされた半導体層上にソース電極
およびドレイン電極を形成する工程を含んで製造するよ
うにしたものである。
ランジスタの製造方法は、絶縁性基板上に形成されたゲ
ート電極上にゲート絶縁膜およびチャネルを構成する真
性半導体層を形成する工程と、真性半導体層の表面近傍
に、イオン注入法により、不純物がドープされた半導体
層を形成する工程と、不純物がドープされた半導体層の
表面に存在する酸化膜、汚染層およびダメージ層等の接
触阻害層を、不活性ガスによるスパッタエッチングにて
除去する工程と、不純物がドープされた半導体層上にソ
ース電極およびドレイン電極を形成する工程を含んで製
造するようにしたものである。また、絶縁性基板上に形
成されたゲート電極上にゲート絶縁膜およびチャネルを
構成する真性半導体層を形成する工程と、真性半導体層
の表面近傍に、イオン注入法により、不純物がドープさ
れた半導体層を形成する工程と、不純物がドープされた
半導体層の表面に存在する酸化膜、汚染層およびダメー
ジ層等の接触阻害層を、ドライエッチングにて除去する
工程と、不純物がドープされた半導体層上にソース電極
およびドレイン電極を形成する工程を含んで製造するよ
うにしたものである。
【０００７】また、絶縁性基板上に形成されたゲート電
極上にゲート絶縁膜およびチャネルを構成する真性半導
体層を形成する工程と、真性半導体層の表面近傍に、イ
オン注入法により、不純物がドープされた半導体層を形
成する工程と、不純物がドープされた半導体層の表面に
存在する酸化膜、汚染層およびダメージ層等の接触阻害
層を、ドライエッチングを行った後、引き続いて不活性
ガスによるスパッタエッチングを行うことにより除去す
る工程と、不純物がドープされた半導体層上にソース電
極およびドレイン電極を形成する工程を含んで製造する
ようにしたものである。また、真性半導体層および半導
体層は、アモルファスシリコン層を含む半導体材料によ
り形成されるものである。また、ドライエッチングのガ
スとして、ＣＦ4 またはＳＦ6 を用いるものである。さ
らに、接触阻害層として、５０〜１５０Åの厚さの層を
除去するものである。
極上にゲート絶縁膜およびチャネルを構成する真性半導
体層を形成する工程と、真性半導体層の表面近傍に、イ
オン注入法により、不純物がドープされた半導体層を形
成する工程と、不純物がドープされた半導体層の表面に
存在する酸化膜、汚染層およびダメージ層等の接触阻害
層を、ドライエッチングを行った後、引き続いて不活性
ガスによるスパッタエッチングを行うことにより除去す
る工程と、不純物がドープされた半導体層上にソース電
極およびドレイン電極を形成する工程を含んで製造する
ようにしたものである。また、真性半導体層および半導
体層は、アモルファスシリコン層を含む半導体材料によ
り形成されるものである。また、ドライエッチングのガ
スとして、ＣＦ4 またはＳＦ6 を用いるものである。さ
らに、接触阻害層として、５０〜１５０Åの厚さの層を
除去するものである。
【０００８】
実施の形態１．図１は、本発明の実施の形態１〜３に示
す薄膜トランジスタの製造方法によって作製される薄膜
トランジスタの構造を示す断面図である。図において、
１は透明絶縁性基板、２はゲート電極、３はゲート絶縁
層、４は半導体層、５はエッチングストッパー絶縁層、
６は半導体層４にリン等の不純物をドーピングして形成
されるドーピング層、７はソース電極、８はドレイン電
極をそれぞれ示す。また、図２は、薄膜トランジスタの
イオンドーピング後の状態を示す断面図であり、図にお
いて、９はドーピング層６表面に存在する酸化膜、プロ
セスによる汚染層およびイオン衝撃により生じたダメー
ジ層等であり、良好な電気的導通を妨げる接触阻害層で
ある。
す薄膜トランジスタの製造方法によって作製される薄膜
トランジスタの構造を示す断面図である。図において、
１は透明絶縁性基板、２はゲート電極、３はゲート絶縁
層、４は半導体層、５はエッチングストッパー絶縁層、
６は半導体層４にリン等の不純物をドーピングして形成
されるドーピング層、７はソース電極、８はドレイン電
極をそれぞれ示す。また、図２は、薄膜トランジスタの
イオンドーピング後の状態を示す断面図であり、図にお
いて、９はドーピング層６表面に存在する酸化膜、プロ
セスによる汚染層およびイオン衝撃により生じたダメー
ジ層等であり、良好な電気的導通を妨げる接触阻害層で
ある。
【０００９】以下に、本発明の実施の形態１である薄膜
トランジスタの製造方法を図について説明する。透明絶
縁性基板１上にクロム等の金属膜を堆積し、ゲート電極
２の形状にパターニングする。その上に、窒化珪素等を
用いてゲート絶縁層３を形成し、続いてなにもドープさ
れていないアモルファスシリコンである半導体層４と、
エッチングストッパー絶縁層５となる窒化珪素等をプラ
ズマＣＶＤ法を用いて形成する。次に所望のレジストパ
ターンを形成し、エッチングストッパーをドライエッチ
ングにより選択的に除去する。その後レジストを除去す
る。次に、リン等のイオン種をイオンドーピング装置に
より半導体層４表面に注入する。この時、半導体層４表
面にはドーピング層６が形成されるが、そのドーピング
層６表面にはイオン衝撃により生じたダメージ層や、プ
ロセスによる汚染層および自然酸化膜等の接触阻害層９
が存在する（図２）。
トランジスタの製造方法を図について説明する。透明絶
縁性基板１上にクロム等の金属膜を堆積し、ゲート電極
２の形状にパターニングする。その上に、窒化珪素等を
用いてゲート絶縁層３を形成し、続いてなにもドープさ
れていないアモルファスシリコンである半導体層４と、
エッチングストッパー絶縁層５となる窒化珪素等をプラ
ズマＣＶＤ法を用いて形成する。次に所望のレジストパ
ターンを形成し、エッチングストッパーをドライエッチ
ングにより選択的に除去する。その後レジストを除去す
る。次に、リン等のイオン種をイオンドーピング装置に
より半導体層４表面に注入する。この時、半導体層４表
面にはドーピング層６が形成されるが、そのドーピング
層６表面にはイオン衝撃により生じたダメージ層や、プ
ロセスによる汚染層および自然酸化膜等の接触阻害層９
が存在する（図２）。
【００１０】次に、不活性ガスであるＡｒ等を用いたス
パッタエッチングにより、ドーピング層６表面の接触阻
害層９を除去する。スパッタエッチングは、異方性エッ
チングであり、例えば平行平板型のプラズマ処理装置を
用いてＡｒ等の不活性ガスのプラズマを発生させて基板
をさらすことによって行う。プラズマ処理装置内部の圧
力は１〜１０Ｐａで処理を行う。ドーピング層６表面部
の除去量は、通常５０〜１５０Åである。これより厚く
削ると、良好な電気的導通を得るために必要なドーピン
グ層６が削られることになる。その後は、ソース電極７
およびドレイン電極８となる金属薄膜を堆積し、所望の
形状にパターニングし、引き続いて半導体層４を選択エ
ッチングすることにより薄膜トランジスタが完成する。
パッタエッチングにより、ドーピング層６表面の接触阻
害層９を除去する。スパッタエッチングは、異方性エッ
チングであり、例えば平行平板型のプラズマ処理装置を
用いてＡｒ等の不活性ガスのプラズマを発生させて基板
をさらすことによって行う。プラズマ処理装置内部の圧
力は１〜１０Ｐａで処理を行う。ドーピング層６表面部
の除去量は、通常５０〜１５０Åである。これより厚く
削ると、良好な電気的導通を得るために必要なドーピン
グ層６が削られることになる。その後は、ソース電極７
およびドレイン電極８となる金属薄膜を堆積し、所望の
形状にパターニングし、引き続いて半導体層４を選択エ
ッチングすることにより薄膜トランジスタが完成する。
【００１１】以上のように、本実施の形態の薄膜トラン
ジスタの製造方法によれば、不活性ガスであるＡｒ等を
用いたスパッタエッチングを行うことにより、従来の緩
衝フッ酸液を使用する方法に比べ、容易な方法で確実に
ドーピング層６表面の酸化膜、汚染層およびダメージ層
等の接触阻害層９を除去することができ、良好な電気的
導通を有する薄膜トランジスタを製造することが可能と
なる。
ジスタの製造方法によれば、不活性ガスであるＡｒ等を
用いたスパッタエッチングを行うことにより、従来の緩
衝フッ酸液を使用する方法に比べ、容易な方法で確実に
ドーピング層６表面の酸化膜、汚染層およびダメージ層
等の接触阻害層９を除去することができ、良好な電気的
導通を有する薄膜トランジスタを製造することが可能と
なる。
【００１２】実施の形態２．次に、本発明の実施の形態
２である薄膜トランジスタの製造方法について説明す
る。なお、本実施の形態により作製される薄膜トランジ
スタの構造は、実施の形態１と同様であり、説明を省略
する。透明絶縁性基板１上にクロム等の金属膜を堆積
し、ゲート電極２の形状にパターニングする。その上
に、窒化珪素等を用いてゲート絶縁層３を形成し、続い
てなにもドープされていないアモルファスシリコンであ
る半導体層４と、エッチングストッパー絶縁層５となる
窒化珪素等をプラズマＣＶＤ法を用いて形成する。次に
所望のレジストパターンを形成し、エッチングストッパ
ーをドライエッチングにより選択的に除去する。その後
レジストを除去する。次に、リン等のイオン種をイオン
ドーピング装置により半導体層４表面に注入する。この
時、半導体層４表面にはドーピング層６が形成される
が、そのドーピング層６表面にはイオン衝撃により生じ
たダメージ層や、プロセスによる汚染層および自然酸化
膜等の接触阻害層９が存在する。
２である薄膜トランジスタの製造方法について説明す
る。なお、本実施の形態により作製される薄膜トランジ
スタの構造は、実施の形態１と同様であり、説明を省略
する。透明絶縁性基板１上にクロム等の金属膜を堆積
し、ゲート電極２の形状にパターニングする。その上
に、窒化珪素等を用いてゲート絶縁層３を形成し、続い
てなにもドープされていないアモルファスシリコンであ
る半導体層４と、エッチングストッパー絶縁層５となる
窒化珪素等をプラズマＣＶＤ法を用いて形成する。次に
所望のレジストパターンを形成し、エッチングストッパ
ーをドライエッチングにより選択的に除去する。その後
レジストを除去する。次に、リン等のイオン種をイオン
ドーピング装置により半導体層４表面に注入する。この
時、半導体層４表面にはドーピング層６が形成される
が、そのドーピング層６表面にはイオン衝撃により生じ
たダメージ層や、プロセスによる汚染層および自然酸化
膜等の接触阻害層９が存在する。
【００１３】次に、ドライエッチングにより、ドーピン
グ層６表面の接触阻害層９を除去する。ドライエッチン
グは、例えば平行平板型のプラズマ処理装置を用いてＣ
Ｆ4、ＳＦ6 等のガスのプラズマを発生させて基板をさ
らすことによって行う。プラズマ処理装置内部の圧力は
１〜１０Ｐａで処理を行う。ドーピング層６表面部の除
去量は、通常５０〜１５０Åである。これより厚く削る
と、良好な電気的導通を得るために必要なドーピング層
６が削られることになる。その後は、ソース電極７およ
びドレイン電極８となる金属薄膜を堆積し、所望の形状
にパターニングし、引き続いて半導体層４を選択エッチ
ングすることにより薄膜トランジスタが完成する。以上
の製造方法により、実施の形態１と同様に、良好な電気
的導通を有する薄膜トランジスタを製造することが可能
となる。
グ層６表面の接触阻害層９を除去する。ドライエッチン
グは、例えば平行平板型のプラズマ処理装置を用いてＣ
Ｆ4、ＳＦ6 等のガスのプラズマを発生させて基板をさ
らすことによって行う。プラズマ処理装置内部の圧力は
１〜１０Ｐａで処理を行う。ドーピング層６表面部の除
去量は、通常５０〜１５０Åである。これより厚く削る
と、良好な電気的導通を得るために必要なドーピング層
６が削られることになる。その後は、ソース電極７およ
びドレイン電極８となる金属薄膜を堆積し、所望の形状
にパターニングし、引き続いて半導体層４を選択エッチ
ングすることにより薄膜トランジスタが完成する。以上
の製造方法により、実施の形態１と同様に、良好な電気
的導通を有する薄膜トランジスタを製造することが可能
となる。
【００１４】実施の形態３．次に、本発明の実施の形態
３である薄膜トランジスタの製造方法について説明す
る。なお、本実施の形態により作製される薄膜トランジ
スタの構造は、実施の形態１と同様であり、説明を省略
する。透明絶縁性基板１上にクロム等の金属膜を堆積
し、ゲート電極２の形状にパターニングする。その上
に、窒化珪素等を用いてゲート絶縁層３を形成し、続い
てなにもドープされていないアモルファスシリコンであ
る半導体層４と、エッチングストッパー絶縁層５となる
窒化珪素等をプラズマＣＶＤ法を用いて形成する。次に
所望のレジストパターンを形成し、エッチングストッパ
ーをドライエッチングにより選択的に除去する。その後
レジストを除去する。次に、リン等のイオン種をイオン
ドーピング装置により半導体層４表面に注入する。この
時、半導体層４表面にはドーピング層６が形成される
が、そのドーピング層６表面にはイオン衝撃により生じ
たダメージ層や、プロセスによる汚染層および自然酸化
膜等の接触阻害層９が存在する。
３である薄膜トランジスタの製造方法について説明す
る。なお、本実施の形態により作製される薄膜トランジ
スタの構造は、実施の形態１と同様であり、説明を省略
する。透明絶縁性基板１上にクロム等の金属膜を堆積
し、ゲート電極２の形状にパターニングする。その上
に、窒化珪素等を用いてゲート絶縁層３を形成し、続い
てなにもドープされていないアモルファスシリコンであ
る半導体層４と、エッチングストッパー絶縁層５となる
窒化珪素等をプラズマＣＶＤ法を用いて形成する。次に
所望のレジストパターンを形成し、エッチングストッパ
ーをドライエッチングにより選択的に除去する。その後
レジストを除去する。次に、リン等のイオン種をイオン
ドーピング装置により半導体層４表面に注入する。この
時、半導体層４表面にはドーピング層６が形成される
が、そのドーピング層６表面にはイオン衝撃により生じ
たダメージ層や、プロセスによる汚染層および自然酸化
膜等の接触阻害層９が存在する。
【００１５】次に、ドーピング層６表面の接触阻害層９
を除去するために、以下の処理を行う。まず、ドライエ
ッチングを行う。ドライエッチングは、例えば平行平板
型のプラズマ処理装置を用いてＣＦ4 、ＳＦ6 等のガス
のプラズマを発生させて基板をさらすことによって行
う。プラズマ処理装置内部の圧力は１〜１０Ｐａで処理
を行う。ドライエッチング終了後、次に、不活性ガスで
あるＡｒ等を用いたスパッタエッチングを行う。スパッ
タエッチングは、例えば平行平板型のプラズマ処理装置
を用いてＡｒ等の不活性ガスのプラズマを発生させて基
板をさらすことによって行う。プラズマ処理装置内部の
圧力は１〜１０Ｐａで処理を行う。以上２工程のエッチ
ングによるドーピング層６表面部の除去量は、通常５０
〜１５０Åである。これより厚く削ると、良好な電気的
導通を得るために必要なドーピング層６が削られること
になる。その後は、ソース電極７およびドレイン電極８
となる金属薄膜を堆積し、所望の形状にパターニング
し、引き続いて半導体層４を選択エッチングすることに
より薄膜トランジスタが完成する。以上の製造方法によ
り、実施の形態１および２と同様に、良好な電気的導通
を有する薄膜トランジスタを製造することが可能とな
る。
を除去するために、以下の処理を行う。まず、ドライエ
ッチングを行う。ドライエッチングは、例えば平行平板
型のプラズマ処理装置を用いてＣＦ4 、ＳＦ6 等のガス
のプラズマを発生させて基板をさらすことによって行
う。プラズマ処理装置内部の圧力は１〜１０Ｐａで処理
を行う。ドライエッチング終了後、次に、不活性ガスで
あるＡｒ等を用いたスパッタエッチングを行う。スパッ
タエッチングは、例えば平行平板型のプラズマ処理装置
を用いてＡｒ等の不活性ガスのプラズマを発生させて基
板をさらすことによって行う。プラズマ処理装置内部の
圧力は１〜１０Ｐａで処理を行う。以上２工程のエッチ
ングによるドーピング層６表面部の除去量は、通常５０
〜１５０Åである。これより厚く削ると、良好な電気的
導通を得るために必要なドーピング層６が削られること
になる。その後は、ソース電極７およびドレイン電極８
となる金属薄膜を堆積し、所望の形状にパターニング
し、引き続いて半導体層４を選択エッチングすることに
より薄膜トランジスタが完成する。以上の製造方法によ
り、実施の形態１および２と同様に、良好な電気的導通
を有する薄膜トランジスタを製造することが可能とな
る。
【００１６】本実施の形態では、ドライエッチングとス
パッタエッチングを連続して行うことにより、以下のよ
うな利点がある。すなわち、ドライエッチングにおいて
例えばＣＦ4 等のガスを用いた場合、エッチング後の基
板表面には炭素を主成分とする汚染層が形成されると考
えられる。一方、スパッタエッチングは物理的に表面層
を削るため、その多用はダストの生成を引き起こすため
好ましくない。そのため、最初に行うドライエッチング
によりドーピング層６表面のダメージ層９のほとんどを
除去し、引き続き不活性ガスを用いたスパッタエッチン
グにより炭素等の汚染物を除去することは、各エッチン
グプロセスの持つ問題点を止揚することになる。
パッタエッチングを連続して行うことにより、以下のよ
うな利点がある。すなわち、ドライエッチングにおいて
例えばＣＦ4 等のガスを用いた場合、エッチング後の基
板表面には炭素を主成分とする汚染層が形成されると考
えられる。一方、スパッタエッチングは物理的に表面層
を削るため、その多用はダストの生成を引き起こすため
好ましくない。そのため、最初に行うドライエッチング
によりドーピング層６表面のダメージ層９のほとんどを
除去し、引き続き不活性ガスを用いたスパッタエッチン
グにより炭素等の汚染物を除去することは、各エッチン
グプロセスの持つ問題点を止揚することになる。
【００１７】なお、上記実施の形態１〜３では、エッチ
ングストッパー絶縁層５のレジストパターン除去後にイ
オンドーピングを行っているが、レジストパターン除去
前に行っても良い。
ングストッパー絶縁層５のレジストパターン除去後にイ
オンドーピングを行っているが、レジストパターン除去
前に行っても良い。
【００１８】
【発明の効果】以上のように、本発明の薄膜トランジス
タの製造方法によれば、不純物がドープされた半導体層
の表面に存在する酸化膜、汚染層およびダメージ層等の
接触阻害層を不活性ガスによるスパッタエッチングにて
除去する工程を含んで製造するようにしたので、従来の
緩衝フッ酸液を使用する方法に比べ、容易な方法で確実
に接触阻害層を除去することができ、不純物がドープさ
れた半導体層とその上に形成されるソース電極およびド
レイン電極との良好な電気的導通を有する薄膜トランジ
スタを製造することが可能となる。
タの製造方法によれば、不純物がドープされた半導体層
の表面に存在する酸化膜、汚染層およびダメージ層等の
接触阻害層を不活性ガスによるスパッタエッチングにて
除去する工程を含んで製造するようにしたので、従来の
緩衝フッ酸液を使用する方法に比べ、容易な方法で確実
に接触阻害層を除去することができ、不純物がドープさ
れた半導体層とその上に形成されるソース電極およびド
レイン電極との良好な電気的導通を有する薄膜トランジ
スタを製造することが可能となる。
【図１】 この発明の実施の形態１〜３に示す製造方法
によって作製される薄膜トランジスタの構造を示す断面
図である。
によって作製される薄膜トランジスタの構造を示す断面
図である。
【図２】 この発明の実施の形態１〜３による薄膜トラ
ンジスタのイオンドーピング後の状態を示す断面図であ
る。
ンジスタのイオンドーピング後の状態を示す断面図であ
る。
【符号の説明】 １ 透明絶縁性基板、２ ゲート電極、３ ゲート絶縁
層、４ 半導体層、５ エッチングストッパー絶縁層、
６ ドーピング層、７ ソース電極、８ ドレイン電
極、９ 接触阻害層。
層、４ 半導体層、５ エッチングストッパー絶縁層、
６ ドーピング層、７ ソース電極、８ ドレイン電
極、９ 接触阻害層。
Claims (6)
- 【請求項１】 絶縁性基板上に形成されたゲート電極上
にゲート絶縁膜およびチャネルを構成する真性半導体層
を形成する工程、 上記真性半導体層の表面近傍に、イオン注入法により、
不純物がドープされた半導体層を形成する工程、 上記不純物がドープされた半導体層の表面に存在する酸
化膜、汚染層およびダメージ層等の接触阻害層を、不活
性ガスによるスパッタエッチングにて除去する工程、 上記不純物がドープされた半導体層上に、ソース電極お
よびドレイン電極を形成する工程を含むことを特徴とす
る薄膜トランジスタの製造方法。 - 【請求項２】 絶縁性基板上に形成されたゲート電極上
にゲート絶縁膜およびチャネルを構成する真性半導体層
を形成する工程、 上記真性半導体層の表面近傍に、イオン注入法により、
不純物がドープされた半導体層を形成する工程、 上記不純物がドープされた半導体層の表面に存在する酸
化膜、汚染層およびダメージ層等の接触阻害層を、ドラ
イエッチングにて除去する工程、 上記不純物がドープされた半導体層上に、ソース電極お
よびドレイン電極を形成する工程を含むことを特徴とす
る薄膜トランジスタの製造方法。 - 【請求項３】 絶縁性基板上に形成されたゲート電極上
にゲート絶縁膜およびチャネルを構成する真性半導体層
を形成する工程、 上記真性半導体層の表面近傍に、イオン注入法により、
不純物がドープされた半導体層を形成する工程、 上記不純物がドープされた半導体層の表面に存在する酸
化膜、汚染層およびダメージ層等の接触阻害層を、ドラ
イエッチングを行った後、引き続いて不活性ガスによる
スパッタエッチングを行うことにより除去する工程、 上記不純物がドープされた半導体層上に、ソース電極お
よびドレイン電極を形成する工程を含むことを特徴とす
る薄膜トランジスタの製造方法。 - 【請求項４】 真性半導体層および半導体層は、アモル
ファスシリコン層を含む半導体材料により形成されるこ
とを特徴とする請求項１〜請求項３のいずれか一項に記
載の薄膜トランジスタの製造方法。 - 【請求項５】 ドライエッチングのガスとして、ＣＦ4
またはＳＦ6 を用いることを特徴とする請求項２〜請求
項４のいずれか一項に記載の薄膜トランジスタの製造方
法。 - 【請求項６】 接触阻害層として、５０〜１５０Åの厚
さの層を除去することを特徴とする請求項１〜請求項５
のいずれか一項に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27112496A JPH10116991A (ja) | 1996-10-14 | 1996-10-14 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27112496A JPH10116991A (ja) | 1996-10-14 | 1996-10-14 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116991A true JPH10116991A (ja) | 1998-05-06 |
Family
ID=17495671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27112496A Pending JPH10116991A (ja) | 1996-10-14 | 1996-10-14 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10116991A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100453176B1 (ko) * | 1998-06-13 | 2005-04-08 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의제조방법 |
| JP2013138189A (ja) * | 2011-11-30 | 2013-07-11 | Semiconductor Energy Lab Co Ltd | 酸化物半導体膜の作製方法及び半導体装置の作製方法 |
-
1996
- 1996-10-14 JP JP27112496A patent/JPH10116991A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100453176B1 (ko) * | 1998-06-13 | 2005-04-08 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의제조방법 |
| JP2013138189A (ja) * | 2011-11-30 | 2013-07-11 | Semiconductor Energy Lab Co Ltd | 酸化物半導体膜の作製方法及び半導体装置の作製方法 |
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