JPH10117134A

JPH10117134A - 表示装置

Info

Publication number: JPH10117134A
Application number: JP9290206A
Authority: JP
Inventors: Isamu Oda; 勇織田; Akihiko Konoue; 明彦鴻上; Shigeo Mikoshiba; 茂生御子柴; Takeaki Okabe; 健明岡部; Mitsuzo Sakamoto; 光造坂本; Masayasu Eto; 正容江渡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-10-23
Filing date: 1997-10-23
Publication date: 1998-05-06

Abstract

(57)【要約】【課題】高電圧信号に対して駆動素子を低電圧により駆
動することが可能な表示装置を実現する。【解決手段】複数の電極を有する表示部と、表示部を駆
動するパルス駆動源と、表示動作時に該パルス駆動源と
上記複数の電極ＳＡ，Ａ，Ｋとの間の接続状態を切換え
る切換部６０とを備え、切換部６０が、複数の電極に対
応した複数のスイッチ素子６０１〜６０３によりパルス
駆動源からの電気エネルギーを接続状態の電極に分配
し、かつパルスの立上り時には１電極当り１個のスイッ
チ素子のスイッチ部６０１〜６０３を介してパルス駆動
源側６１３，６１４からの電荷を電極側ＳＡ，Ａ，Ｋへ
移動させ、パルスの立下り時にはスイッチ部６０１〜６
０３に並列に形成される導通路を介して電極側からの電
荷をパルス駆動源側へ移動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高電圧信号で画像
表示を行う表示装置の駆動技術に関する。

【０００２】

【従来の技術】従来、半導体素子により、連続する信号
を導通または遮断する回路については、例えば、立川著
『ＦＥＴの使い方』（ＣＱ出版1983年刊）第110〜114頁
に記載されている如く、一般に、高速で導通，遮断する
半導体素子として、接合形電界効果トランジスタやＭＯ
Ｓ形電界効果トランジスタが使われている。この場合、
Ｐチャンネル形では、信号源をソース側から注入し、負
荷をドレイン側に接続して導通する期間だけゲート電圧
をソースより高めるようにゲート電圧を印加していた。
すなわち、ゲートに印加する期間だけ、ドレイン・ソー
ス間の抵抗が減少し、トランジスタは導通状態となり、
ソースに印加した信号がドレイン側に導通する作用を利
用していた。

【０００３】

【発明が解決しようとする課題】上記従来技術は、一般
に２０〜３０Ｖ程度の電圧までを導通，遮断するように
構成されており、これ以上の高電圧信号を導通，遮断す
る点については配慮がなされておらず、例えば、これを
プラズマディスプレイのパネル表示器に用いた場合に
は、２００〜３００Ｖの高電圧が印加され、ゲート・ソ
ース間が絶縁破壊するという問題があった。本発明の目
的は、簡易な構成下で容易に上記従来技術の欠点を改善
できる技術を提供することにある。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、本発明においては、電圧制御素子としての電界効果
トランジスタ，電流制御素子としてのトランジスタ等の
３端子制御素子を駆動素子として用い、そのゲートまた
はベースの電圧を高電圧上に重畳された低電圧信号で制
御する如く構成したアナログスイッチ回路およびこれを
用いた表示装置により達成される。さらに、上記目的
は、（１）表示動作時にパルス駆動源側への表示部の複
数の電極の接続状態を切換える切換部を、複数のスイッ
チ素子により上記パルス駆動源からの電気エネルギーを
接続状態の電極に分配し、かつ、パルスの立上り時には
１電極当り１個のスイッチ素子のスイッチ部を介して上
記パルス駆動源側からの電荷を上記電極側へ移動させ、
該パルスの立下り時には該スイッチ部に並列に形成され
る導通路を介して該電極側からの電荷を該パルス駆動源
側へ移動させる構成を備えるようにすること、ならびに
（２）表示動作時にパルス駆動源側への表示部の複数の
電極の接続状態を切換える切換部を、複数の電極に対応
して、低圧信号（Ｖ_A）を電源電圧（Ｖ_H）に重畳して該
重畳信号（Ｖ_HF）を出力する手段と、該重畳信号
（Ｖ_HF）を基に作動するトランジスタ（Ｑ１）と、該ト
ランジスタ（Ｑ１）の出力信号が入力されるスイッチ素
子（Ｑ２）と、該スイッチ素子（Ｑ２）の入力端〜出力
端間に接続された抵抗（６）と、を備え、上記重畳信号
（Ｖ_HF）により上記トランジスタ（Ｑ１）を作動させ、
そのコレクタ電流で該抵抗（６）の両端に電位差を生じ
させ、該電位差を基に該スイッチ素子（Ｑ２）のスイッ
チ部のオン・オフを制御し、上記パルス駆動源からの電
気エネルギーを上記電極に分配する構成とすること、に
よって達成される。

【０００５】

【発明の実施の形態】以下、本発明の動作原理および実
施例を、図面により詳細に説明する。駆動素子として電
界効果トランジスタのＮチャンネル素子を用い、ソース
側に負荷を接続してドレイン側から高電圧パルス信号を
印加する場合を例にとれば、上記高電圧パルス信号を、
低圧の信号に従ってソース側へ導通，遮断するには、高
電圧に重畳された低圧信号を作り、これを用いて電流源
を制御して、上記電界効果トランジスタのゲート，ソー
ス間に接続された抵抗に電流を流し、これによりゲー
ト，ソース間に電位差を生じさせることにより、上記電
界効果トランジスタを制御することができる。この動作
は、トランジスタについても同様である。また、Ｐチャ
ンネル素子を用いた場合にも、同様に動作させることが
できる。本発明に係る容量性負荷駆動回路は、これを画
像信号に従って発生する高電圧信号を表示素子に印加す
る表示装置の表示制御回路に好適に利用することができ
る。また、この際に公知の電力回収回路と組合わせて用
いることにより、更に大きな効果を得ることができる。
スイッチ素子は、そのスイッチ部がオンの状態で、表示
部の電極とパルス駆動源とを接続状態とし、該接続状態
において、該パルス駆動源と該電極との間で電荷が双方
向に移動するための経路を形成する。

【０００６】図１は、本発明に用いられる容量性負荷駆
動回路の回路構成図であり、図２はその動作タイミング
チャートである。図１において、Ｑ１は前述の電流回路
用バイポーラトランジスタとしてのＰＮＰ形トランジス
タ（以下、単に『トランジスタ』という）、また、Ｑ２
は高電圧信号を導通もしくは遮断する駆動素子としての
ＮチャンネルＭＯＳＦＥＴ（以下、単に『ＦＥＴ』と
いう）を示しており、Ｃｌは容量性負荷を示している。
なお、１は低圧入力信号Ｖ_Aの入力端子、２はホトカッ
プラ、４はトランジスタＱ１の蓄積効果を除去するため
のスピードアップ回路、７は高電圧パルスＶ_Dが印加さ
れる入力端子、８はＦＥＴＱ２に本来寄生するボディド
レインダイオード、９はグランドを示している。Ｖ_H，
Ｖ_FおよびＶ_Lは電源、３，５，６，２６は抵抗を示して
いる。本実施例に示す基本回路は、ＦＥＴＱ２がアナロ
グスイッチの役目をし、低圧入力信号Ｖ_Aに従ってＦＥ
ＴＱ２のゲート電圧Ｖ_Gにより高電圧パルスＶ_Dを導通，
遮断し、導通時、ドレインＤ側からソースＳ側へ印加し
て、容量性負荷Ｃｌに供電する機能を有するものであ
る。

【０００７】以下、図２のタイムチャートに従って動作
を説明する。先ず、パルス状に変化する低圧入力信号Ｖ
_AのＴ１区間を印加する。この入力信号をホスカップラ
２を介して、高電圧上に重畳する。上記ホトカップラ２
の動作は、入力端子１に印加した電圧で、電源Ｖ_Lを制
限抵抗２６を介してグランド９に流す。これにより発光
した光が、受光素子に入射する。この受光素子を高電圧
で駆動するために、端子２３に高圧電源Ｖ_Hのプラス側
を接続し、端子２４に電源Ｖ_Fのマイナス側を接続す
る。これにより、受光素子はグランド９から浮いた状態
で動作することになる。上記受光素子は、光が入射する
と、出力段のディジタルゲートを動作させる。すなわ
ち、低圧入力信号Ｖ_Aに従って、ホトカップラ２の出力
端子２５には、高圧電源Ｖ_H上で電源Ｖ_Fから制限抵抗３
を通して電流が流れ、これにより、図２に示す電圧Ｖ_HF
が現われる。

【０００８】この出力電圧Ｖ_HFを、トランジスタＱ１の
ベースＢに印加する。ここで、トランジスタＱ１のスイ
ッチング速度を上げるため、ベースＢ側にスピードアッ
プ回路４を挿入する。本スピードアップ回路４は、抵抗
とコンデンサを並列に接続した構成である。上記トラン
ジスタＱ１は、エミッタ接続形で動作するため、ベース
Ｂに前述のホトカップラ２の出力電圧Ｖ_HFの“Ｌ”レベ
ル（Ｖ_H−Ｖ_F）がかかり、オンする。エミッタＥの電圧
は、上記ベース電圧より、シリコン素子であれば約０．
７Ｖ上昇する。このエミッタ電圧と高圧電源Ｖ_Hの差分
が抵抗５にかかり、電流Ｉ₀が流れる。ここで、図２に
示す高電圧パルスＶ_DのＴ_L区間の動作について説明す
る。トランジスタＱ１のコレクタＣから電流Ｉ_Oが流出
し、ＦＥＴＱ２のゲート入力容量Ｃ_iに対し充電しなが
ら、抵抗６を通ってＦＥＴＱ２のソースＳから前述のボ
ディドレインダイオード８を介して、高電圧パルスの
“Ｌ”レベル（Ｖ_DL）へ流れ込む。ここで、ボディドレ
インダイオード８はＮチャンネルの場合、ソースＳ側が
アノードに、ドレインＤ側がカソードとなる。ＦＥＴＱ
２がオンする条件は、下記の式（１）のＶ_Gの値がＦＥ
ＴＱ２の閾値（Ｖ_TH）以上となることである。

【０００９】図３に、ＦＥＴＱ２のゲート入力容量Ｃ_i
を充電する等価回路を示す。このときのゲート電圧Ｖ_G
は、下記の式により決まる。

【数１】ここで、τ＝Ｃ_iＲ、Ｒは図１の抵抗６の値、Ｉ_Oは電流
を示している。上記τはＦＥＴＱ２の立上りの時定数を
示している。抵抗６が例えば３０ＫΩ、Ｃ_iが例えば１
００ＰＦであるとすると、τは３μｓｅｃとなる。式
（１）から明らかなように、電流Ｉ_Oと時定数τとは、
独立に決めることができる。ＦＥＴＱ２を高速に動作さ
せるには、立上りの時定数τをできる限り小さくする必
要がある。具体的には、ゲート入力容量Ｃ_iが素子の構
造で決まるため、抵抗６を小さくしなければならない。
しかし、抵抗６を小さくするとＦＥＴＱ２のゲートＧと
ソースＳ間の電圧が閾値以上にする。ただし、この電圧
をあまり高くすると、ゲートＧとソースＳ間の電圧が耐
圧（Ｖ_GSｍａｘ）以上となり破損するので、これを防止
するためツェナーダイオードＺＤをゲートＧとソースＳ
間に抵抗６と並列に接続する。これにより、ゲートＧを
高速に駆動することができ、ドレインＤ，ソースＳ間の
抵抗６を小さくし、アナログスイッチ素子であるＦＥＴ
Ｑ２は導通状態となる。

【００１０】次に、図２に示す高電圧パルスＶ_DのＴ_H区
間の動作について説明する。ＦＥＴＱ２は導通状態にあ
る。ドレインＤの端子７に印加した高電圧パルス状のド
レイン電圧Ｖ_Dの“Ｈ”レベル（Ｖ_DH）は、ドレインＤ
からソースＳに加わり、前記容量性負荷Ｃｌを充電す
る。同時に、ＦＥＴＱ２のゲート電圧Ｖ_Gを高電圧まで
持上げる。ソースＳでの電圧は、図２のＶ_S波形の
“Ｈ”レベル（Ｖ_SH）まで上る。これによっても、容量
性負荷Ｃｌに蓄積した電荷が放電されるまでの間、導通
状態を保持する。容量性負荷Ｃｌに蓄積した電荷が放電
すると、トランジスタＱ１では、コレクタＣと端子１０
の電圧が同じになってオフする。ＦＥＴＱ２のドレイン
Ｄに印加される高電圧パルスＶ_Dは、Ｔ_L，Ｔ_Hを繰り返
すため、トランジスタＱ１もそれに応じてオン，オフす
る。

【００１１】次に、図２の低圧入力信号Ｖ_AのＴ２区間
について説明する。低圧入力信号Ｖ_Aの“Ｈ”レベル
（Ｖ_L）を図１の入力端子１に印加することにより、ホ
トカップラ２の出力端子２５に高電圧Ｖ_Hがかかる。ト
ランジスタＱ１とＦＥＴＱ２は、遮断状態となる。上記
容量性負荷Ｃｌとゲート入力容量Ｃ_iに蓄積した電荷
は、前記ボディドレインダイオード８を通り、ドレイン
Ｄ側の高電圧パルス状のドレイン電圧Ｖ_Dの“Ｌ”レベ
ル（Ｖ_DL）へ向ってＴ_L区間に放電する。これにより、
ソースＳの出力電圧Ｖ_Sは、図２のＶ_S波形となる。ソー
スＳ側の容量性負荷に蓄積していた電荷が徐々に放電す
ると、パルスの尖頭値が図２のＰ１，Ｐ２のように低く
なり、Ｖ_SLレベルとなる。上記実施例によれば、２００
〜３００Ｖの高電圧が印加される場合に、従来は、より
複雑な構成を必要としていた容量性負荷駆動回路を、出
力段の駆動素子を低電圧により駆動することが可能な、
簡単な構成のものとすることができる。

【００１２】次に、前述の電流回路用バイポーラトラン
ジスタとして、ＮＰＮ形トランジスタ（以下、単に『ト
ランジスタ』という）Ｑ１１を、またアナログスイッチ
素子にＰチャンネルＦＥＴ（以下、単に『ＦＥＴ』とい
う）Ｑ２１を、それぞれ使用した場合について、図４、
図５を用いて説明する。具体的には、図４の入力端子４
００に低圧入力信号Ｖ_Bを、ＦＥＴＱ２１のソースＳ入
力端子４０３に高電圧パルス状のソース電圧Ｖ_Sを、そ
れぞれ印加した場合におけるＦＥＴＱ２１の導通区間Ｔ
１１と遮断区間Ｔ２１について説明する。図５の入力信
号Ｖ_Bにおいて、Ｔ１１区間では、Ｖφなるグランド電
圧がトランジスタＱ１１に加わりオンする。このとき、
トランジスタＱ１１のエミッタＥ側には、動作するため
のバイアス電圧Ｖ_-5を加えておく。トランジスタＱ１１
のエミッタＥ側に、ＶφよりＶ_BEだけ低いレベルの電圧
がかかる。エミッタ側に取付けた抵抗Ｒ_Eの両端には、
−（Ｖ_BE−Ｖ_-5）の電圧がかかり、ソースＳ入力端子４
０３に印加した高電圧パルスに関係なく、電流Ｉ_Oが流
れる。これにより、トランジスタＱ１１と抵抗Ｒ_Eで電
流源を構成する。

【００１３】上記電流Ｉ_Oは、ソースＳ側に印加する高
電圧パルス状のソース電圧Ｖ_Sから抵抗４０１を通り、
トランジスタＱ１１のコレクタＣからエミッタＥを通っ
て、電源Ｖ_-5へ流れ込む。抵抗４０１の両端には電流Ｉ
_Oにより電圧が発生し、この電圧がＦＥＴＱ２１の閾値
電圧以内の場合、ＦＥＴＱ２１はオンする。オンする条
件は、前式（１）に従う。ＦＥＴＱ２１をオン状態に
し、ソース入力端子４０３に高電圧パルス状のソース電
圧Ｖ_Sの“Ｈ”レベル（Ｖ_SH）を印加したときには、ト
ランジスタＱ１１のエミッタＥ側がグランドレベルに近
いため、コレクタＣ，エミッタＥ間に高い電圧が加わ
る。このため、トランジスタＱ１１は耐圧の高いトラン
ジスタを使用する。上記ＦＥＴＱ２１がオンしたときに
は、ソースＳ，ドレインＤ間の抵抗値が下り、ソース入
力端子４０３に印加された高電圧パルス状のソース電圧
Ｖ_Sを出力端子４０５へ通過させ、いわゆるＦＥＴＱ２
１が導通状態になったことを示す。これにより、出力端
子４０５に接続した容量性負荷ＣｌにＦＥＴＱ２１のド
レインＤから導通した出力電圧となるドレイン電圧Ｖ_D
の“Ｈ”レベル（Ｖ_DH）による電荷が蓄積する。

【００１４】次に、入力信号Ｖ_Bの遮断区間Ｔ２１につ
いて説明する。入力端子Ｖ_BにＶ_-5なる電圧を印加する
と、トランジスタＱ１１はオフする。従って、ＦＥＴＱ
２１もオフする。Ｔ１１区間で容量性負荷Ｃｌに充電し
た電荷が、Ｔ２１区間中にボディドレインダイオード４
０４を通して、高電圧パルス状のソース電圧Ｖ_Sの
“Ｌ”レベル（Ｖ_SL）へ放電する。これにより、容量性
負荷に蓄積している電荷は“０”になり、出力端子４０
５に現われる電圧も“０”になる。このように、低圧入
力信号Ｖ_BのＴ１１区間では、ＦＥＴＱ２１は導通およ
び遮断を繰り返し、動作する。図４におけるツェナーダ
イオード４０２は、ＦＥＴＱ２１のゲートＧ，ソースＳ
間の耐圧保護を目的とするものである。上記実施例にお
いては、容量性負荷駆動回路の負荷として、容量性負荷
について説明したが、抵抗または誘導負荷についても同
様である。

【００１５】次に、先に図１で示した容量性負荷駆動回
路に、電圧ホールド回路を付加した場合について図６、
図７に基づいて説明する。電圧ホールド回路素子とし
て、ＮチャンネルＦＥＴ（以下、単に『ＦＥＴ』とい
う）Ｑ３を使用する場合について述べる。電流源素子で
あるトランジスタＱ１は、先に図１に示したトランジス
タＱ１と同等の作用を行うものであり、ここでは、その
入力端子８０に、図７に示す電圧Ｖ_HFが印加される。区
間Ｔ１では、これも図２に示した区間Ｔ１と同様に、Ｆ
ＥＴＱ２がオンし、ドレインＤ側に印加した高電圧パル
ス状のドレイン電圧Ｖ_Dを、ソースＳ側のソース電圧Ｖ_S
として、容量性負荷Ｃｌに印加する。

【００１６】次に、区間Ｔ２では、これも図２に示した
区間Ｔ２と同様にＦＥＴＱ２がオフする。ゲート入力容
量と容量性負荷に、Ｔ１期間中蓄積していた電荷が、ボ
ディドレインダイオード８を通り、高電圧パルス状のド
レイン電圧Ｖ_Dの“Ｌ”レベル（Ｖ_DL）へ向って放電す
る。このとき、ＦＥＴＱ２のソースＳ側電位を固定する
ため、電圧ホールド素子として、ＦＥＴＱ３のゲートＧ
入力端子８１に図７のホールド入力信号Ｖ_Kを印加す
る。Ｖ_Kの“Ｈ”レベルにより、ＦＥＴＱ３をオンさせ
る。これにより、ＦＥＴＱ２のソースＳの電位Ｖ_Sは、
ＦＥＴＱ３のドレインＤ電位Ｖ_Eとなる。従って、図７
に示す如く、ＦＥＴＱ２のソースＳの電位Ｖ_Sは、
“Ｌ”レベル（Ｖ_E）に固定され、ホールドされる。す
なわち、図２のＶ_Sにおける過渡現象のパルスＰ１、Ｐ
２は全て除去される。ここでは、ＦＥＴＱ２にＮチャン
ネルＦＥＴを取上げて説明したが、ＰチャンネルＦＥＴ
についても、同様に電圧ホールド回路を付けて動作させ
ることが可能である。また、ＦＥＴでなく、トランジス
タ（ＮＰＮ，ＰＮＰ）でも同様に機能させることが可能
である。

【００１７】図８は、本発明の他の実施例を示す回路構
成図である。先に、図１に示した回路では、高電圧源側
の信号によりＦＥＴＱ２をスイッチしていたが、本実施
例の回路では、グランド電圧側からの信号によりＦＥＴ
Ｑ２をスイッチしているものである。抵抗６およびツェ
ナーダイオードＺＤは、図１で説明したと同じ働きをす
る。ＰチャンネルＦＥＴＱ３は、図１に示したトランジ
スタＱ１と同様に、電流Ｉ_Oをスイッチするための素子
で、この素子の駆動は、前述のＦＥＴＱ３とカレントミ
ラー回路を構成しているＰチャンネルＦＥＴＱ４とＮチ
ャンネルＦＥＴＱ５により、グランド電圧とＶ_L間の信
号電圧で制御できるようにレベルシフトしている。Ｖ_H
は、上記ＦＥＴＱ４，Ｑ３から構成されるカレントミラ
ー回路に電流を送るための高圧電源であり、図１に示し
たと同じ役割をしている。また、ドレイン電圧Ｖ_Dに
は、図２に示したと同じ波形を印加する。１１はＮチャ
ンネルＦＥＴＱ５を駆動するための信号回路で、例え
ば、シフトレジスタ回路やラッチ回路を含み、シリアル
入力される画像信号を直並列変換し、パラレル出力する
機能を有しており、この信号回路の電源電圧は低圧電源
Ｖ_Lである。本回路では、後述する如く、素子分離用半
導体層をグランド電圧より低い電圧に設定し、たとえ、
出力電圧Ｖ_OUTがグランド電圧以下に下っても、素子分
離のためのＰＮ接合が順バイアスされないようにしてい
るものである。なお、図８のダイオードＤ₁は、出力電
圧Ｖ_OUTがグランド電圧以下に低下量を抑えるために設
けたホールド回路として働くものである。

【００１８】図９は、図８に示した回路に使用可能な降
圧回路の一構成例を示すものである。キャパシタＣ₂に
印加するクロック信号Ｖ_CLKと、このＶ_CLKをＮチャンネ
ルＦＥＴＱ６とＰチャンネルＦＥＴＱ７で構成されるイ
ンバータ回路により、符号反転させてダイオードＤ₂の
カソード側に印加した信号とを用い、チャージポンプの
原理により、素子分離用のＰ型半導体層の電圧をグラン
ド電圧より約７Ｖ低下させることが可能である。図１０
に、図８のＦＥＴＱ２およびダイオードＤ₁を集積回路
化した状態の断面図を示す。前述の如く、ダイオードＤ
₁は出力電圧Ｖ_OUTがグランド電圧以下に低下量を抑える
ためのホールド回路として働く。図１０に示した回路に
おいては、素子分離用のＰ型半導体層１００３，１００
６を、グランド電圧より低い電圧に設定し、たとえ、出
力電圧Ｖ_OUTがグランド電圧以下に下っても、素子分離
のためのＰＮ接合部１００３と１００４とが順バイアス
されないようにしているものである。

【００１９】更に詳述すると、図１０は、図８および図
９に示したＶ_SUBの接続点を示す半導体装置の断面図と
電源の結線図となっており、本図に示す半導体装置で
は、半導体素子がＰ型半導体基板１００３とＰ型拡散層
１００６により分離される構造となっている。本図の左
側には、Ｎ型拡散層１０１１をソースとし、Ｐ型拡散層
１０１０をボディとしＮ型拡散層１００７とＮ型埋込層
１００４をドレインとする縦型ＭＯＳトランジスタを示
し、右側には、Ｐ型拡散層１０１０をアノードとし、Ｎ
型拡散層１００５，１００４，１００７をカソードとす
る図８のダイオードＤ₁の断面図を示しているものであ
る。この半導体装置の断面図自体は、従来から知られて
いるものであるが、本構成の特徴は、素子分離用のＰ型
半導体層１００６，１００３がグランド電圧と同じでは
なく、グランド電圧よりＶ_L2だけ低く設定されＶ_SUBと
してある点である。例えば、図８の出力電圧Ｖ_OUTがグ
ランド電圧以下に低下したとき、図１０中右側のダイオ
ードのカソード領域（１００５，１００４，１００７）
がグランド電圧以下に低下したことになる。

【００２０】従来のように、Ｐ型半導体基板をグランド
電圧に設定した場合には、Ｐ型層１００３と上記カソー
ド領域との間のＰＮ接合が順バイアスされ、素子分離用
のＰ型半導体層１００３に電流が流れ、隣接素子の素子
分離用ＰＮ接合も順バイアスさせ、誤動作させてしまう
という問題が生じることになったものを、本構成により
防止できるわけである。また、基板に対する接合容量、
図１０の例で示せば、ＭＯＳトランジスタのドレイン領
域１００４と基板１００３との容量が低くなるため、Ｐ
Ｎ接合分離された素子が高速に動作するという効果もあ
る。素子分離用のＰ型半導体層の電圧をグランド電圧よ
りＶ_L2だけ低く設定するためには、外部電源を使用して
も良いが、先に図９に示した如き降圧回路を用いると、
素子分離用のＰ型半導体層の電圧Ｖ_SUBを、外部の負電
圧源を使用せずに目的を達成することができる。

【００２１】図１１は、上述の半導体装置の基板電圧印
加法の他の例を示す断面図と電源の結線図である。本図
に示す半導体装置は、Ｎ型基板をドレインとした縦型Ｍ
ＯＳトランジスタ（図中左側）と、Ｐ型エピタキシャル
層１００２とＰ型拡散層１００６で素子分離された図１
０左側に示したと同様な構成の縦型ＭＯＳトランジスタ
が共存する半導体装置であり、これへの基板電圧印加法
を示している。本図においては、上述の如く、Ｐ型エピ
タキシャル層１００２とＰ型拡散層１００６が素子分離
用のＰ型半導体層であるため、この領域をグランド電圧
より下げる結線としている。本構成例においては、Ｎ型
層１０００をエミッタ、Ｐ型層１００２をベース、Ｎ型
層１００４をコレクタとする寄生バイポーラトランジス
タが、元々動作し易い構造となっている。以上述べた如
く、ＰＮ接合分離型半導体集積回路装置の素子分離に用
いるＰ型半導体層をグランド電圧より下げると、出力端
子が負荷の状態によりグランド電圧より下っても、それ
以上グランド電圧を下げて設定することにより、素子分
離用のＰＮ接合が順バイアスされることにより、寄生素
子がオン状態になり誤動作することを防止できるという
効果がある。

【００２２】次に、本容量性負荷駆動回路を表示装置に
使用した例について、図１２、図１３を用いて説明す
る。なお、本実施例においては、容量性負荷として放電
セルを使分している。放電セルを画像信号により駆動す
る場合、放電セルを図１２に示す如く、縦横に配列し、
各電極を駆動する。本実施例の放電セルは、図１２に示
す如く、三電極構造で、アノード電極Ａ、カソード電極
Ｋとサブアノード電極ＳＡから成る。本実施例では、放
電セルを図１２に示す如く、縦横３列に配置した場合に
ついて説明する。表示装置の基本構成は、アノード電極
Ａに供給するアノード駆動系と、カソード電極Ｋへ印加
する信号を発生する走査信号発生部６１４と、サブアノ
ード電極ＳＡに印加する表示信号発生部６１３から成っ
ている。ここで、アノード駆動系は、高電圧パルスＶ_TP
を発生し、同時に電力を回収する回収回路６００と、ア
ノード電極Ａの各ラインに与えるための、パルス分配機
能を有するアナログスイッチ回路群６０と、パルス分配
信号を与えるための抜き取りパルス信号発生回路６１５
から成る。一般に、容量性負荷を駆動する場合、高電圧
パルスの立上り時に、負荷容量と回路の浮遊容量を充電
するため過渡電流が流れる。一方、高電圧パルスの立下
り時にも、上記容量に蓄積していた電荷が放電されるた
め、過渡電流が流れる。負荷としての放電セルも容量性
負荷であるため、過渡電流が流れ、電力消費は著しく大
きくなる。上述の如き表示装置の消費電力を少なくする
ため、一般に、電力回収回路が使われる。ここで、電力
回収回路とは、例えば特開昭６１−１３２９９７号公報
に記載されている如き、コイル、コンデンサおよびスイ
ッチング素子で構成され、負荷に充電された電荷を抵抗
で消費することなく、上記コンデンサに蓄積する回路で
ある。

【００２３】図１２に示す構成例では、アノード電極Ａ
に印加する信号の電力を少なくするため、電力回収回路
を使用し、その後段にアナログスイッチ回路群６０を設
けている。以下、画像信号により、放電セルを点灯する
場合について詳細に説明する。画像信号を放電セルで点
灯する場合、一般に、輝度を時間の長さに変換して表示
する方式、例えば、フィールド内時間分割方式が用いら
れる。この方式は、１フィールドを７種類の期間に分割
して、それぞれの長さの比を、２⁰：２¹：２²：２³：２
⁴：２⁵：２⁶（ビット０〜６）に選ぶ。これら７種類の
期間を組合せることにより、２⁷＝１２８レベルの階調
を表示することができる。図１３に、この方式に基づい
たタイムチャートを示す。放電セルを点灯するには、ア
ノード電極Ａとカソード電極Ｋ、それにサブアノード電
極ＳＡに電圧が印加されなければならない。更に、輝度
の情報を表わすには、アノード電極Ａに放電を持続させ
るためのタウンゼントパルスＶ_Tを印加する必要があ
る。上記タウンゼントパルスＶ_Tの数は、前述のフィー
ルド内時間分割方式に従って割当てられる。

【００２４】図１３に、上記割当て区間を表わす波形Ｖ
_AT1〜Ｖ_AT3を示す。ここでは、１フィールド内の０^Hか
ら２４^H目までを示している。なお、ここで、１^Hは６
３．５×１０^-6秒とする。以下、図１３中の区間Ｔ_Dに
ついて説明する。この時間では、図１２に示した放電セ
ルは、ビット２情報を点灯する状態にある。すなわち、
アノード電極Ａの第１ラインＡ１がＶ_A1で選択状態にな
り、サブアノード電極ＳＡの第１列ＳＡ１にＶ_S1パルス
電圧７０を印加すると、放電セル６０４が点灯する。た
だし、カソード電極Ｋに第１ラインＫ１に与えるパルス
電圧Ｖ_K1を印加しているものとする。同様に、第２ライ
ンと第２列，第３ラインと第３列と図１３のタイムチャ
ートに従って動作が進むと、サブアノード電極ＳＡに対
して印加パルス電圧７１，７２，７３および７４、アノ
ード電極Ａ上の電圧パルス列Ｖ_T1，Ｖ_T2，Ｖ_T3、カソー
ド電極Ｋ上の電圧パルスＶ_K11，Ｖ_K21，Ｖ_K31により、
放電セル６０４，６０５，６０６，６０８および６１１
が点灯する。この状態を、図１２に斜線を施して示して
いる。表示信号発生部６１３では、画像の輝度信号に応
じた電圧パルスＶ_S1，Ｖ_S2およびＶ_S3を発生する。ま
た、走査信号発生部６１４は、カソード電極Ｋの各ライ
ンに加わる電圧パルスＶ_K1，Ｖ_K2，Ｖ_K3を発生させる。
更に、図１３の電圧パルスＶ_A1，Ｖ_A2，Ｖ_A3は、抜取り
パルス発生回路６１５で作る。回収回路６００では、電
力回収と図１３中の高電圧パルスＶ_TPを発生する。

【００２５】アナログスイッチ回路群６０は、回収回路
６００からの連続したパルス系列Ｖ_TPを抜取りパルスＶ
_A1，Ｖ_A2，Ｖ_A3に従って抜取り、タウンゼントパルスＶ
_Tを得る。上記アナログスイッチ回路群６０中のアナロ
グスイッチ回路６０１は、回収回路６００から高電圧パ
ルスＶ_TPを端子６２で受け、抜取りパルス発生回路６１
５の制御ラインＣ１上に、抜取りパルス信号Ｖ_A1を端子
６１で受信し、高電圧パルスＶ_TPを導通または遮断の制
御を行って、出力ラインＡ１上に、タウンゼントパルス
Ｖ_Tとして出力する。上記アナログスイッチ回路群６０
中のアナログスイッチ回路６０２および６０３も同様の
動作をする。従って、アノード電極Ａ、カソード電極Ｋ
に、図１３に示す波形が印加され、サブアノード電極Ｓ
Ａの信号に従って、選択された放電セルが点灯し、画像
を表示装置上に再生することができる。

【００２６】電力回収回路はインダクタを要するため、
一般にはＩＣ化が困難であり、回収回路を各アノード電
極毎に設けることは、アノード駆動回路ＩＣ化に際して
は好ましいことではない。これに対して本発明に係る容
量性負荷駆動回路を設けた場合には、電力回収回路は１
つしか要しないため、アノード駆動回路のＩＣ化が容易
になるという効果がある。また、上記実施例において
は、表示素子として放電セルを用いた場合を説明した
が、時系列的にパルス電圧を間欠的に印加する方式の他
の表示素子、例えば、ＥＬ（エレクトロルミネッセン
ス）、液晶等のパネルの駆動にも使用することが可能で
あることは言うまでもない。

【００２７】

【発明の効果】以上述べた如く、本発明によれば、高電
圧信号に対して駆動素子を低電圧により駆動することが
可能な表示装置を実現することができる。また、本発明
に係る容量性負荷駆動回路を表示素子駆動装置として用
いることにより、表示素子駆動装置を容易に半導体化す
ることができ、ＩＣ化が可能になる。この場合には、画
像表示装置の電力回収回路と組合わせて使用することが
できるので、画像表示装置の表示電力の節減も可能とな
る。

【図面の簡単な説明】

【図１】本発明が使用する容量性負荷駆動回路の回路構
成図である。

【図２】図１の動作タイミングチャートである。

【図３】図１に示す回路の充電時の等価回路図である。

【図４】他の実施例を示す容量性負荷駆動回路の回路構
成図である。

【図５】図４に示す回路の動作タイミングチャートであ
る。

【図６】電圧ホールド回路を含むアナログスイッチの回
路構成図である。

【図７】図６に示す回路の動作タイミングチャートであ
る。

【図８】他の実施例を示す容量性負荷駆動回路の回路構
成図である。

【図９】図８に示す回路に使用可能な降圧回路の一構成
例を示す図である。

【図１０】図８に示す回路を集積回路化した状態を示す
断面図である。

【図１１】集積回路化した状態を示す他の回路の断面図
である。

【図１２】本発明の一実施例を示す表示装置の駆動回路
の構成図である。

【図１３】図１２に示す回路の動作タイミングチャート
である。

【符号の説明】

１…入力端子、２…ホトカップラ、３，５，６…抵抗、
４…Ｑ１の蓄積効果を除去するスピードアップ回路、８
…ボディドレインダイオード、９…グランド、６１４…
走査信号発生部、６１３…表示信号発生部、６００…回
収回路、６０…アナログスイッチ回路群、６１５…抜取りパルス信号発生回路、６０〜６１２…放
電セル、Ｑ１…ＰＮＰ形トランジスタ、Ｑ２…Ｎチャン
ネルＦＥＴ、Ｉ_O…電流、Ｃｌ…容量性負荷、ＺＤ…ツ
ェナーダイオード、Ｖ_A…低圧入力信号、Ｖ_D…ドレイン
電圧、Ｖ_G…ゲート電圧。

───────────────────────────────────────────────────── フロントページの続き (72)発明者岡部健明東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者坂本光造東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者江渡正容神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内

Claims

【特許請求の範囲】

【請求項１】パルスで表示部を駆動し表示を行う表示
装置において、複数の電極を有する表示部と、パルス駆動源と、表示動
作時に該パルス駆動源と上記複数の電極との間の接続状
態を切換える切換部と、を備え、上記切換部が、上記複数の電極に対応した複数のスイッ
チ素子により上記パルス駆動源からの電気エネルギーを
接続状態の電極に分配し、かつ、上記パルスの立上り時
には１電極当り１個のスイッチ素子のスイッチ部を介し
て上記パルス駆動源側からの電荷を上記電極側へ移動さ
せ、該パルスの立下り時には該スイッチ部に並列に形成
される導通路を介して該電極側からの電荷を該パルス駆
動源側へ移動させるようにした構成を備えることを特徴
とする表示装置。
【請求項２】パルスで表示部を駆動し表示を行う表示
装置において、複数の電極を有する表示部と、パルス駆動源と、表示動
作時に該パルス駆動源と上記複数の電極との間の接続状
態を切換える切換部と、を備え、上記切換部が、上記複数の電極に対応して、低圧信号
（Ｖ_A）を電源電圧（Ｖ_H）に重畳して該重畳信号
（Ｖ_HF）を出力する手段と、該重畳信号（Ｖ_HF）を基に
作動するトランジスタ（Ｑ１）と、該トランジスタ（Ｑ
１）の出力信号が入力されるスイッチ素子（Ｑ２）と、
該スイッチ素子（Ｑ２）の入力端〜出力端間に接続され
た抵抗（６）と、を備え、上記重畳信号（Ｖ_HF）により
上記トランジスタ（Ｑ１）を作動させ、そのコレクタ電
流で該抵抗（６）の両端に電位差を生じさせ、該電位差
を基に該スイッチ素子（Ｑ２）のスイッチ部のオン・オ
フを制御し、上記パルス駆動源からの電気エネルギーを
上記電極に分配するようにした構成であることを特徴と
する表示装置。