JPH0292111A - アナログスイッチ回路およびこれを用いた表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高電圧の連続または間欠信号を導通もしくは
遮断するためのアナログスイッチ回路およびこれを用い
た表示装置に関し、特に低電圧信号により高電圧パルス
信号を制御するに好適なアナログスイッチ回路およびこ
れを用いた表示装置に関するものである。

〔従来の技術〕

従来、半導体素子により、連続する信号を導通または遮
断する回路については、例えば、立用著ｒＦＥＴの使い
方ｊ（ＣＱ出出版１９８作頁に記載されている如く、一
般に、高速で導通。

遮断する半導体素子として、接合形電界効果トランジス
タやＭＯ８形電界効果トランジスタが使われている。

この場合、Ｐチャンネル形では、信号源をソース側から
注入し、負荷をトレイン側に接続して導通する期間だけ
ゲート電圧をソースより高めるようにゲート電圧を印加
していた。すなわち、ゲートに印加する期間だけ、ドレ
イン・ソース間の抵抗が減少し、トランジスタは導通状
態となり、ソースに印加した信号がドレイン側に導通す
る作用を利用していた。

〔発明が解決しようとする課題〕

上記従来技術は、一般には２０〜３０Ｖ程度の電圧まで
を導通，遮断するように構成されており、これ以上の高
電圧信号を導通，遮断する点については配慮がなされて
おらず、例えば、これを、プラズマデイスプレィのパネ
ル表示用に用いた場合には，２００〜３００■の高電圧
が印加され、ゲート・ソース間が絶縁破壊するという問
題があった。

本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上記問題を解消し、
高電圧信号に対して、出力段の駆動素子を低電圧により
駆動することが可能な、アナログスイッチ回路およびこ
れを用いた表示装置を提供することにある。

〔課題を解決するための手段〕

本発明の上記目的は、電圧制御素子としての電界効果ト
ランジスタ、電流制御素子としてのトランジスタ等の３
端子制御素子を駆動素子として用い、そのゲートまたは
ベースの電圧を、高電圧上に重畳された低電圧信号で制
御する如く構成したことを特徴とするアナログスイッチ
回路およびこれを用いた表示装置によって達成される。

〔作用〕

駆動素子として電界効果トランジスタのＮチャンネル素
子を用い、ソース側に負荷を接続してドレイン側から高
電圧パルス信号を印加する場合を例にとれば、上記高電
圧パルス信号を、低圧の信号に従ってソース側へ導通，
遮断するには、高電圧に重畳された低圧信号を作り、こ
れを用いて電流源を制御して、上記電界効果トランジス
タのゲート、ソース間に接続された抵抗に電流を流し、
これにより、ゲート、ソース間に電位差を生じさせるこ
とで、上記電界効果トランジスタを制御することができ
る。

この動作は、トランジスタについても同様である。また
、Ｐチャンネル素子を用いた場合も、同様に動作させる
ことができる。

本発明に係るアナログスイッチ回路は、これを画像信号
に従って発生する高電圧信号を表示素子に印加する表示
装置の表示制御回路に好適に利用することができる。ま
た、この際、公知の電力回収回路と組合せて用いると更
に大きな効果を得ることができる。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は本発明の一実施例を示すアナログスイッチ回路
の回路構成図、第２図はその動作タイミングを示すタイ
ミングチャートである。

第１図において、Ｑｌは前述の電流回路用バイポーラト
ランジスタとしてのＰＮＰＮ上形ンジスタ（以下、単に
「トランジスタ」という）、また、Ｑ２は高電圧信号を
導通もしくは遮断する駆動素子としてのＮチャンネルＭ
Ｏ８ＦＥＴ（以下、単にｒＦＥＴＪという）を示してお
り、ＣＱは容量性負荷を示している。

なお、１は低圧入力信号ｖＡの入力端子、２はホトカッ
プラ、４はトランジスタＱ１の蓄積効果を除去するため
のスピードアップ回路、７は高電圧パルスＶＤが印加さ
れる入力端子、８はＦＥＴＱ２に本来寄生するボディド
レインダイオード、９はグランドを示している。■、４
．ｖＦおよびＶＬは電源、３，５，６．２６は抵抗を示
している。

本実施例に示す基本回路は、ＦＥＴＱ２がアナログスイ
ッチの役目をし、低圧入力信号ｖＡに従ってＦＥＴ　Ｑ
２のゲート電圧■。により高電圧パルス■。を導通、遮
断し、導通時、ドレインＤ側からソースＳ側へ印加して
、容量性負荷ＣＱに給電する機能を有するものである。

以下、第２図のタイムチャートに従って、動作を説明す
る。

まず、パルス状に変化する低圧入力信号ｖＡのＴ１区間
について説明する。入力端子１に低圧入力信号ｖＡのＴ
１区間を印加する。この入力信号をホトカップラ２を介
して、高電圧上に重畳する。

上記ホトカップラ２の動作は、入力端子１に印加した電
圧で、電源ＶＬを制限抵抗２６を介して端子２２に印加
し、発光素子を介して端子２１からグランド９に流す。

これにより発光した光が、受光素子に入射する。この受
光素子を高電圧で駆動するために、端子２３に高圧電源
ＶＨのプラス側を接続し、端子２４に電源ＶＦのマイナ
ス側を接続する。これにより、受光素子はグランド９か
ら浮いた状態で動作することになる。

上記受光素子は、光が入射すると、出力段のディジタル
ゲートを動作させる。すなわち、低圧入力信号■９に従
って、ホトカップラ２の出力端子２５には、高圧電源Ｖ
）ｌ上で電源ｖＦから制限抵抗３を通して電流が流れ、
これにより、第２図に示す電圧ＶＨＦが現われる。

この出力電圧ＶＨＦを、トランジスタＱ１のベースＢに
印加する。ここで、トランジスタＱ１のスイッチング速
度を上げるため、ベースＢ側にスピードアップ回路４を
挿入する。本スピードアップ回路４は、抵抗とコンデン
サを並列接続した構成である。

上記トランジスタＱ１は、エミッタ接地形で動作するた
め、ベースＢに前述のホトカップラ２の出力電圧Ｖ）Ｉ
Ｆの″Ｌ′″レベル（Ｖ＋１−ＶＦ）がかかり、オンす
る。エミッタＥの電圧は、上記ベース電圧より、シリコ
ン素子であれば約０．７Ｖ上昇する。

このエミッタ電圧と高圧電源■。の差分が抵抗５にかか
り、電流１０が流れる。

ここで、第２図に示す高電圧パルスｖＤＯＴＬ区間の動
作について説明する。

トランジスタＱ１のコレクタＣから電流　■。が流出し
、ＦＥＴ　Ｑ２のゲート入力容量Ｃ１に対し充電しなが
ら、抵抗６を通って　ＦＥＴ　Ｑ２のソースＳから前述
のボディドレインダイオード８を介して、高電圧パルス
の“Ｌ”レベル（ＶＤＬ）へ流れ込む。ここで、ボディ
ドレインダイオード８はＮチャンネルの場合、ソースＳ
側がアノードに、ドレインＤ側がカソードとなる。ＦＥ
Ｔ　Ｑ２がオンする条件は、下記の式（１）のＶ。の値
がＦＥＴＱ２の閾値（ＶＴ）ｌ）以上となることである
。

第３図に、ＦＥＴ　Ｑ２のゲート入力容量Ｃ３を充電す
る等価回路を示す。このときのゲート電圧Ｖａは、下記
の式により決まる。

Ｖ　ｃ　＝　Ｉ　ｏ　Ｒ（１−ｅ　−勅”　”　（１）
ここで、τ＝Ｃ，Ｒ，Ｒは第１図の抵抗６の値、エ。は
電流を示している。

上記τはＦＥＴ　Ｃ２の立上がりの時定数を示している
。抵抗６が例えば３０にΩ、Ｃ１が例えば１００ＰＦで
あるとすると、τは３μｓｅｃとなる。

式（１）から判るように、電流１０と時定数τとは、独
立に決めることができる。ＦＥＴ　Ｃ２を高速に動作さ
せるには、立上がりの時定数τをできるだけ小さくする
必要がある。

具体的しこは、ゲート入力容量Ｃユが素子の構造で決ま
るため、抵抗６を小さくしなければならない。しかし、
抵抗６を小さくすると　ＦＥＴ　Ｃ２のゲートＧ、ソー
スＳ間の電圧が閾値（ｖＴ、４）以下となり、十分導通
しなくなる。そこで電流工。を】 増し、ゲートＧとソースＳ間の電圧を上記閾値以上にす
る。但し、この電圧をあまり高くするとゲートＧとソー
スＳ間の電圧が耐圧（Ｖａｅｍａｘ）以上となり破損す
るので、これを防止するため、ツェナーダイオードＺＤ
を、ゲートＧとソースＳ間に抵抗６と並列に接続する。

これにより、ゲートＧを高速に駆動することができ、ド
レインＤ、ソースＳ間の抵抗６を小さくし、アナログス
イッチ素子であるＦＥＴ　Ｃ２は、導通状態となる。

次に、第２図に示す高電圧パルスｖｎのＴＨ区間の動作
について説明する。

ＦＥＴ　Ｃ２は導通状態にある。ドレインＤの端子７に
印加した高電圧パルス状のトレイン電圧ＶＤの“Ｈ”レ
ベル（ｖＤＨ）は、ドレインＤからソースＳに加わり、
前記容量性負荷Ｃρを充電する。

同時に、ＦＥＴ　Ｃ２のゲート電圧Ｖｃを、高電圧Ｖａ
Ｈまで持上げる。ソースＳでの電圧は、第２図のｖ６波
形の“Ｈ”レベル（ＶＳ）Ｉ）まで上がる。これによっ
ても、容量性負荷Ｃ１＋が充電される。

ＦＥＴ　Ｃ２は、上述の容量性負荷ＣＱに蓄積した電荷
が放電されるまでの間、導通状態を保持する。容量性負
荷ＣＯに蓄積した電荷が放電すると、トランジスタＱ１
では、コレクタＣと端子１０の電圧が同じになり、オフ
する。ＦＥＴ　Ｃ２の　ドレインＤに印加される高電圧
パルスＶ。は、ＴＬ、Ｔ。

を繰り返すため、トランジスタＱ１も、それに応＝１５ じてオン、オフする。

次に、第２図の低圧入力信号■いのＴ２区間について説
明する。

低圧入力信号ｖＡのＩｆ　ＨＩＩレベル（■Ｌ）を、第
１図の入力端子１に印加することにより、ホトカップラ
２の出力端子２５に高電圧ＶＨがかかる。トランジスタ
Ｑ１とＦＥＴ　Ｃ２は、遮断状態となる。

上記容量性負荷Ｃｏとゲート入力容量Ｃ１に蓄積した電
荷は、前記ボディドレインティオード８を通り、トレイ
ンＤ側の高電圧パルス状のドレイン電圧ｖｎのＬＬ　Ｌ
　Ｉ＋レベル（■ＤＬ）へ向かってＴし区間に放電する
。これにより、ソースＳの出力電圧ｖ６は、第２図のＶ
ｓ波形となる。ソースＳ側の容量性負荷に蓄積していた
電荷が徐々に放電すると、パルスの尖頭値が第２図のＰ
Ｌ、Ｐ２のように低くなり、ｖ６ルベルとなる。

上記実施例によれば、２００〜３００ｖの高電圧が印加
される場合に、従来は、より複雑な構成を必要としてい
たアナログスイッチを、出力段の駆動素子を低電圧によ
り駆動することが可能な、簡単な構成のものとすること
ができる。

次に、前述の電流回路用バイポーラトランジスタとして
、ＮＰＮ形トランジスタ（以下、単に「トランジスタ」
という）Ｑｌｌを、また、アナログスイッチ素子にＰチ
ャンネルＦＥＴ（以下、単にｒＦＥＴ」という）Ｃ２１
を、それぞれ使用した場合について、第４図、第５図を
用いて説明する。

具体的には、第４図の入力端子４００に低圧入力信号Ｖ
Ｂを、ＦＥＴＣ２１のソースＳ入力端子４０３に高電圧
パルス状のソース電圧７日を、それぞれ印加した場合に
おける　ＦＥＴＣ２１の導通区間Ｔ１１と遮断区間Ｔ２
１について説明する。

第５図の入力信号ＶＢにおいて、Ｔｌ１区間では。

Ｖφなるグランド電圧がトランジスタＱｌｌに加わり、
オンする。このとき、トランジスタＱｌｌのエミッタＥ
側には、動作するためのバイアス電圧ｖ−５を加えてお
く。トランジスタＱｌｌのエミッタＥ側に、■φよりＶ
ＢＥだけ低いレベルの電圧がかかる。エミッタ側に取付
けた抵抗ＲＥの両端には、（Ｖａｐ　　Ｖ−ｓ）の電圧
がかかり、ソースＳ入力端子４０３に印加した高電圧パ
ルスに関係なく、電流■ｏが流れる。これにより、トラ
ンジスタＱｌｌと抵抗ＲＥで電流源を構成する。

上記電流１０は、ソースＳ側に印加する高電圧パルス状
のソース電圧ｖ８から抵抗４０１を通り、トランジスタ
ＱｌｌのコレクタＣからエミッタＥを通って、電源ｖ−
５へ流れ込む。抵抗４０１の両端には電流１０により電
圧が発生し、この電圧がＦＥＴ　Ｑ２１の閾値電圧以内
の場合、ＦＥＴＱ２１はオンする。オンする条件は前記
式（１）に従う。ＦＥＴ　Ｑ２１をオン状態にし、ソー
ス入力端子４０３に高電圧パルス状のソース電圧■８の
ＩＩＨ”レベル（Ｖ　Ｓ　Ｈ）を印加したときには、ト
ランジスタＱｌｌのエミッタＥ側がグランドレベルに近
いため、コレクタＣ，エミッタＥ間に高い電圧が加わる
。このため、トランジスタＱｌｌは耐圧の高いトランジ
スタを使用する。

上記ＦＥＴＱ２１がオンしたときには、ソースＳウドレ
イン０間の抵抗値が下がり、ソース入力端子４０３に印
加された高電圧パルス状のソース電圧Ｖｓを出力端子４
０５へ通過させ、いわゆる、ＦＥＴＱ２１が導通状態に
なったことを示す。これにより、出力端子４０５に接続
した容量性負荷ＣＱにＦＥＴＱ２１のドレインＤから導
通した出力電圧となるドレイン電圧■。のＩＩ　Ｈ１１
レベル（ＶＤＨ）による電荷が蓄積する。

次に、入力信号ＶＢの遮断区間Ｔ２１について説明する
。

入力端子ＶＢにｖ−５なる電圧を印加すると、トランジ
スタＱｌｌはオフする。従って、ＦＥＴ　Ｑ２１もオフ
する。Ｔ１１区間で容量性負荷ＣＱに充電した電荷が、
Ｔ２１区間中にボディドレインダイオード４０４を通し
て、高電圧パルス状のソース電圧ｖｅの“Ｌ”レベル（
Ｖ　ｅ　Ｌ　）へ放電する。これにより、容量性負荷に
蓄積している電荷は１１０　＋＋になり、出力端子４０
５に現われる電圧も１１０”になる。

このように、低圧入力信号ＶＢのＴｌ１区間では、ＦＥ
ＴＱ２１は導通および遮断を繰り返し、動作する。第４
図における、ツェナーダイオード４０２は、ＦＥＴＱ２
１のゲートＧ、ソースＳ間の耐圧保護を目的とするもの
である。

上記実施例においては、アナログスイッチの負荷として
、容量性負荷について説明したが、抵抗または誘導負荷
についても同様である。

次に、先に第１図に示したアナログスイッチ回路に、電
圧ホールド回路を付加した場合について第６図、第７図
に基づいて説明する。

電圧ホールド回路素子として、ＮチャンネルＦＥＴ（以
下、単にｒＦＥＴＪという）Ｑ３を使用する場合につい
て述べる。

電流源素子であるトランジスタＱ１は、先に第１図に示
したトランジスタＱ１と同等の作用を行うものであり、
ここでは、その入力端子８０に、第７図に示す電圧ＶＨ
Ｆが印加される。区間Ｔ１ではこれも第２図に示した区
間Ｔ１と同様に、ＦＥＴＱ２がオンし、ドレインＤ側に
印加した高電圧パルス状のドレイン電圧Ｖ。を、ソース
Ｓ側のソース電圧■８として、容量性負荷Ｃ，に印加す
る。

次に、区間Ｔ２では、これも第２図に示した区間Ｔ２と
同様に　ＦＥＴ　　Ｑ２がオフする。ゲート入力容量と
容量性負荷に、Ｔ１期間中蓄積していた電荷が、ボディ
ドレインダイオード８を通り、高電圧パルス状のトレイ
ン電圧■。の“Ｌ”レベル（Ｖａｔ、）へ向って放電す
る。このとき　ＦＥＴ　Ｑ２のソースＳ側電位を固定す
るため、電圧ホールト素子として、ＦＥＴ　Ｑ３のゲー
トＧ入力端子８１に第７図のホールド入力信号■、を印
加する。■８の“Ｈ”レベルにより、ＦＥＴ　Ｑ３をオ
ンさせる。

これにより、ＦＥＴ　Ｑ２のソースＳの電位■６は、Ｆ
ＥＴ　Ｑ３のドレインＤ電位■やとなる。従って、第７
図に示す如く、ＦＥＴ　Ｑ２のソースＳの電位■８は、
′Ｌ”レベル（ｖＥ）に固定され、ホールドされる。こ
こでは、ＦＥＴ　Ｑ２にＮチャンネルＦＥＴを取上げて
説明したが、ＰチャンネルＦＥＴについても、同様に、
電圧ホールド回路を付けて動作させることが可能である
。また、ＦＥＴでなく、トランジスタ（ＮＰＮ、ＰＮＰ
）でも同様に機能させることが可能である。

第８図は、本発明の他の実施例を示す回路構成図である
。先に、第１図に示した回路では、高電圧源側の信号に
より、ＦＥＴ　Ｑ２をスイッチしていたが１本実施例の
回路では、グランド電圧側からの信号により、ＦＥＴ　
Ｑ２をスイッチしているものである。抵抗６およびツェ
ナーダイオードＺＤは、第１図で説明したと同じ働きを
する。

ＰチャネルＦＥＴ　Ｑ３は第１図に示したトランジスタ
Ｑ１と同様に、電流１０をスイッチするための素子で、
この素子の駆動は、上述のＦＥＴＱ３とカレントミラー
回路を構成しているＰチャネルＦＥＴＱ４とＮチャネル
ＦＥＴＱ５により、グランド電圧と　７６間の信号電圧
で制御できるようにレベルシフトしている。

■Ｈは上記ＦＥＴ　Ｑ４．Ｑ３から構成されるカレント
ミラー回路に電流を送るための高圧電源であり、第１図
に示したと同じ役割をしている。また、ドレイン電圧Ｖ
。には第２図に示したと同じ波形を印加する。１１はＮ
チャネルＦＥＴ　Ｑ５を駆動するための信号回路で、例
えば、シフトレジスタ回路やラッチ回路を含み、シリア
ル入力される画像信号を直並列変換し、パラレル出力す
る機能を有しており、この信号回路の電源電圧は低圧電
源ＶＬである。

本回路では、後述する如く、素子分離用半導体層を、グ
ランド電圧より低い電圧に設定し、たとえ、出力電圧Ｖ
。ＵＴがグランド電圧以下に下がっても、素子分離のた
めのＰＮ接合が順バイアスされないようにしているもの
である。

なお、第８図のダイオードＤ１は、出力電圧ＶＯＵＴが
グランド電圧以下に低下量を抑えるために設けたホール
ド回路して働くものである。

第９図は、第８図に示した回路に使用可能な降圧回路の
一構成例を示すものである。キャパシタＣ２に印加する
クロック信号Ｖ。ＬＫと　このＶ。ＬＫをＮチャネルＦ
ＥＴ　Ｑ６とＰチャネルＦＥＴ　Ｑ７で構成されるイン
バータ回路により、符号反転させてダイオード　Ｄ２の
カソード側に印加した信号とを用い、チャージポンプの
原理により、素子分離用のＰ型半導体層の電圧を、グラ
ンド電圧より約７■低下させることが可能である。

第１０図に第８図のＦＥＴ　Ｑ２およびダイオドＤ工を
集積回路化した状態の断面図を示す。前述の如く、ダイ
オードＤ、は出力電圧■。ＵＴが、グランド電圧以下に
低下量を抑えるためのホールド回路して働く。第１０図
に示した回路においては、素子分離用のＰ型半導体層１
００３．１００６を、グランド電圧より低い電圧に設定
し、たとえ、出力電圧ＶＯＵＴがグランド電圧以下に下
がっても、素子分離のためのＰＮ接合部１００３と１０
０４とが順バイアスされないようにしているものである
。

更に詳述すると、本図は、第８図および第９図に示した
ＶＳＵＢの接続点を示す半導体装置の断面図と電源の結
線図となっており、本図に示す半導体装置では、半導体
素子がＰ型半導体基板１００３とＰ型拡散層１００６に
より分離される構造となっている。本図の左側には、Ｎ
型拡散層１０１１をソースとし、Ｐ型拡散層１０１０を
ボディとしＮ型拡散層１００７とＮ型埋込層１００４を
ドレインとする縦型ＭｏＳトランジスタを示し、右側に
は、Ｐ型拡散層１０１０をアノードとし、Ｎ型拡散層１
００５．１００４．１００７をカソードとする第８図の
ダイオードＤ１の断面図を示しているものである。

この半導体装置の断面図自体は、従来から知られている
ものであるが、本構成の特徴は、素子分離用のＰ型半導
体層１００６．１００３がグランド電圧と同じではなく
、グランド電圧よりｖｌ、２だけ低く設定されＶＥＩＩ
ＪＢとしである点である。例えば、第８図の出力電圧Ｖ
。ＵＴがグランド電圧以下に低下したとき、第１０図中
右側のダイオードのカソード領域（１００５，１００４
，１００７）がグランド電圧以下に低下したことになる
。

従来のように、Ｐ型半導体基板をグランド電圧に設定し
た場合には、Ｐ型層１００３と上記カソード領域との間
のＰＮ接合が順バイアスされ、素子分離用のＰ型半導体
層１００３に電流が流れ、隣接素子の素子分離用ＰＮ接
合も順バイアスさせ、誤動作させてしまうという問題が
生ずることになったのを、本構成により防止できるわけ
である。

また、基板に対する接合容量、第１０図の例で示せば、
ＭＯＳトランジスタのドレイン領域１００４と基板１０
０３との容量が低くなるため、ＰＮ接合分離された素子
が高速に動作するという効果もある。

素子分離用のＰ型半導体層の電圧をグランド電圧よりｖ
１４２だけ低く設定するためには、外部電源を使用して
も良いが、先に、第９図に示した如き降圧回路を用いる
と、素子分離用のＰ型半導体層の電圧Ｖｌ’１ｔｌＢを
、外部の負電圧源を使用せずに目的を達成することがで
きる。

第１１図は、上述の半導体装置の基板電圧印加法の他の
例を示す断面図と電源の結線図である。

本図に示す半導体装置は、Ｎ型基板をドレインとした縦
型ＭＯＳトランジスタ（図中左側）と、Ｐ型エピタキシ
ャル層１００２とＰ型拡散層１００６で素子分離された
第１０図左側に示したと同様な構成の縦型ＭＯＳトラン
ジスタが共存する半導体装置であり、これへの基板電圧
印加法を示している。

本図においては、上述の如く、Ｐ型エピタキシャル層１
００２とＰ型拡散層１００６が素子分離用のＰ型半導体
層であるため、この領域をグランド電圧より下げる結線
としている。本構成例においては、Ｎ型層１０００をエ
ミッタ、Ｐ型層１００２をベース、Ｎ型層１００４をコ
レクタとする寄生バイポーラトランジスタが、元々動作
し易い構造となっている。

以上述べた如く、ＰＮ接合分離型半導体集積回路装置の
素子分離に用いるＰ型半導体層をグランド電圧より下げ
ると、出力端子が負荷の状態によりグランド電圧より下
がっても、それ以上グランド電圧を下げて設定すること
により、素子分離用のＰＮ接合が順バイアスされること
により、寄生素子がオン状態になり誤動作することを防
止できるという効果がある。

次に、本アナログスイッチ回路を、表示装置に使用した
例について、第１２図、第１３図を用いて説明する。な
お、本実施例においては、容量性負荷として、放電セル
を使用している。

放電セルを画像信号により駆動する場合、放電セルを、
第１２図に示す如く、縦横に配列し、各電極を駆動する
。本実施例の放電セルは、第１２図に示す如く、三電極
構造で、アノード電極Ａ、カソード電極にとサブアノー
ド電極ＳＡから成る。本実施例では、放電セルを、第１
２図に示す如く、縦横３列に配置した場合について、説
明する。

表示装置の基本構成は、アノード電極Ａに供給するアノ
ード駆動系と、カソード電極にへ印加する信号を発生す
る走査信号発生部６１４と、サブアノード電極ＳＡに印
加する表示信号発生部６１３から成っている。ここで、
アノード駆動系は、高電圧パルス■７Ｐを発生し、同時
に、電力を回収する回収回路６００と、アノード電極Ａ
の各ラインに与えるための、パルス分配機能を有するア
ナログスイッチ回路群６０と、パルス分配信号を与える
ための抜取りパルス信号発生回路６１５から成る。

一般に、容量性負荷を駆動する場合、高電圧パルスの立
上がり時に、負荷容量と回路の浮遊容量を充電するため
、過渡電流が流れる。一方、高電圧パルスの立下がり時
にも、上記容量に蓄積していた電荷が放電されるため、
過渡電流が流れる。

負荷としての放電セルも容量性負荷であるため、過渡電
流が流れ、電力消費は著しく大きくなる。

上述の如き表示装置の消費電力を少なくするため、一般
に、電力回収回路が使われる。ここで、電力回収回路と
は、例えば、特開昭６１−１３２９９７号公報に記載さ
れている如き、コイル、コンデンサおよびスイッチング
素子で構成され、負荷に充電された電荷を抵抗で消費す
ることなく、上記コンデンサに蓄積する回路である。

上記電力回収を効率良く行うためには、電力回収回路を
一つ設け、各アノード電極Ａからの高電圧信号を回収、
もしくは、各アノード電極Ａへの分配を行うことである
。このためには、高電圧信号を双方向に回収１分配でき
るパルス分配器が必要となる。前述の、本発明に係るア
ナログスイッチは、以下に示す如く、この目的に用いる
ことが可能である。

第１２図に示す構成例では、アノード電極Ａに印加する
信号の電力を少なくするため、電力回収回路を使用し、
その後段に、アナログスイッチ回路群６０を設けている
。以下、画像信号により、放電セルを点灯する場合につ
いて詳細に説明する。

画像信号を放電セルで点灯する場合、一般に、輝度を時
間の長さに変換して表示する方式、例えば、フィールド
内時間分割方式が用いられる。この方式は、１フイール
ドを７種類の期間に分割して、それぞれの長さの比を、
２°＝２１＝２２：２３：２４：２５：２６（ビットＯ
〜６）に選ぶ。これら７種類の期間を組合せることによ
り、２７＝１２８レベルの階調を表示することができる
。

第１３図に、この方式に基づいたタイムチャートを示す
。放電セルを点灯するには、アノード電極Ａとカソード
電極にそれにサブアノード電極ＳＡに電圧が印加されな
ければならない。更に、輝度の情報を表わすには、アノ
ード電極Ａに放電を持続させるためのタウンゼントパル
ス■。を印加する必要がある。上記タウンゼントパルス
ｖＴの数は、前述のフィールド内時間分割方式に従って
割当てられる。

第１３図に、上記割当て区間を表わす波形ｖＡＴ□〜Ｖ
ＡＴ３を示す。ここでは、１フイールド内のＯＨから２
４Ｈ目までを示している。なお、ここで、ＩＨは６３．
５Ｘ１０−′秒とする。

以下、第１３図中の区間ＴＤについて説明する。

この時間では、第１２図に示した放電セルは、ビット２
情報を点灯する状態にある。すなわち、アノード電極Ａ
の第１ラインＡ１がｖＡｌで選択状態になり、サブアノ
ード電極ＳＡの第１列ＳＡＩにＶｅｘパルス電圧７０を
印加すると、放電セル６０４が点灯する。但し、カソー
ド電極Ｋに第１ラインに１に与えるパルス電圧ＶＫ１を
印加しているものとする。

同様に、第２ラインと第２列、第３ラインと第３列と第
１３図のタイムチャートに従って動作が進むと、サブア
ノード電極ＳＡに対して印加パルス電圧７１，７２．７
３および７４、アノード電極Ａ上の電圧パルス列Ｖ　Ｔ
ｘ　＋　Ｖ　Ｔ２　＋　Ｖ　Ｔ２、カソード電極に一ヒ
の電圧パルス■にｘｌｔＶＫｚｔおよびＶ　Ｋ　３１に
より、放電セル６０４　、６０５　、６０６　、６０８
および６１１が点灯する。この状態を、第１２図に斜線
を施して示している。

表示信号発生部６１３では、画像の輝度信号に応じた電
圧パルスＶ　ｅ　ｘ、　ｇ　Ｖ　Ｂ□およびｖ８３を発
生する。

また、走査信号発生部６１４は、カソード電極にの各ラ
インに加わる電圧パルスＶ　Ｋｌ−Ｉ　Ｖ　Ｋ２１　Ｖ
　Ｋ３を発生させる。更に、第１３図の電圧パルスｖＡ
□＋ＶＡ２＋ＶＡ３は、抜取りパルス発生回路６１５で
作る。回収回路６００では、電力回収と第１３図中の高
電圧パルス■ＴＰを発生する。

アナログスイッチ回路群６０は、回収回路６００からの
連続したパルス系列ｖＴＰを抜取りパルスｖＡ１〜ＶＡ
３に従って抜取り、タウンゼントパルスｖＴを得る。上
記アナログスイッチ回路群６０中のアナログスイッチ回
路６０１は、回収回路６００がら高電圧パルスＶＴＰを
端子６２で受け、抜取りパルス発生回路６１５の制御ラ
インＣ１上に、抜取りパルス信号ＶＡ１を端子６１で受
信し、高電圧パルスＶＴＰを導通または遮断の制御を行
って、出力ラインＡ１上に、タウンゼントパルスｖＴと
して出力する。

上記アナログスイッチ回路群６０中のアナログスイッチ
回路６０２および６０３も同様の動作をする。

従って、アノード電極Ａ、カソード電極Ｋに、第１３図
に示す波形が印加され、サブアノード電極ＳＡの信号に
従って、選択された放電セルが点灯し、画像を表示装置
上に再生することができる。

電力回収回路はインダクタを要するため、一般にはＩＣ
化が困難であり、回収回路を各アノード電極毎に設ける
ことは、アノード駆動回路ＩＣ化に際しては好ましいこ
とではない。これに対して本発明に係るアナログスイッ
チ回路を設けた場合には、電力回収回路は一つしか要し
ないため、アノード駆動回路のＩＣ化が容易になるとい
う効果がある。

また、上記実施例においては、表示素子として放電セル
を用いた場合を説明したが、時系列的にパルス電圧を間
欠的に印加する方式の他の表示素子、例えば、ＥＬ（エ
レクトロルミネッセンス）。

液晶等のパネルの駆動にも使用することが可能であるこ
とは言うまでもない。

〔発明の効果〕

以上述べた如く、本発明によれば、電圧制御素子として
の電界効果トランジスタ、電流制御素子としてのトラン
ジスタ等の３端子制御素子を駆動素子として用い、その
ゲートまたはベースの電圧を、高電圧上に重畳された低
電圧信号で制御する如く構成したので、高電圧信号に対
して、出力段の駆動素子を低電圧により駆動することが
可能なアナログスイッチ回路を実現できるという顕著な
効果を奏するものである。

また、本発明に係るアナログスイッチ回路を、表示素子
駆動装置として用いた場合には、該表示素子駆動装置を
容易に半導体化することができ、ＩＣ化が可能となると
いう効果もある。なお、この場合には、画像表示装置の
電力回収回路と組合せて使用することができるので、画
像表示装置の表示電力の節減にも効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路構成図、第２図は
その動作タイミングを示すタイミングチャート、第３図
は第１図に示す回路の充電時の等価回路図、第４図は本
発明の他の実施例を示す回路構成図、第５図はその動作
を示すタイミングチャート、第６図は電圧ホールド回路
を含むアナログスイッチの回路構成図、第７図はその動
作を示すタイミングチャート、第８図は本発明の他の実
施例を示す回路構成図、第９図は第８図に示した回路に
使用可能な降圧回路の一構成例を示す図、第１０図は第
８図に示す回路を集積回路化した状態を示す断面図、第
１１図は集積回路化した状態を示す他の回路の断面図、
第１２図は本発明の応用例としての表示装置の駆動回路
の構成図、第１３図はその動作を示すタイミングチャー
トである。 １：入力端子、２：ホトカップラ、８：ボディドレイン
ダイオード、９ニゲランド、Ｑｌ　ｅ　ＰＮＰ形トラン
ジスタ、Ｑ２：ＮチャンネルＦＥＴ、Ｉｏ：電流、ＣＤ
：容量性負荷、ＺＤ：ツェナーダイオード、ｖＡ：低圧
入力信号、ｖＤニドレイン電圧、■ｏ：ゲート電圧。 特許出願人　株式会社日立製作所

Claims (1)

1. 【特許請求の範囲】 １、Ｎチャンネル形ＦＥＴのドレイン側に高電圧パルス
   を入力し、ゲートにスイッチング用駆動信号を印加する
   如く構成したアナログスイッチ回路において、ソース、
   ゲート間に少なくとも抵抗を設けるとともに、前記ゲー
   トに印加する駆動信号を、低電圧入力信号をレベルシフ
   トした高電圧信号としたことを特徴とするアナログスイ
   ッチ回路。 ２、Ｐチャンネル形ＦＥＴのソース側に高電圧パルスを
   入力し、ゲートにスイッチング用駆動信号を印加する如
   く構成したアナログスイッチ回路において、ソース、ゲ
   ート間に少なくとも抵抗を設けるとともに、前記ゲート
   に印加する駆動信号を、低電圧入力信号をレベルシフト
   した高電圧信号としたことを特徴とするアナログスイッ
   チ回路。 ３、前記ゲートに印加する駆動信号が、低電圧入力信号
   を光結合素子を介して高電圧信号にレベルシフトし、該
   高電圧信号を電流制御素子を介して電流信号としたもの
   であることを特徴とする請求項１または請求項２記載の
   アナログスイッチ回路。 ４、ＮＰＮ形トランジスタのコレクタ側に高電圧パルス
   を入力し、ベースにスイッチング用駆動信号を印加する
   如く構成したアナログスイッチ回路において、エミッタ
   、ベース間に少なくとも抵抗を設けるとともに、前記ベ
   ースに印加する駆動信号を、低電圧入力信号をレベルシ
   フトした高電圧信号としたことを特徴とするアナログス
   イッチ回路。 ５、ＰＮＰ形トランジスタのエミッタ側に高電圧パルス
   を入力し、ベースにスイッチング用駆動信号を印加する
   如く構成したアナログスイッチ回路において、エミッタ
   、ベース間に少なくとも抵抗を設けるとともに、前記ベ
   ースに印加する駆動信号を、低電圧入力信号をレベルシ
   フトした高電圧信号としたことを特徴とするアナログス
   イッチ回路。 ６、前記ベースに印加する駆動信号が、低電圧入力信号
   を光結合素子を介して高電圧信号にレベルシフトし、該
   高電圧信号を電流制御素子を介して電流信号としたもの
   であることを特徴とする請求項４または請求項５記載の
   アナログスイッチ回路。 ７、前記ＦＥＴのゲート入力容量をＣｉ、ゲート、ソー
   ス間の抵抗をＲ、高電圧パルス周期をＴとするとき、Ｒ
   ＜Ｔ／Ｃ＿ｉであることを特徴とする請求項１〜請求項
   ３のいずれかに記載のアナログスイッチ回路。 ８、前記トランジスタのベース入力容量をＣ＿ｉ、ベー
   ス、エミッタ間の抵抗をＲ、高電圧パルス周期をＴとす
   るとき、Ｒ＜Ｔ／Ｃ＿ｉであることを特徴とする請求項
   ４〜請求項６のいずれかに記載のアナログスイッチ回路
   。 ９、前記ＦＥＴのゲート閾値電圧をＶ＿Ｔ＿Ｈ、ゲート
   、ソース間の耐電圧をＶ＿Ｇ＿Ｓｍａｘ、ゲート、ソー
   ス間の抵抗をＲ、ゲート入力容量をＣ＿ｉ、高電圧パル
   ス周期をＴ、電流をいＩ＿０とするとき、上記Ｖ＿Ｔ＿
   Ｈ、Ｒ、Ｃ＿ｉ、Ｔ、Ｉ＿０、Ｖ＿Ｇ＿Ｓｍａｘの間に
   、Ｖ＿Ｔ＿Ｈ／（１＿−ｅ−Ｔ／ＣｉＲ）＜Ｉ＿０Ｒ＜
   Ｖ＿Ｇ＿Ｓｍａｘ／（１＿−ｅ−Ｔ／ＣｉＲ）が成立す
   ることを特徴とする請求項１〜請求項３のいずれかに記
   載のアナログスイッチ回路。 １０、前記トランジスタのベース閾値電圧をＶ＿Ｔ＿Ｈ
   、ベース、エミッタ間の耐電圧をＶ＿Ｇ＿Ｓｍａｘ、ベ
   ース、エミッタ間の抵抗をＲ、ベース入力容量をＣ＿ｉ
   、高電圧パルス周期をＴ、電流を１＿０とするとき、上
   記Ｖ＿Ｔ＿Ｈ、Ｒ、Ｃ＿ｉ、Ｔ、Ｉ＿０およびＶ＿Ｇ＿
   Ｓｍａｘの間に、 Ｖ＿Ｔ＿Ｈ／（１＿−ｅ−Ｔ／ＣｉＲ）＜Ｉ＿０Ｒ＜Ｖ
   ＿Ｇ＿Ｓｍａｘ／（１＿−ｅ−Ｔ／ＣｉＲ）が成立する
   ことを特徴とする請求項４〜請求項６のいずれかに記載
   のアナログスイッチ回路。 １１、前記ＦＥＴのゲート閾値電圧をＶ＿Ｔ＿Ｈ、ゲー
   ト、ソース間の耐電圧をＶ＿Ｇ＿Ｓｍａｘ、ゲート、ソ
   ース間の抵抗をＲ、ゲート入力容量をＣｉ、ゲート印加
   電圧と高電圧パルスの印加時間差をｔ＿０、電流をＩ＿
   ０とするとき、上記Ｖ＿Ｔ＿Ｈ、Ｒ、Ｃ＿ｉ、ｔ＿０、
   Ｖ＿Ｔ＿Ｈ／（１＿−ｅ−Ｔ＿０／ＣｉＲ）＜Ｉ＿０Ｒ
   ＜Ｖ＿Ｇ＿Ｓｍａｘ／（１＿−ｅ−Ｔ＿０／ＣｉＲ）が
   成立することを特徴とする請求項１〜請求項３のいずれ
   かに記載のアナログスイッチ回路。 １２、前記トランジスタのベース閾値電圧をＶ＿Ｔ＿Ｈ
   、ベース、エミッタ間の耐電圧をＶ＿Ｇ＿Ｓｍａｘ、ベ
   ース、エミッタ間の抵抗をＲ、ベース入力容量をＣ＿ｉ
   、ベース印加電圧と高電圧パルスの印加時間差をｔ＿０
   、電流をＩ＿０とするとき、上記Ｖ＿Ｔ＿Ｈ、Ｒ、Ｃ＿
   ｉ、ｔ＿０、Ｉ＿０、Ｖ＿Ｇ＿Ｓｍａｘの間に、Ｖ＿Ｔ
   ＿Ｈ／（１＿−ｅ−Ｔ＿０／ＣｉＲ）＜Ｉ＿０Ｒ＜Ｖ＿
   Ｇ＿Ｓｍａｘ／（１＿−ｅ−Ｔ＿０／ＣｉＲ）が成立す
   ることを特徴とする請求項４〜請求項６のいずれかに記
   載のアナログスイッチ回路。 １３、前記ＦＥＴのソース側に容量性負荷を接続し、該
   容量性負荷と並列に電圧ホールド回路を接続したことを
   特徴とする請求項１記載のアナログスイッチ回路。 １４、前記ＦＥＴのドレイン側に容量性負荷を接続し、
   該容量性負荷と並列に電圧ホールド回路を接続したこと
   を特徴とする請求項２記載のアナログスイッチ回路。 １５、前記電圧ホールド回路に、前記ＦＥＴがオンとな
   る期間ホールドする入力信号を印加することを特徴とす
   る請求項１３または請求項１４記載のアナログスイッチ
   回路。 １６、前記トランジスタのエミッタ側に容量性負荷を接
   続し、該容量性負荷と並列に電圧ホールド回路を接続し
   たことを特徴とする請求項４記載のアナログスイッチ回
   路。 １７、前記トランジスタのコレクタ側に容量性負荷を接
   続し、該容量性負荷と並列に電圧ホールド回路を接続し
   たことを特徴とする請求項５記載のアナログスイッチ回
   路。 １８、集積回路化するに際して、素子分離に用いる半導
   体層をグランド電位より下げるように構成したことを特
   徴とする請求項１〜請求項１７のいずれかに記載のアナ
   ログスイッチ回路。 １９、前記素子分離に用いる半導体層をグランド電位よ
   り下げる手段として、チャージポンプ回路を用いること
   を特徴とする請求項１８記載のアナログスイッチ回路。 ２０、放電セルを画像信号により駆動する方式の表示装
   置において、表示信号発生手段として、請求項１〜請求
   項１７のいずれかに記載されたアナログスイッチ回路を
   用いることを特徴とする表示装置。 ２１、前記アナログスイッチ回路に加えて、電力回収回
   路を設けたことを特徴とする請求項１８記載の表示装置
   。