JPH10117142A - 位相同期ループ回路および半導体集積回路 - Google Patents
位相同期ループ回路および半導体集積回路Info
- Publication number
- JPH10117142A JPH10117142A JP8270154A JP27015496A JPH10117142A JP H10117142 A JPH10117142 A JP H10117142A JP 8270154 A JP8270154 A JP 8270154A JP 27015496 A JP27015496 A JP 27015496A JP H10117142 A JPH10117142 A JP H10117142A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay
- locked loop
- phase
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0997—Controlling the number of delay elements connected in series in the ring oscillator
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
- H03K23/548—Reversible counters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
Landscapes
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 従来の位相同期ループ回路は、回路規模が大
きく、占有面積および消費電力等の面で問題があった。 【解決手段】 入力信号ＣＬＫが遅延段２を複数回まわ
って作る遅延信号ＩＮＶout(ＩＮＶin, ＳＣout)と該入
力信号ＣＬＫとを位相比較し、該比較結果に応じて前記
遅延段２における遅延量を制御するように構成する。
きく、占有面積および消費電力等の面で問題があった。 【解決手段】 入力信号ＣＬＫが遅延段２を複数回まわ
って作る遅延信号ＩＮＶout(ＩＮＶin, ＳＣout)と該入
力信号ＣＬＫとを位相比較し、該比較結果に応じて前記
遅延段２における遅延量を制御するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は位相同期ループ回路
および半導体集積回路に関し、特に、回路規模を削減す
るようにした位相同期ループ回路に関する。近年、ＣＰ
Ｕの高速化に伴い、記憶回路および周辺回路も高速化が
要求されている。しかし、高速化により各回路間のタイ
ミングのずれによるスキューが問題になってきている。
そこで、小さい回路規模で外部クロックに同期した制御
信号を記憶回路および周辺回路等に供給することのでき
る位相同期ループ回路の提供が要望されている。
および半導体集積回路に関し、特に、回路規模を削減す
るようにした位相同期ループ回路に関する。近年、ＣＰ
Ｕの高速化に伴い、記憶回路および周辺回路も高速化が
要求されている。しかし、高速化により各回路間のタイ
ミングのずれによるスキューが問題になってきている。
そこで、小さい回路規模で外部クロックに同期した制御
信号を記憶回路および周辺回路等に供給することのでき
る位相同期ループ回路の提供が要望されている。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴って、記憶回
路（例えば、ＤＲＡＭ等）および周辺回路等に対しても
高速動作が要求されている。そこで、高速化により各回
路間のタイミングのずれを生じないようにするために、
例えば、記憶回路や周辺回路等に外部クロックに同期さ
せるＰＬＬ（位相同期ループ：Phase Locked Loop)回路
を搭載し、各回路をＣＰＵのクロックに同期させること
が行われている。
路（例えば、ＤＲＡＭ等）および周辺回路等に対しても
高速動作が要求されている。そこで、高速化により各回
路間のタイミングのずれを生じないようにするために、
例えば、記憶回路や周辺回路等に外部クロックに同期さ
せるＰＬＬ（位相同期ループ：Phase Locked Loop)回路
を搭載し、各回路をＣＰＵのクロックに同期させること
が行われている。
【０００３】すなわち、従来、位相同期ループ回路とし
ては、ＶＣＯ（電圧制御発振器: Voltage Controlled O
scilator）を用いて波形を生成するＰＬＬ回路が使用さ
れていた。しかしながら、ＶＣＯは回路規模が大きく、
消費電力も大きいという問題がある。さらに、ＰＬＬ回
路では、アナログ部分におけるノイズで精度が悪化する
等の問題もある。
ては、ＶＣＯ（電圧制御発振器: Voltage Controlled O
scilator）を用いて波形を生成するＰＬＬ回路が使用さ
れていた。しかしながら、ＶＣＯは回路規模が大きく、
消費電力も大きいという問題がある。さらに、ＰＬＬ回
路では、アナログ部分におけるノイズで精度が悪化する
等の問題もある。
【０００４】
【発明が解決しようとする課題】そこで、高速の周波数
において、信号の同期を行うことのできる回路として、
遅延段を有するＤＬＬ（Delay locked Loop)が注目され
て来ている。しかしながら、このＤＬＬは、遅延段を構
成する論理ゲート（例えば、インバータ等）が極めて多
段になるため、回路規模が大きくなるという課題があ
る。
において、信号の同期を行うことのできる回路として、
遅延段を有するＤＬＬ（Delay locked Loop)が注目され
て来ている。しかしながら、このＤＬＬは、遅延段を構
成する論理ゲート（例えば、インバータ等）が極めて多
段になるため、回路規模が大きくなるという課題があ
る。
【０００５】従って、全体回路に対する位相同期ループ
回路の割合が大きく、全体回路の回路規模および消費電
力を減らすことが難しいといった課題を生じていた。本
発明は、上述した従来の技術が有する課題に鑑み、回路
規模が小さく、消費電力を低減することのできる位相同
期ループ回路の提供を目的とする。さらに、本発明は、
複数の異なる位相の同期制御された信号を生成すること
のできる位相同期ループ回路の提供も目的とする。
回路の割合が大きく、全体回路の回路規模および消費電
力を減らすことが難しいといった課題を生じていた。本
発明は、上述した従来の技術が有する課題に鑑み、回路
規模が小さく、消費電力を低減することのできる位相同
期ループ回路の提供を目的とする。さらに、本発明は、
複数の異なる位相の同期制御された信号を生成すること
のできる位相同期ループ回路の提供も目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、入力信
号が遅延段を複数回まわって作る遅延信号と該入力信号
とを位相比較し、該比較結果に応じて前記遅延段におけ
る遅延量を制御するようにしたことを特徴とする位相同
期ループ回路が提供される。前記位相同期ループ回路
は、入力信号の位相および遅延信号の位相を比較する位
相比較器と、該位相比較器の出力によりアップダウン制
御されるアップダウンカウンタとを具備し、遅延段は、
縦列接続された複数の遅延ユニット備え、該アップダウ
ンカウンタにより指定された遅延ユニットまでの遅延量
を与えるようになっている。ここで、アップダウンカウ
ンタは、位相比較器からのアップ信号およびダウン信号
により制御されるようになっている。
号が遅延段を複数回まわって作る遅延信号と該入力信号
とを位相比較し、該比較結果に応じて前記遅延段におけ
る遅延量を制御するようにしたことを特徴とする位相同
期ループ回路が提供される。前記位相同期ループ回路
は、入力信号の位相および遅延信号の位相を比較する位
相比較器と、該位相比較器の出力によりアップダウン制
御されるアップダウンカウンタとを具備し、遅延段は、
縦列接続された複数の遅延ユニット備え、該アップダウ
ンカウンタにより指定された遅延ユニットまでの遅延量
を与えるようになっている。ここで、アップダウンカウ
ンタは、位相比較器からのアップ信号およびダウン信号
により制御されるようになっている。
【０００７】
【発明の実施の形態】本発明の位相同期ループ回路によ
れば、位相比較器において、入力信号と、該入力信号が
遅延段を複数回まわって生成される遅延信号とが位相比
較され、この比較結果によりアップダウンカウンタが制
御されて、遅延段における遅延量の制御が行われる。
れば、位相比較器において、入力信号と、該入力信号が
遅延段を複数回まわって生成される遅延信号とが位相比
較され、この比較結果によりアップダウンカウンタが制
御されて、遅延段における遅延量の制御が行われる。
【０００８】これにより、遅延段の遅延ユニット数を減
少することができ、回路規模および消費電力を低減する
ことができる。図１は本発明に係る位相同期ループ回路
の原理構成を示すブロック図であり、同図において、参
照符号１は選択回路、２は遅延段、３はアップダウンカ
ウンタ、そして、４は位相比較器を示している。また、
参照符号ＣＬＫは外部クロック（クロック信号）、ＩＮ
Ｖout は遅延段２の出力信号（同期信号，遅延信号）、
ＩＮＶinは遅延段２の入力信号（フィードバック信
号）、ＳＣout は位相比較器４でクロック信号ＣＬＫと
位相比較される選択回路１からの信号（ＩＮＶout)、そ
して、ＳＳはアップダウンカウンタ３を制御する位相比
較器４の出力信号である。
少することができ、回路規模および消費電力を低減する
ことができる。図１は本発明に係る位相同期ループ回路
の原理構成を示すブロック図であり、同図において、参
照符号１は選択回路、２は遅延段、３はアップダウンカ
ウンタ、そして、４は位相比較器を示している。また、
参照符号ＣＬＫは外部クロック（クロック信号）、ＩＮ
Ｖout は遅延段２の出力信号（同期信号，遅延信号）、
ＩＮＶinは遅延段２の入力信号（フィードバック信
号）、ＳＣout は位相比較器４でクロック信号ＣＬＫと
位相比較される選択回路１からの信号（ＩＮＶout)、そ
して、ＳＳはアップダウンカウンタ３を制御する位相比
較器４の出力信号である。
【０００９】図１に示されるように、本発明の位相同期
ループ回路において、クロック信号ＣＬＫは、選択回路
１を介して遅延段２へ供給されると共に、位相比較器４
へ供給されている。位相比較器４は、クロック信号ＣＬ
Ｋと選択回路１を介して供給される遅延段２の出力信号
（遅延信号ＩＮＶout)とを比較し、該比較結果に応じて
アップダウンカウンタ３を制御（ＳＳ）するようになっ
ている。遅延段２は、縦列接続された複数段の遅延素子
（例えば、インバータ）を有し、アップダウンカウンタ
３により選択された遅延素子までの遅延を与えるように
なっている。ここで、選択回路１は、後述するように、
遅延段２に供給されたクロック信号ＣＬＫを所定回数だ
け該遅延段２で遅延させるためのスイッチングを行うよ
うに、すなわち、遅延段の出力信号ＩＮＶout を所定回
数だけ入力信号ＩＮＶinとしてフィードバックするよう
に構成されている。これにより、従来の遅延段に必要と
されていた遅延素子の数を大幅に削減することが可能と
なる。
ループ回路において、クロック信号ＣＬＫは、選択回路
１を介して遅延段２へ供給されると共に、位相比較器４
へ供給されている。位相比較器４は、クロック信号ＣＬ
Ｋと選択回路１を介して供給される遅延段２の出力信号
（遅延信号ＩＮＶout)とを比較し、該比較結果に応じて
アップダウンカウンタ３を制御（ＳＳ）するようになっ
ている。遅延段２は、縦列接続された複数段の遅延素子
（例えば、インバータ）を有し、アップダウンカウンタ
３により選択された遅延素子までの遅延を与えるように
なっている。ここで、選択回路１は、後述するように、
遅延段２に供給されたクロック信号ＣＬＫを所定回数だ
け該遅延段２で遅延させるためのスイッチングを行うよ
うに、すなわち、遅延段の出力信号ＩＮＶout を所定回
数だけ入力信号ＩＮＶinとしてフィードバックするよう
に構成されている。これにより、従来の遅延段に必要と
されていた遅延素子の数を大幅に削減することが可能と
なる。
【００１０】図２は図１の位相同期ループ回路における
選択回路の基本的な構成を示す図である。図２に示され
るように、選択回路１は、Ｎチャネル型ＭＯＳトランジ
スタ（スイッチ手段）１１〜１３およびインバータ１４
を備えて構成されている。図３は図２の選択回路の動作
を説明するためのタイミング図である。同図において、
参照符号ＳＳＲ１は立ち下がりエッジ検出用シフトレジ
スタ（Ｒ１）の出力信号、ＳＳＲ２は立ち上がりエッジ
検出用シフトレジスタ（Ｒ２）の出力信号、そして、φ
１およびφ２は制御信号を示している。
選択回路の基本的な構成を示す図である。図２に示され
るように、選択回路１は、Ｎチャネル型ＭＯＳトランジ
スタ（スイッチ手段）１１〜１３およびインバータ１４
を備えて構成されている。図３は図２の選択回路の動作
を説明するためのタイミング図である。同図において、
参照符号ＳＳＲ１は立ち下がりエッジ検出用シフトレジ
スタ（Ｒ１）の出力信号、ＳＳＲ２は立ち上がりエッジ
検出用シフトレジスタ（Ｒ２）の出力信号、そして、φ
１およびφ２は制御信号を示している。
【００１１】図３に示されるように、まず、制御信号φ
１およびφ２が高レベル”Ｈ”になると、トランジスタ
１１および１３がスイッチオンとなり、トランジスタ１
２がスイッチオフとなる。このとき、外部クロック（ク
ロック信号）ＣＬＫがトランジスタ１３を介して遅延段
２へ供給される。次いで、制御信号φ２が低レベル”
Ｌ”に変化すると、トランジスタ１３がスイッチオフと
なり、トランジスタ１２がスイッチオンとなる。さら
に、制御信号φ１が遅れて低レベル”Ｌ”に変化する。
ここで、遅延段２の出力信号ＩＮＶout は、制御信号φ
１が高レベル”Ｈ”の期間にトランジスタ１１を介して
位相比較器４へ供給される。
１およびφ２が高レベル”Ｈ”になると、トランジスタ
１１および１３がスイッチオンとなり、トランジスタ１
２がスイッチオフとなる。このとき、外部クロック（ク
ロック信号）ＣＬＫがトランジスタ１３を介して遅延段
２へ供給される。次いで、制御信号φ２が低レベル”
Ｌ”に変化すると、トランジスタ１３がスイッチオフと
なり、トランジスタ１２がスイッチオンとなる。さら
に、制御信号φ１が遅れて低レベル”Ｌ”に変化する。
ここで、遅延段２の出力信号ＩＮＶout は、制御信号φ
１が高レベル”Ｈ”の期間にトランジスタ１１を介して
位相比較器４へ供給される。
【００１２】制御信号φ１およびφ２が共に低レベル”
Ｌ”のとき、遅延段２の出力信号ＩＮＶout は、トラン
ジスタ１２を介して再び遅延段２に入力信号ＩＮＶinと
して戻される。これにより、信号（ＩＮＶout)は、遅延
段２を複数回まわって該通過する遅延素子の数に応じて
遅延されることになる。図３のタイミング図では、クロ
ック信号ＣＬＫの１周期に対して、出力信号（ＩＮＶou
t)が遅延段２を６周するように、すなわち、１周期の外
部クロックＣＬＫに対して３周期の同期信号ＩＮＶout
が対応するようになっている。従って、位相比較器４で
は、外部クロックＣＬＫの各周期の立ち上がりタイミン
グと、同期信号（遅延段２の出力信号）ＩＮＶout の３
周期毎の立ち上がりタイミングとを位相比較するように
なっている。なお、この位相比較器４の出力により、ア
ップダウンカウンタ３を介して遅延段２における所定の
遅延素子までの遅延経路が選択されて、位相同期した信
号（ＩＮＶout)が出力されることになる。
Ｌ”のとき、遅延段２の出力信号ＩＮＶout は、トラン
ジスタ１２を介して再び遅延段２に入力信号ＩＮＶinと
して戻される。これにより、信号（ＩＮＶout)は、遅延
段２を複数回まわって該通過する遅延素子の数に応じて
遅延されることになる。図３のタイミング図では、クロ
ック信号ＣＬＫの１周期に対して、出力信号（ＩＮＶou
t)が遅延段２を６周するように、すなわち、１周期の外
部クロックＣＬＫに対して３周期の同期信号ＩＮＶout
が対応するようになっている。従って、位相比較器４で
は、外部クロックＣＬＫの各周期の立ち上がりタイミン
グと、同期信号（遅延段２の出力信号）ＩＮＶout の３
周期毎の立ち上がりタイミングとを位相比較するように
なっている。なお、この位相比較器４の出力により、ア
ップダウンカウンタ３を介して遅延段２における所定の
遅延素子までの遅延経路が選択されて、位相同期した信
号（ＩＮＶout)が出力されることになる。
【００１３】ここで、制御信号φ１は、例えば、立ち下
がりエッジ検出用シフトレジスタ（リングカウンタＲ
１）の出力信号ＳＳＲ１におけるデータ”５”から生成
され、また、制御信号φ２は立ち下がりエッジ検出用シ
フトレジスタの出力信号ＳＳＲ１におけるデータ”５”
と，立ち上がりエッジ検出用シフトレジスタ（リングカ
ウンタＲ２）の出力信号ＳＳＲ２におけるデータ”４”
との論理積を取ることにより生成されるようになってい
る。
がりエッジ検出用シフトレジスタ（リングカウンタＲ
１）の出力信号ＳＳＲ１におけるデータ”５”から生成
され、また、制御信号φ２は立ち下がりエッジ検出用シ
フトレジスタの出力信号ＳＳＲ１におけるデータ”５”
と，立ち上がりエッジ検出用シフトレジスタ（リングカ
ウンタＲ２）の出力信号ＳＳＲ２におけるデータ”４”
との論理積を取ることにより生成されるようになってい
る。
【００１４】このように、本発明の位相同期ループ回路
によれば、信号（クロックＣＬＫ）は、選択回路１によ
り定められた回数だけ遅延段２を回って遅延されること
になり、遅延段２に必要とされる遅延素子数を削減して
回路規模を小さくすることができる。
によれば、信号（クロックＣＬＫ）は、選択回路１によ
り定められた回数だけ遅延段２を回って遅延されること
になり、遅延段２に必要とされる遅延素子数を削減して
回路規模を小さくすることができる。
【００１５】
【実施例】以下、図面を参照して本発明に係る位相同期
ループ回路および半導体集積回路の実施例を説明する。
図４は本発明の位相同期ループ回路の一実施例を示すブ
ロック図である。図４において、参照符号１は選択回
路、２は遅延段（ディレイチェーン）、３はアップダウ
ンカウンタ（双方向リングカウンタ）、４は位相比較
器、そして、５は遅延段入力選択回路（マルチプレク
サ：ＭＵＸ）を示している。ここで、遅延段入力選択回
路５は、前述した図２におけるスイッチ（トランジス
タ）１２および１３に対応し、クロック信号（外部クロ
ック）ＣＬＫと遅延段２の出力信号（遅延信号ＩＮＶou
t)との一方を選択して該遅延段２の入力信号ＩＮＶinと
して供給するようになっている。
ループ回路および半導体集積回路の実施例を説明する。
図４は本発明の位相同期ループ回路の一実施例を示すブ
ロック図である。図４において、参照符号１は選択回
路、２は遅延段（ディレイチェーン）、３はアップダウ
ンカウンタ（双方向リングカウンタ）、４は位相比較
器、そして、５は遅延段入力選択回路（マルチプレク
サ：ＭＵＸ）を示している。ここで、遅延段入力選択回
路５は、前述した図２におけるスイッチ（トランジス
タ）１２および１３に対応し、クロック信号（外部クロ
ック）ＣＬＫと遅延段２の出力信号（遅延信号ＩＮＶou
t)との一方を選択して該遅延段２の入力信号ＩＮＶinと
して供給するようになっている。
【００１６】図４に示されるように、本実施例の位相同
期ループ回路において、クロック信号ＣＬＫは、遅延段
入力選択回路５および位相比較器４へ供給されている。
位相比較器４は、クロック信号ＣＬＫと選択回路１を介
して供給される遅延段２の出力信号（ＩＮＶout:ＳＣou
t)とを位相比較し、該比較結果に応じてアップダウンカ
ウンタ３に対して制御信号ＳＳを供給するようになって
いる。
期ループ回路において、クロック信号ＣＬＫは、遅延段
入力選択回路５および位相比較器４へ供給されている。
位相比較器４は、クロック信号ＣＬＫと選択回路１を介
して供給される遅延段２の出力信号（ＩＮＶout:ＳＣou
t)とを位相比較し、該比較結果に応じてアップダウンカ
ウンタ３に対して制御信号ＳＳを供給するようになって
いる。
【００１７】遅延段２は、縦列接続された複数段の遅延
素子を有し、アップダウンカウンタ３により選択された
遅延素子までの遅延を与えるようになっている。すなわ
ち、図４に示されるように、遅延段２は、縦列接続され
た複数の遅延ユニット２００を有し、各遅延ユニット２
００は、直列に接続された２つのインバータ２１および
トランスファゲート（Ｎチャネル型ＭＯＳトランジス
タ）２２により構成されている。そして、アップダウン
カウンタ３により選択された遅延ユニットのトランスフ
ァゲート２２ａがスイッチオンとなり、該遅延ユニット
のインバータ２１ａまでの遅延が与えられた信号が該遅
延段の出力信号ＩＮＶout としてインバータ２３を介し
て出力されるようになっている。なお、アップダウンカ
ウンタ３は、所定の１つだけが”１”（高レベル”
Ｈ”）となっており、この１つの高レベル個所に対応し
て、遅延段２における１つのトランスファゲート２２ａ
のみがオン状態で、他のトランスファゲート２２は全て
オフ状態となるように構成されている。
素子を有し、アップダウンカウンタ３により選択された
遅延素子までの遅延を与えるようになっている。すなわ
ち、図４に示されるように、遅延段２は、縦列接続され
た複数の遅延ユニット２００を有し、各遅延ユニット２
００は、直列に接続された２つのインバータ２１および
トランスファゲート（Ｎチャネル型ＭＯＳトランジス
タ）２２により構成されている。そして、アップダウン
カウンタ３により選択された遅延ユニットのトランスフ
ァゲート２２ａがスイッチオンとなり、該遅延ユニット
のインバータ２１ａまでの遅延が与えられた信号が該遅
延段の出力信号ＩＮＶout としてインバータ２３を介し
て出力されるようになっている。なお、アップダウンカ
ウンタ３は、所定の１つだけが”１”（高レベル”
Ｈ”）となっており、この１つの高レベル個所に対応し
て、遅延段２における１つのトランスファゲート２２ａ
のみがオン状態で、他のトランスファゲート２２は全て
オフ状態となるように構成されている。
【００１８】遅延段の出力信号ＩＮＶout は、選択回路
１を通った後、遅延段入力選択回路５を介して、再度、
遅延段の入力信号ＩＮＶinとして遅延段２へ戻され、さ
らに遅延される。ここで、選択回路１において、遅延段
の出力信号ＩＮＶout は、第１のリングカウンタ１０１
（３ビットのシフトレジスタＲ１）によりその立ち下が
りエッジを検出してカウントされ、また、第２のリング
カウンタ１０２（３ビットのシフトレジスタＲ２）によ
りその立ち上がりエッジを検出してカウントされるよう
になっており、規定の回数だけ信号ＩＮＶout の電圧変
化が生じると、該遅延段の出力信号ＩＮＶout を信号Ｓ
Ｃout として位相比較器４へ供給するようになってい
る。このとき、遅延段入力選択回路５は、それまで選択
していた遅延段の出力信号ＩＮＶout に代えてクロック
信号（外部クロック）ＣＬＫを選択し、該クロック信号
ＣＬＫを遅延段の入力信号ＩＮＶinとして該遅延段２へ
供給するようになっている。
１を通った後、遅延段入力選択回路５を介して、再度、
遅延段の入力信号ＩＮＶinとして遅延段２へ戻され、さ
らに遅延される。ここで、選択回路１において、遅延段
の出力信号ＩＮＶout は、第１のリングカウンタ１０１
（３ビットのシフトレジスタＲ１）によりその立ち下が
りエッジを検出してカウントされ、また、第２のリング
カウンタ１０２（３ビットのシフトレジスタＲ２）によ
りその立ち上がりエッジを検出してカウントされるよう
になっており、規定の回数だけ信号ＩＮＶout の電圧変
化が生じると、該遅延段の出力信号ＩＮＶout を信号Ｓ
Ｃout として位相比較器４へ供給するようになってい
る。このとき、遅延段入力選択回路５は、それまで選択
していた遅延段の出力信号ＩＮＶout に代えてクロック
信号（外部クロック）ＣＬＫを選択し、該クロック信号
ＣＬＫを遅延段の入力信号ＩＮＶinとして該遅延段２へ
供給するようになっている。
【００１９】なお、位相比較器４は、クロック信号ＣＬ
Ｋと選択回路１からの信号ＳＣout(ＩＮＶout)とを位相
比較し、クロック信号ＣＬＫに対して信号ＳＣout の位
相が進んでいれば、アップダウンカウンタ３に対する制
御信号ＳＳとしてアップ信号を出力し、図４において右
側のトランスファゲートを選択して信号ＩＮＶout(ＳＣ
out)における遅延量を増大し、逆に、クロック信号ＣＬ
Ｋに対して信号ＳＣout の位相が遅れていれば、アップ
ダウンカウンタ３に対する制御信号ＳＳとしてダウン信
号を出力し、図４において左側のトランスファゲートを
選択して信号ＩＮＶout(ＳＣout)における遅延量を減少
するようになっている。
Ｋと選択回路１からの信号ＳＣout(ＩＮＶout)とを位相
比較し、クロック信号ＣＬＫに対して信号ＳＣout の位
相が進んでいれば、アップダウンカウンタ３に対する制
御信号ＳＳとしてアップ信号を出力し、図４において右
側のトランスファゲートを選択して信号ＩＮＶout(ＳＣ
out)における遅延量を増大し、逆に、クロック信号ＣＬ
Ｋに対して信号ＳＣout の位相が遅れていれば、アップ
ダウンカウンタ３に対する制御信号ＳＳとしてダウン信
号を出力し、図４において左側のトランスファゲートを
選択して信号ＩＮＶout(ＳＣout)における遅延量を減少
するようになっている。
【００２０】図４に示されるように、本実施例の位相同
期ループ回路は、選択回路１に設けられた第１および第
２のリングカウンタ１０１および１０２（Ｒ１，Ｒ２）
と、遅延段の出力信号ＩＮＶout との論理を取ることに
より、異なる位相で同期した信号を生成するようになっ
ている。すなわち、遅延段の出力信号ＩＮＶout の立ち
下がりエッジを検出してカウントする３ビットのシフト
レジスタである第１のリングカウンタ１０１（Ｒ１）の
各出力と、遅延段の出力信号ＩＮＶout との論理を各Ａ
ＮＤゲート６２，６４，６６から取り出すことにより、
クロック信号ＣＬＫに対して１２０度(2π/3），２４０
度(4π/3），３６０度（２π）だけ位相がずれている信
号（クロック信号ＣＬＫの立ち上がりに対して所定の位
相だけ遅れて立ち上がるパルス信号）φｎ２，φｎ４，
φｎ６を生成するようになっている。また、遅延段の出
力信号ＩＮＶout の立ち上がりエッジを検出してカウン
トする３ビットのシフトレジスタである第２のリングカ
ウンタ１０２（Ｒ２）の各出力と、遅延段の出力信号Ｉ
ＮＶout との論理を各ＮＯＲゲート６１，６３，６５か
ら取り出すことにより、クロック信号ＣＬＫに対して６
０度（π/3），１８０度（π），３００度（５π/3）だ
け位相がずれている信号（クロック信号ＣＬＫの立ち上
がりに対して所定の位相だけ遅れて立ち上がるパルス信
号）φｎ１，φｎ３，φｎ５を生成するようになってい
る。
期ループ回路は、選択回路１に設けられた第１および第
２のリングカウンタ１０１および１０２（Ｒ１，Ｒ２）
と、遅延段の出力信号ＩＮＶout との論理を取ることに
より、異なる位相で同期した信号を生成するようになっ
ている。すなわち、遅延段の出力信号ＩＮＶout の立ち
下がりエッジを検出してカウントする３ビットのシフト
レジスタである第１のリングカウンタ１０１（Ｒ１）の
各出力と、遅延段の出力信号ＩＮＶout との論理を各Ａ
ＮＤゲート６２，６４，６６から取り出すことにより、
クロック信号ＣＬＫに対して１２０度(2π/3），２４０
度(4π/3），３６０度（２π）だけ位相がずれている信
号（クロック信号ＣＬＫの立ち上がりに対して所定の位
相だけ遅れて立ち上がるパルス信号）φｎ２，φｎ４，
φｎ６を生成するようになっている。また、遅延段の出
力信号ＩＮＶout の立ち上がりエッジを検出してカウン
トする３ビットのシフトレジスタである第２のリングカ
ウンタ１０２（Ｒ２）の各出力と、遅延段の出力信号Ｉ
ＮＶout との論理を各ＮＯＲゲート６１，６３，６５か
ら取り出すことにより、クロック信号ＣＬＫに対して６
０度（π/3），１８０度（π），３００度（５π/3）だ
け位相がずれている信号（クロック信号ＣＬＫの立ち上
がりに対して所定の位相だけ遅れて立ち上がるパルス信
号）φｎ１，φｎ３，φｎ５を生成するようになってい
る。
【００２１】なお、本実施例では、位相が６０度ずつ異
なる６つの同期信号φｎ１〜φｎ６を生成するようにな
っているが、例えば、位相が４５度ずつ異なる８つの同
期信号φｎ１〜φｎ８を生成するというように、この構
成は様々に変化させることができる。図５は図４の位相
同期ループ回路の動作を説明するためのタイミング図で
あり、クロック信号ＣＬＫに対して６０度だけ位相が遅
れた信号φｎ１および１２０度だけ位相が遅れた信号φ
ｎ２の生成を説明するためのものである。
なる６つの同期信号φｎ１〜φｎ６を生成するようにな
っているが、例えば、位相が４５度ずつ異なる８つの同
期信号φｎ１〜φｎ８を生成するというように、この構
成は様々に変化させることができる。図５は図４の位相
同期ループ回路の動作を説明するためのタイミング図で
あり、クロック信号ＣＬＫに対して６０度だけ位相が遅
れた信号φｎ１および１２０度だけ位相が遅れた信号φ
ｎ２の生成を説明するためのものである。
【００２２】図５において、参照符号ＳＳＲ１は立ち下
がりエッジ検出用シフトレジスタＲ１（第１のリングカ
ウンタ１０１）の出力信号を示し、また、ＳＳＲ２は立
ち上がりエッジ検出用シフトレジスタＲ２（第２のリン
グカウンタ１０２）の出力信号を示している。なお、図
５のタイミング図では、クロック信号ＣＬＫの１周期に
対して、出力信号（ＩＮＶout)が遅延段２を６周するよ
うに、すなわち、１周期の外部クロックＣＬＫに対して
３周期の同期信号ＩＮＶout が対応するようになってい
る。従って、外部クロックＣＬＫの各周期の立ち上がり
タイミングは、同期信号（遅延段の出力信号）ＩＮＶou
t の３周期毎の立ち上がりタイミングに同期するように
なっている。
がりエッジ検出用シフトレジスタＲ１（第１のリングカ
ウンタ１０１）の出力信号を示し、また、ＳＳＲ２は立
ち上がりエッジ検出用シフトレジスタＲ２（第２のリン
グカウンタ１０２）の出力信号を示している。なお、図
５のタイミング図では、クロック信号ＣＬＫの１周期に
対して、出力信号（ＩＮＶout)が遅延段２を６周するよ
うに、すなわち、１周期の外部クロックＣＬＫに対して
３周期の同期信号ＩＮＶout が対応するようになってい
る。従って、外部クロックＣＬＫの各周期の立ち上がり
タイミングは、同期信号（遅延段の出力信号）ＩＮＶou
t の３周期毎の立ち上がりタイミングに同期するように
なっている。
【００２３】図５に示されるように、１周期のクロック
信号ＣＬＫに対して３周期の同期信号ＩＮＶout が同期
しているため、第２のリングカウンタ１０２から取り出
されたデータ”０”の信号（信号θ（π/3))と、同期信
号ＩＮＶout との論理を取ることにより、例えば、クロ
ック信号ＣＬＫに対して６０度だけ位相が遅れて正のパ
ルスが出力される信号φｎ１を生成することができる。
ここで、信号φｎ１は、第２のリングカウンタ１０２か
ら取り出された信号θ（π/3）が低レベル”Ｌ”で、且
つ、同期信号ＩＮＶout が低レベル”Ｌ”の時にだけ高
レベル”Ｈ”となる信号であり、ＮＯＲゲート６１の出
力として生成される。
信号ＣＬＫに対して３周期の同期信号ＩＮＶout が同期
しているため、第２のリングカウンタ１０２から取り出
されたデータ”０”の信号（信号θ（π/3))と、同期信
号ＩＮＶout との論理を取ることにより、例えば、クロ
ック信号ＣＬＫに対して６０度だけ位相が遅れて正のパ
ルスが出力される信号φｎ１を生成することができる。
ここで、信号φｎ１は、第２のリングカウンタ１０２か
ら取り出された信号θ（π/3）が低レベル”Ｌ”で、且
つ、同期信号ＩＮＶout が低レベル”Ｌ”の時にだけ高
レベル”Ｈ”となる信号であり、ＮＯＲゲート６１の出
力として生成される。
【００２４】また、第１のリングカウンタ１０１から取
り出されたデータ”１”の信号（信号θ(2π/3))と、同
期信号ＩＮＶout との論理を取ることにより、例えば、
クロック信号ＣＬＫに対して１２０度だけ位相が遅れて
正のパルスが出力される信号φｎ２を生成することがで
きる。ここで、信号φｎ２は、第１のリングカウンタ１
０１から取り出された信号θ(2π/3）が高レベル”Ｈ”
で、且つ、同期信号ＩＮＶout が高レベル”Ｈ”の時に
だけ高レベル”Ｈ”となる信号であり、ＡＮＤゲート６
２の出力として生成される。なお、これらの信号（φｎ
１〜φｎ６）の論理は、使用する論理ゲート等により変
化するのはいうまでもない。
り出されたデータ”１”の信号（信号θ(2π/3))と、同
期信号ＩＮＶout との論理を取ることにより、例えば、
クロック信号ＣＬＫに対して１２０度だけ位相が遅れて
正のパルスが出力される信号φｎ２を生成することがで
きる。ここで、信号φｎ２は、第１のリングカウンタ１
０１から取り出された信号θ(2π/3）が高レベル”Ｈ”
で、且つ、同期信号ＩＮＶout が高レベル”Ｈ”の時に
だけ高レベル”Ｈ”となる信号であり、ＡＮＤゲート６
２の出力として生成される。なお、これらの信号（φｎ
１〜φｎ６）の論理は、使用する論理ゲート等により変
化するのはいうまでもない。
【００２５】このように、本実施例の位相同期ループ回
路によれば、信号（クロックＣＬＫ）は、選択回路１に
より定められた回数だけ遅延段２を回って遅延されるこ
とになり、遅延段２に必要とされる遅延素子数を削減し
て回路規模を小さくすることができ、従って、位相同期
ループ回路（遅延段）が占有する面積を削減することが
できる。さらに、本実施例の位相同期ループ回路によれ
ば、複数の異なる位相でクロック信号（外部クロック）
ＣＬＫに同期した出力信号（φｎ１〜φｎ６）を生成す
ることができる。なお、本実施例において、リングカウ
ンタにより信号が遅延段をまわる回数を調整すること
で、位相分割される出力信号の数を制御することができ
る。
路によれば、信号（クロックＣＬＫ）は、選択回路１に
より定められた回数だけ遅延段２を回って遅延されるこ
とになり、遅延段２に必要とされる遅延素子数を削減し
て回路規模を小さくすることができ、従って、位相同期
ループ回路（遅延段）が占有する面積を削減することが
できる。さらに、本実施例の位相同期ループ回路によれ
ば、複数の異なる位相でクロック信号（外部クロック）
ＣＬＫに同期した出力信号（φｎ１〜φｎ６）を生成す
ることができる。なお、本実施例において、リングカウ
ンタにより信号が遅延段をまわる回数を調整すること
で、位相分割される出力信号の数を制御することができ
る。
【００２６】図６は図４の位相同期ループ回路に適用さ
れる選択回路の一例を示すブロック回路図であり、図７
は図６の選択回路の動作を説明するためのタイミング図
である。図２および図６の比較から明らかなように、本
実施例の選択回路は、スイッチ手段１１〜１３をＮチャ
ネルおよびＰチャネルＭＯＳトランジスタよりなるトラ
ンスファゲートで構成したものである。すなわち、選択
回路１は、トランスファゲート１１〜１３，インバータ
１４〜１８，ＮＡＮＤゲート１９および２０，ＮＯＲゲ
ート２１，そして，Ｎチャネル型ＭＯＳトランジスタ２
２〜２４を備えて構成されている。ここで、制御信号φ
１は、第１のリングカウンタ１０１からの出力信号θ
（２π）（データ”５”）から生成され、また、制御信
号φ２は、該出力信号θ（２π）および第２のリングカ
ウンタ１０２からの出力信号θ(5π/3（データ”４”）
を入力とするＮＡＮＤゲート２０の出力として生成され
るようになっている。なお、これらの制御信号φ１およ
びφ２の論理および使用する論理ゲート等は回路構成に
より様々に変形され得るのは前述の通りである。
れる選択回路の一例を示すブロック回路図であり、図７
は図６の選択回路の動作を説明するためのタイミング図
である。図２および図６の比較から明らかなように、本
実施例の選択回路は、スイッチ手段１１〜１３をＮチャ
ネルおよびＰチャネルＭＯＳトランジスタよりなるトラ
ンスファゲートで構成したものである。すなわち、選択
回路１は、トランスファゲート１１〜１３，インバータ
１４〜１８，ＮＡＮＤゲート１９および２０，ＮＯＲゲ
ート２１，そして，Ｎチャネル型ＭＯＳトランジスタ２
２〜２４を備えて構成されている。ここで、制御信号φ
１は、第１のリングカウンタ１０１からの出力信号θ
（２π）（データ”５”）から生成され、また、制御信
号φ２は、該出力信号θ（２π）および第２のリングカ
ウンタ１０２からの出力信号θ(5π/3（データ”４”）
を入力とするＮＡＮＤゲート２０の出力として生成され
るようになっている。なお、これらの制御信号φ１およ
びφ２の論理および使用する論理ゲート等は回路構成に
より様々に変形され得るのは前述の通りである。
【００２７】図６および図７に示されるように、まず、
セット信号ＳＥＴが高レベル”Ｈ”になると、トランジ
スタ２２〜２４がスイッチオンとなり各信号ＣＬＫ，Ｉ
ＮＶout,ＩＮＶinが低レベル”Ｌ”にされると共に、リ
ングカウンタ１０１および１０２の各初期化入力ＩＮＩ
Ｔが高レベル”Ｈ”となってリセット（初期化）され
る。
セット信号ＳＥＴが高レベル”Ｈ”になると、トランジ
スタ２２〜２４がスイッチオンとなり各信号ＣＬＫ，Ｉ
ＮＶout,ＩＮＶinが低レベル”Ｌ”にされると共に、リ
ングカウンタ１０１および１０２の各初期化入力ＩＮＩ
Ｔが高レベル”Ｈ”となってリセット（初期化）され
る。
【００２８】次に、制御信号φ１およびφ２が高レベ
ル”Ｈ”になって、トランスファゲート１１（Ｔ１）お
よび１３（Ｔ３）がオン状態となり、トランスファゲー
ト１２（Ｔ２）がオフ状態となる。このとき、クロック
信号ＣＬＫは、トランスファゲート１３を介して遅延段
２へ入力信号ＩＮＶinとして供給される。次いで、制御
信号φ２が低レベル”Ｌ”に変化すると、トランスファ
ゲート１３がオフ状態で、トランスファゲート１２がオ
ン状態となる。さらに、制御信号φ１が遅れて低レベ
ル”Ｌ”に変化すると、トランスファゲート１１もオフ
状態となる。
ル”Ｈ”になって、トランスファゲート１１（Ｔ１）お
よび１３（Ｔ３）がオン状態となり、トランスファゲー
ト１２（Ｔ２）がオフ状態となる。このとき、クロック
信号ＣＬＫは、トランスファゲート１３を介して遅延段
２へ入力信号ＩＮＶinとして供給される。次いで、制御
信号φ２が低レベル”Ｌ”に変化すると、トランスファ
ゲート１３がオフ状態で、トランスファゲート１２がオ
ン状態となる。さらに、制御信号φ１が遅れて低レベ
ル”Ｌ”に変化すると、トランスファゲート１１もオフ
状態となる。
【００２９】ここで、遅延段２の出力信号ＩＮＶout
は、制御信号φ１が高レベル”Ｈ”の期間にトランスフ
ァゲートを介して位相比較器４へ信号ＳＣout として供
給される。また、制御信号φ１およびφ２が共に低レベ
ル”Ｌ”のとき（トランスファゲート１１および１３が
オフ状態で、トランスファゲート１２がオン状態のと
き）、遅延段の出力信号ＩＮＶout は、トランスファゲ
ート１２を介して再び遅延段２に入力信号ＩＮＶinとし
て戻される。これにより、信号（ＩＮＶout)は、遅延段
２を複数回まわって該通過する遅延素子の数に応じて遅
延されることになる。
は、制御信号φ１が高レベル”Ｈ”の期間にトランスフ
ァゲートを介して位相比較器４へ信号ＳＣout として供
給される。また、制御信号φ１およびφ２が共に低レベ
ル”Ｌ”のとき（トランスファゲート１１および１３が
オフ状態で、トランスファゲート１２がオン状態のと
き）、遅延段の出力信号ＩＮＶout は、トランスファゲ
ート１２を介して再び遅延段２に入力信号ＩＮＶinとし
て戻される。これにより、信号（ＩＮＶout)は、遅延段
２を複数回まわって該通過する遅延素子の数に応じて遅
延されることになる。
【００３０】このように、クロック信号ＣＬＫがトラン
スファゲート１３を介して遅延段２へ供給されると、入
力信号ＩＮＶinの電位が上昇して高レベル”Ｈ”とな
り、信号の変化点が遅延段２を進んで、該遅延段２の出
力信号ＩＮＶout として選択回路１へ戻される。そし
て、信号ＩＮＶout の電位が高レベル”Ｈ”から低レベ
ル”Ｌ”に変化すると、該信号ＩＮＶout をインバータ
１７で反転して入力する第２のリングカウンタ１０２の
状態が変化する。このとき、トランスファゲート１１お
よび１３がオフ状態で、トランスファゲート１２がオン
状態となっているので、信号ＩＮＶout はトランスファ
ゲート１２を介して、再び遅延段２へ入力される。次
に、信号ＩＮＶout の電位が低レベル”Ｌ”から高レベ
ル”Ｈ”に変化すると、第１のリングカウンタ１０１の
状態が変化する。
スファゲート１３を介して遅延段２へ供給されると、入
力信号ＩＮＶinの電位が上昇して高レベル”Ｈ”とな
り、信号の変化点が遅延段２を進んで、該遅延段２の出
力信号ＩＮＶout として選択回路１へ戻される。そし
て、信号ＩＮＶout の電位が高レベル”Ｈ”から低レベ
ル”Ｌ”に変化すると、該信号ＩＮＶout をインバータ
１７で反転して入力する第２のリングカウンタ１０２の
状態が変化する。このとき、トランスファゲート１１お
よび１３がオフ状態で、トランスファゲート１２がオン
状態となっているので、信号ＩＮＶout はトランスファ
ゲート１２を介して、再び遅延段２へ入力される。次
に、信号ＩＮＶout の電位が低レベル”Ｌ”から高レベ
ル”Ｈ”に変化すると、第１のリングカウンタ１０１の
状態が変化する。
【００３１】すなわち、遅延段の出力信号（遅延信号）
ＩＮＶout は、ＮＡＮＤゲート１９およびインバータ１
６を介して第１のリングカウンタ１０１のクロック端子
ｃｌｋへ供給されると共に、インバータ１７を介して第
２のリングカウンタ１０２のクロック端子ｃｌｋへ供給
されている。第１のリングカウンタ１０１では、信号Ｉ
ＮＶout の立ち下がりエッジが検出してカウントされ、
信号ＳＳＲ１（データ”１”，”３”，”５”：信号θ
(2π/3），θ(4π/3），θ（２π））が出力され、ま
た、第２のリングカウンタ１０２では、信号ＳＳＲ２
（データ”０”，”２”，”４”：信号θ（π/3），θ
（π），θ（５π/3））が出力される。そして、これら
リングカウンタ１０１および１０２の出力により制御信
号φ１およびφ２が生成され、トランスファゲート１１
〜１３のオン・オフ制御が行われる。具体的に、例え
ば、クロック信号ＣＬＫの１周期に対して３周期の同期
信号ＩＮＶout を対応させて、位相比較器（４）で位相
比較を行うのは前述の通りである。
ＩＮＶout は、ＮＡＮＤゲート１９およびインバータ１
６を介して第１のリングカウンタ１０１のクロック端子
ｃｌｋへ供給されると共に、インバータ１７を介して第
２のリングカウンタ１０２のクロック端子ｃｌｋへ供給
されている。第１のリングカウンタ１０１では、信号Ｉ
ＮＶout の立ち下がりエッジが検出してカウントされ、
信号ＳＳＲ１（データ”１”，”３”，”５”：信号θ
(2π/3），θ(4π/3），θ（２π））が出力され、ま
た、第２のリングカウンタ１０２では、信号ＳＳＲ２
（データ”０”，”２”，”４”：信号θ（π/3），θ
（π），θ（５π/3））が出力される。そして、これら
リングカウンタ１０１および１０２の出力により制御信
号φ１およびφ２が生成され、トランスファゲート１１
〜１３のオン・オフ制御が行われる。具体的に、例え
ば、クロック信号ＣＬＫの１周期に対して３周期の同期
信号ＩＮＶout を対応させて、位相比較器（４）で位相
比較を行うのは前述の通りである。
【００３２】図８は図６の選択回路における第１のリン
グカウンタの一例を示す回路図であり、図９は図６の選
択回路における第２のリングカウンタの一例を示す回路
図である。図８に示されるように、第１のリングカウン
タ１０１（Ｒ１）は、３段のマスタスレーブ型のフリッ
プフロップ１１１〜１１３をリング状に接続した構成と
されており、３つの状態（データ”１”，”３”，”
５”）をサイクリックに繰り返すようになっている。ま
た、図９に示されるように、第２のリングカウンタ１０
２（Ｒ２）も、３段のマスタスレーブ型のフリップフロ
ップ１２１〜１２３をリング状に接続した構成とされて
おり、３つの状態（データ”０”，”２”，”４”）を
サイクリックに繰り返すようになっている。すなわち、
第１のリングカウンタ１０１と第２のリングカウンタ１
０２とは、制御クロックが反転するようになっているだ
けで、基本的な回路構成は同じである。なお、第２のリ
ングカウンタ１０２において、信号の論理を合わせるた
めに、信号θ(2π/3），θ(4π/3），θ（２π））は、
それぞれインバータ１２１ａ，１２２ａ，１２３ａを介
して出力されるようになっている。
グカウンタの一例を示す回路図であり、図９は図６の選
択回路における第２のリングカウンタの一例を示す回路
図である。図８に示されるように、第１のリングカウン
タ１０１（Ｒ１）は、３段のマスタスレーブ型のフリッ
プフロップ１１１〜１１３をリング状に接続した構成と
されており、３つの状態（データ”１”，”３”，”
５”）をサイクリックに繰り返すようになっている。ま
た、図９に示されるように、第２のリングカウンタ１０
２（Ｒ２）も、３段のマスタスレーブ型のフリップフロ
ップ１２１〜１２３をリング状に接続した構成とされて
おり、３つの状態（データ”０”，”２”，”４”）を
サイクリックに繰り返すようになっている。すなわち、
第１のリングカウンタ１０１と第２のリングカウンタ１
０２とは、制御クロックが反転するようになっているだ
けで、基本的な回路構成は同じである。なお、第２のリ
ングカウンタ１０２において、信号の論理を合わせるた
めに、信号θ(2π/3），θ(4π/3），θ（２π））は、
それぞれインバータ１２１ａ，１２２ａ，１２３ａを介
して出力されるようになっている。
【００３３】上記の第１および第２のリングカウンタ１
０１および１０２により、遅延段の出力信号ＩＮＶout
の電位変化が６回（立ち上がり３回および立ち下がり３
回）でクロック信号ＣＬＫの１周期に同期するようにな
っている。図１０は図４の位相同期ループ回路における
位相比較器４の一例を示す回路図であり、図１１は図１
０の位相比較器の動作を説明するためのタイミング図で
ある。
０１および１０２により、遅延段の出力信号ＩＮＶout
の電位変化が６回（立ち上がり３回および立ち下がり３
回）でクロック信号ＣＬＫの１周期に同期するようにな
っている。図１０は図４の位相同期ループ回路における
位相比較器４の一例を示す回路図であり、図１１は図１
０の位相比較器の動作を説明するためのタイミング図で
ある。
【００３４】位相比較器４は、選択回路１の出力信号Ｓ
Ｃout とクロック信号ＣＬＫの立ち上がり時間差を検出
し、信号ＳＣout がクロック信号ＣＬＫよりも先に立ち
上がれば、すなわち、遅延段の出力信号（例えば、３周
期毎の信号）ＩＮＶout の位相がクロック信号ＣＬＫよ
りも進んでいれば、図１１（ａ）に示すように、アップ
信号ＵＰ（アップダウンカウンタ３に対する制御信号Ｓ
Ｓ）を低レベル”Ｌ”に変化させて、遅延段２における
遅延を増加するように（より多くの遅延ユニットを通過
するように）制御する。逆に、信号ＳＣout がクロック
信号ＣＬＫよりも後に立ち上がれば、すなわち、遅延段
の出力信号ＩＮＶout の位相がクロック信号ＣＬＫより
も遅れていれば、図１１（ｂ）に示すように、ダウン信
号ＤＷ（アップダウンカウンタ３に対する制御信号Ｓ
Ｓ）を低レベル”Ｌ”に変化させて、遅延段２における
遅延を減少するように（より少ない遅延ユニットを通過
するように）制御する。これにより、例えば、１周期の
クロック信号ＣＬＫに対して３周期の遅延段の出力信号
（遅延信号）ＩＮＶout を同期させるようになってい
る。
Ｃout とクロック信号ＣＬＫの立ち上がり時間差を検出
し、信号ＳＣout がクロック信号ＣＬＫよりも先に立ち
上がれば、すなわち、遅延段の出力信号（例えば、３周
期毎の信号）ＩＮＶout の位相がクロック信号ＣＬＫよ
りも進んでいれば、図１１（ａ）に示すように、アップ
信号ＵＰ（アップダウンカウンタ３に対する制御信号Ｓ
Ｓ）を低レベル”Ｌ”に変化させて、遅延段２における
遅延を増加するように（より多くの遅延ユニットを通過
するように）制御する。逆に、信号ＳＣout がクロック
信号ＣＬＫよりも後に立ち上がれば、すなわち、遅延段
の出力信号ＩＮＶout の位相がクロック信号ＣＬＫより
も遅れていれば、図１１（ｂ）に示すように、ダウン信
号ＤＷ（アップダウンカウンタ３に対する制御信号Ｓ
Ｓ）を低レベル”Ｌ”に変化させて、遅延段２における
遅延を減少するように（より少ない遅延ユニットを通過
するように）制御する。これにより、例えば、１周期の
クロック信号ＣＬＫに対して３周期の遅延段の出力信号
（遅延信号）ＩＮＶout を同期させるようになってい
る。
【００３５】図１２は図４の位相同期ループ回路におけ
るアップダウンカウンタの一例を示す回路図であり、ア
ップダウンカウンタ３と共に、遅延段２の構成も一緒に
描いたものである。図１２に示されるように、アップダ
ウンカウンタ３は複数のユニット回路３００を縦列接続
して構成され、各ユニット回路３００は、アップ信号
（／ＵＰ１，／ＵＰ２）により制御されるインバータ３
０１，ダウン信号（ＤＷ１，ＤＷ２）により制御される
インバータ３０２，および，クロスカップルされたイン
バータ３０３，３０４を備えている。
るアップダウンカウンタの一例を示す回路図であり、ア
ップダウンカウンタ３と共に、遅延段２の構成も一緒に
描いたものである。図１２に示されるように、アップダ
ウンカウンタ３は複数のユニット回路３００を縦列接続
して構成され、各ユニット回路３００は、アップ信号
（／ＵＰ１，／ＵＰ２）により制御されるインバータ３
０１，ダウン信号（ＤＷ１，ＤＷ２）により制御される
インバータ３０２，および，クロスカップルされたイン
バータ３０３，３０４を備えている。
【００３６】ユニット回路３００において、アップ信号
／ＵＰ２（／ＵＰ１）は、第１のインバータ３１０と高
電位電源線Ｖccとに接続されたＰチャネル型ＭＯＳトラ
ンジスタ（第１のトランジスタ）のゲートに供給され、
また、ダウンクロックＤＷ２（ＤＷ１）は、第２のイン
バータ３２０と低電位電源線Ｖssとに接続されたＮチャ
ネル型ＭＯＳトランジスタ（第２のトランジスタ）のゲ
ートに供給されている。
／ＵＰ２（／ＵＰ１）は、第１のインバータ３１０と高
電位電源線Ｖccとに接続されたＰチャネル型ＭＯＳトラ
ンジスタ（第１のトランジスタ）のゲートに供給され、
また、ダウンクロックＤＷ２（ＤＷ１）は、第２のイン
バータ３２０と低電位電源線Ｖssとに接続されたＮチャ
ネル型ＭＯＳトランジスタ（第２のトランジスタ）のゲ
ートに供給されている。
【００３７】第１のインバータ３１０の出力信号は、ク
ロスカップルされた第３および第４のインバータ３０３
および３０４の一方のノードＮ３１に入力され、また、
第２のインバータ３２０の出力信号は、クロスカップル
されたインバータ３０３，３０４の他方のノードＮ３２
に入力されている。隣接する２つのユニット回路３００
の出力信号（各インバータ３０４の出力信号）は、ＥＯ
Ｒゲート３０（３０ａ）に供給され、これにより、隣接
する２つのユニット回路３００の出力信号が異なる個所
に対応するＥＯＲゲート３０ａの出力だけが高レベル”
Ｈ”となり、他のＥＯＲゲート３０の出力は低レベル”
Ｌ”となるように構成されている。各ＥＯＲゲート３０
（３０ａ）の出力は、遅延段２の対応する遅延ユニット
２００におけるゲートトランジスタ２２（２２ａ）のゲ
ートに供給され、アップダウンカウンタ３により選択さ
れた遅延ユニットのトランスファゲート２２ａだけがス
イッチオンとなり、入力信号ＩＮＶinに対して該遅延ユ
ニットのインバータ２１ａまでの遅延量を与えるように
なっている。
ロスカップルされた第３および第４のインバータ３０３
および３０４の一方のノードＮ３１に入力され、また、
第２のインバータ３２０の出力信号は、クロスカップル
されたインバータ３０３，３０４の他方のノードＮ３２
に入力されている。隣接する２つのユニット回路３００
の出力信号（各インバータ３０４の出力信号）は、ＥＯ
Ｒゲート３０（３０ａ）に供給され、これにより、隣接
する２つのユニット回路３００の出力信号が異なる個所
に対応するＥＯＲゲート３０ａの出力だけが高レベル”
Ｈ”となり、他のＥＯＲゲート３０の出力は低レベル”
Ｌ”となるように構成されている。各ＥＯＲゲート３０
（３０ａ）の出力は、遅延段２の対応する遅延ユニット
２００におけるゲートトランジスタ２２（２２ａ）のゲ
ートに供給され、アップダウンカウンタ３により選択さ
れた遅延ユニットのトランスファゲート２２ａだけがス
イッチオンとなり、入力信号ＩＮＶinに対して該遅延ユ
ニットのインバータ２１ａまでの遅延量を与えるように
なっている。
【００３８】図１２に示すアップダウンカウンタ３は、
１つおきのユニット回路３００に対して、アップ信号／
ＵＰ１およびダウン信号ＤＷ１、または、アップ信号／
ＵＰ２およびダウン信号ＤＷ２がそれぞれ供給されるよ
うになっている。ここで、アップ信号／ＵＰ１および／
ＵＰ２を交互に入力することにより、ユニット回路３０
０の低レベル出力”Ｌ”と高レベル出力”Ｈ”との境界
を高レベル出力”Ｈ”側へ移動して、遅延段２における
遅延量が増加するように制御し、逆に、ダウン信号ＤＷ
１およびＤＷ２を交互に入力することにより、ユニット
回路３００の低レベル出力”Ｌ”と高レベル出力”Ｈ”
との境界を低レベル出力”Ｌ”側へ移動して、遅延段２
における遅延量が減少するように制御する。
１つおきのユニット回路３００に対して、アップ信号／
ＵＰ１およびダウン信号ＤＷ１、または、アップ信号／
ＵＰ２およびダウン信号ＤＷ２がそれぞれ供給されるよ
うになっている。ここで、アップ信号／ＵＰ１および／
ＵＰ２を交互に入力することにより、ユニット回路３０
０の低レベル出力”Ｌ”と高レベル出力”Ｈ”との境界
を高レベル出力”Ｈ”側へ移動して、遅延段２における
遅延量が増加するように制御し、逆に、ダウン信号ＤＷ
１およびＤＷ２を交互に入力することにより、ユニット
回路３００の低レベル出力”Ｌ”と高レベル出力”Ｈ”
との境界を低レベル出力”Ｌ”側へ移動して、遅延段２
における遅延量が減少するように制御する。
【００３９】このように、本実施例のアップダウンカウ
ンタ３は、該アップダウンカウンタを制御する信号ＳＳ
として、それぞれ複数のアップ信号／ＵＰ１，／ＵＰ２
およびダウン信号ＤＷ１，ＤＷ２を使用するようになっ
ているため、アップダウンカウンタ３を介して行う遅延
段２における遅延量の制御を高速に行うことができる。
ンタ３は、該アップダウンカウンタを制御する信号ＳＳ
として、それぞれ複数のアップ信号／ＵＰ１，／ＵＰ２
およびダウン信号ＤＷ１，ＤＷ２を使用するようになっ
ているため、アップダウンカウンタ３を介して行う遅延
段２における遅延量の制御を高速に行うことができる。
【００４０】図１３は図１２のアプダウンカウンタに使
用する制御信号（ＤＷ１，ＤＷ２）を生成するトグル回
路の一例を示す回路図であり、図１４は図１３のトグル
回路の動作を説明するためのタイミング図である。図１
３において、参照符号４１はスライサ回路を示し、ま
た、４２はトグル回路を示している。図１３に示される
ように、位相比較器４の出力であるアップダウンカウン
タ３へのダウン信号ＤＷ（制御信号ＳＳ）は、例えば、
スライサ回路４１により、該ダウン信号ＤＷが低レベ
ル”Ｌ”となっている期間（ダウン信号のパルス幅）を
スライスし、信号ＳＤＷとしてトグル回路４２へ供給さ
れる。ここで、スライサ回路４１により得られる信号Ｓ
ＤＷのパルス幅は、該スライサ回路４１におけるキャパ
シタ等の値により規定され、必要に応じて信号ＳＤＷの
クロック数を調整することができる。
用する制御信号（ＤＷ１，ＤＷ２）を生成するトグル回
路の一例を示す回路図であり、図１４は図１３のトグル
回路の動作を説明するためのタイミング図である。図１
３において、参照符号４１はスライサ回路を示し、ま
た、４２はトグル回路を示している。図１３に示される
ように、位相比較器４の出力であるアップダウンカウン
タ３へのダウン信号ＤＷ（制御信号ＳＳ）は、例えば、
スライサ回路４１により、該ダウン信号ＤＷが低レベ
ル”Ｌ”となっている期間（ダウン信号のパルス幅）を
スライスし、信号ＳＤＷとしてトグル回路４２へ供給さ
れる。ここで、スライサ回路４１により得られる信号Ｓ
ＤＷのパルス幅は、該スライサ回路４１におけるキャパ
シタ等の値により規定され、必要に応じて信号ＳＤＷの
クロック数を調整することができる。
【００４１】トグル回路４２は、信号ＳＤＷの高レベル
期間および低レベル期間に対応したパルスを生成し、交
互に出力される２つのダウン信号（２重信号化されたダ
ウン信号）ＤＷ１，ＤＷ２を生成する。なお、アップダ
ウンカウンタ３へのアップ信号ＵＰの２重信号化も同様
に行うことができる。これにより、１回のダウン信号Ｄ
Ｗに対応して、例えば、それぞれ２回出力される２つの
ダウン信号ＤＷ１，ＤＷ２が生成され、アップダウンカ
ウンタ３を介して行う遅延段２における遅延量の制御を
一度に大きく（例えば、２倍）行うことが可能となる。
なお、スライサ回路４１におけるキャパシタの容量値等
を制御することにより、１回のダウン信号（アップ信
号）に対応して変化する遅延段２における遅延量を様々
に設定することができる。
期間および低レベル期間に対応したパルスを生成し、交
互に出力される２つのダウン信号（２重信号化されたダ
ウン信号）ＤＷ１，ＤＷ２を生成する。なお、アップダ
ウンカウンタ３へのアップ信号ＵＰの２重信号化も同様
に行うことができる。これにより、１回のダウン信号Ｄ
Ｗに対応して、例えば、それぞれ２回出力される２つの
ダウン信号ＤＷ１，ＤＷ２が生成され、アップダウンカ
ウンタ３を介して行う遅延段２における遅延量の制御を
一度に大きく（例えば、２倍）行うことが可能となる。
なお、スライサ回路４１におけるキャパシタの容量値等
を制御することにより、１回のダウン信号（アップ信
号）に対応して変化する遅延段２における遅延量を様々
に設定することができる。
【００４２】図１５は本発明の位相同期ループ回路の他
の実施例を示すブロック図であり、前述した図４の位相
同期ループ回路の遅延段２における遅延ユニット２００
のインバータを１つにしたものである。すなわち、図４
の位相同期ループ回路における各遅延ユニット２００
は、直列に接続された２つのインバータ２１およびトラ
ンスファゲート（Ｎチャネル型ＭＯＳトランジスタ）２
２により構成されているのに対して、本実施例の位相同
期ループ回路における各遅延ユニット２００’は、１つ
のインバータ２１’およびトランスファゲート２２’に
より構成されている。これにより、１つの遅延ユニット
２００’における遅延量を小さく（半減）して高精度
（高分解能）の遅延制御を可能としている。
の実施例を示すブロック図であり、前述した図４の位相
同期ループ回路の遅延段２における遅延ユニット２００
のインバータを１つにしたものである。すなわち、図４
の位相同期ループ回路における各遅延ユニット２００
は、直列に接続された２つのインバータ２１およびトラ
ンスファゲート（Ｎチャネル型ＭＯＳトランジスタ）２
２により構成されているのに対して、本実施例の位相同
期ループ回路における各遅延ユニット２００’は、１つ
のインバータ２１’およびトランスファゲート２２’に
より構成されている。これにより、１つの遅延ユニット
２００’における遅延量を小さく（半減）して高精度
（高分解能）の遅延制御を可能としている。
【００４３】ここで、図１５に示す位相同期ループ回路
では、遅延ユニット２００’のインバータを１つ（２
１')にしたため、各遅延ユニット２００’毎で論理が反
転することになる。そこで、図１５に示されるように、
本実施例の位相同期ループ回路において、遅延段２’の
出力信号ＩＮＶout'は、信号論理制御回路５２により信
号の論理が制御されて、信号ＩＮＶout として選択回路
１へ供給されるようになっている。
では、遅延ユニット２００’のインバータを１つ（２
１')にしたため、各遅延ユニット２００’毎で論理が反
転することになる。そこで、図１５に示されるように、
本実施例の位相同期ループ回路において、遅延段２’の
出力信号ＩＮＶout'は、信号論理制御回路５２により信
号の論理が制御されて、信号ＩＮＶout として選択回路
１へ供給されるようになっている。
【００４４】信号論理制御回路５２は、位相比較器４の
出力信号（制御信号ＳＳ）を受けるトグルフリップフロ
ップ回路５１により制御され、遅延段２’の出力信号Ｉ
ＮＶout'をそのまま或いは反転して選択回路１へ供給す
るようになっている。すなわち、選択されている遅延ユ
ニット（トランスファゲート２２a'に対して）偶数段だ
けシフト（アップまたはダウン）する場合には、遅延段
２’の出力信号ＩＮＶout'がそのまま出力され、すなわ
ち、トグルフリップフロップ回路５１の出力信号Ｓｐが
低レベル”Ｌ”でＰチャネル型ＭＯＳトランジスタ５２
１が選択され、逆に、奇数段だけシフトする場合には、
遅延段２’の出力信号ＩＮＶout'が反転して出力され、
すなわち、信号Ｓｐが高レベル”Ｈ”でＮチャネル型Ｍ
ＯＳトランジスタ５２２が選択される。なお、他の選択
回路１、アップダウンカウンタ３、位相比較器４、およ
び、遅延段入力選択回路５等の構成は、図４の位相同期
ループ回路と同様であり、その説明は省略する。
出力信号（制御信号ＳＳ）を受けるトグルフリップフロ
ップ回路５１により制御され、遅延段２’の出力信号Ｉ
ＮＶout'をそのまま或いは反転して選択回路１へ供給す
るようになっている。すなわち、選択されている遅延ユ
ニット（トランスファゲート２２a'に対して）偶数段だ
けシフト（アップまたはダウン）する場合には、遅延段
２’の出力信号ＩＮＶout'がそのまま出力され、すなわ
ち、トグルフリップフロップ回路５１の出力信号Ｓｐが
低レベル”Ｌ”でＰチャネル型ＭＯＳトランジスタ５２
１が選択され、逆に、奇数段だけシフトする場合には、
遅延段２’の出力信号ＩＮＶout'が反転して出力され、
すなわち、信号Ｓｐが高レベル”Ｈ”でＮチャネル型Ｍ
ＯＳトランジスタ５２２が選択される。なお、他の選択
回路１、アップダウンカウンタ３、位相比較器４、およ
び、遅延段入力選択回路５等の構成は、図４の位相同期
ループ回路と同様であり、その説明は省略する。
【００４５】図１６は本発明の位相同期ループ回路にお
けるリングカウンタの一変形例を示す回路図であり、図
８を参照して説明した第１のリングカウンタ１０１の要
部を示す変形例である。図１６に示されるように、本変
形例のリングカウンタは、図８のリングカウンタ１０１
において、ユニット回路１１４をさらに１段設けると共
に、ＮＡＮＤゲート１１５および１１６により回路の段
数（ビット数）を制御するようになっている。なお、イ
ンバータ１１７は、ＮＡＮＤゲート１１５（１１６）を
設けたことによる信号の論理を合わせるためのものであ
る。
けるリングカウンタの一変形例を示す回路図であり、図
８を参照して説明した第１のリングカウンタ１０１の要
部を示す変形例である。図１６に示されるように、本変
形例のリングカウンタは、図８のリングカウンタ１０１
において、ユニット回路１１４をさらに１段設けると共
に、ＮＡＮＤゲート１１５および１１６により回路の段
数（ビット数）を制御するようになっている。なお、イ
ンバータ１１７は、ＮＡＮＤゲート１１５（１１６）を
設けたことによる信号の論理を合わせるためのものであ
る。
【００４６】図１６のリングカウンタ１０１において、
信号ＰＳ１を高レベル”Ｈ”として３段のユニット回路
（マスタスレーブ型のフリップフロップ）１１１〜１１
３を選択した場合には、図８のリングカウンタと同様
に、６０度だけ位相の異なる６つの信号の内、θ（π/
3），θ（π），θ(5π/3）が取り出される。一方、信
号ＰＳ１を低レベル”Ｌ”で信号ＰＳ２を高レベル”
Ｈ”とした場合には、４段のユニット回路（マスタスレ
ーブ型のフリップフロップ）１１１〜１１４が選択さ
れ、４５度だけ位相の異なる８つの信号の内、θ（π/
4），θ(3π/4），θ(5π/4），θ(7π/4）が取り出さ
れる。なお、第２のリングカウンタ１０２も同様に構成
することにより、残りの信号θ(2π/3），θ(4π/3），
θ(2π）或いはθ（π/2），θ（π），θ(3π/2），θ
(2π）も取り出すことができる。
信号ＰＳ１を高レベル”Ｈ”として３段のユニット回路
（マスタスレーブ型のフリップフロップ）１１１〜１１
３を選択した場合には、図８のリングカウンタと同様
に、６０度だけ位相の異なる６つの信号の内、θ（π/
3），θ（π），θ(5π/3）が取り出される。一方、信
号ＰＳ１を低レベル”Ｌ”で信号ＰＳ２を高レベル”
Ｈ”とした場合には、４段のユニット回路（マスタスレ
ーブ型のフリップフロップ）１１１〜１１４が選択さ
れ、４５度だけ位相の異なる８つの信号の内、θ（π/
4），θ(3π/4），θ(5π/4），θ(7π/4）が取り出さ
れる。なお、第２のリングカウンタ１０２も同様に構成
することにより、残りの信号θ(2π/3），θ(4π/3），
θ(2π）或いはθ（π/2），θ（π），θ(3π/2），θ
(2π）も取り出すことができる。
【００４７】図１７は本発明の位相同期ループ回路が適
用される一構成例を示すブロック回路図であり、参照符
号６０１はコントローラ（メモリコントローラまたはプ
ロセッサ）、６０２はメモリ（例えば、ＤＲＡＭ）を示
している。さらに、参照符号６１５はコントローラ側か
らメモリ側へのｎｉビットの単方向のアドレスバスを示
し、また、６１６はコントローラ側とメモリ側とを繋ぐ
ｎｊビットの双方向のデータバスを示している。
用される一構成例を示すブロック回路図であり、参照符
号６０１はコントローラ（メモリコントローラまたはプ
ロセッサ）、６０２はメモリ（例えば、ＤＲＡＭ）を示
している。さらに、参照符号６１５はコントローラ側か
らメモリ側へのｎｉビットの単方向のアドレスバスを示
し、また、６１６はコントローラ側とメモリ側とを繋ぐ
ｎｊビットの双方向のデータバスを示している。
【００４８】コントローラ６０１は、上述した本発明に
係る位相同期ループ回路（マルチフェーズＤＬＬ：Mult
i-phase Delay Locked Loop)６１１、アドレス信号用の
ドライバ６１２、データ信号用のレシーバ６１３、およ
び、データ信号用のドライバ６１４を備えている。ここ
で、位相同期ループ回路６１１は、ドライバ６１２，６
１３およびレシーバ６１４に対して、外部クロック（ク
ロック信号ＣＬＫ）に同期した出力信号を供給するよう
になっている。また、ドライバ６１２，６１３およびレ
シーバ６１４に供給される信号は、各回路の動作マージ
ンや配線遅延等を考慮して、前述した位相の異なる同期
信号（φｎ１〜φｎ６）の内の最適なものが供給される
ようになっている。
係る位相同期ループ回路（マルチフェーズＤＬＬ：Mult
i-phase Delay Locked Loop)６１１、アドレス信号用の
ドライバ６１２、データ信号用のレシーバ６１３、およ
び、データ信号用のドライバ６１４を備えている。ここ
で、位相同期ループ回路６１１は、ドライバ６１２，６
１３およびレシーバ６１４に対して、外部クロック（ク
ロック信号ＣＬＫ）に同期した出力信号を供給するよう
になっている。また、ドライバ６１２，６１３およびレ
シーバ６１４に供給される信号は、各回路の動作マージ
ンや配線遅延等を考慮して、前述した位相の異なる同期
信号（φｎ１〜φｎ６）の内の最適なものが供給される
ようになっている。
【００４９】メモリ６０２は、本発明の位相同期ループ
回路６２１、アドレス信号用のレシーバ６２２、データ
信号用のレシーバ６２３、および、データ信号用のドラ
イバ６２４を備えている。ここで、位相同期ループ回路
６２１は、レシーバ６２２，６２３およびドライバ６２
４に対して、クロック信号ＣＬＫに同期した出力信号を
供給するようになっている。また、レシーバ６２２，６
２３およびドライバ６２４に供給される信号は、各回路
の動作マージンや配線遅延等を考慮して、前述した位相
の異なる同期信号（φｎ１〜φｎ６）の内の最適なもの
が供給されるようになっている。
回路６２１、アドレス信号用のレシーバ６２２、データ
信号用のレシーバ６２３、および、データ信号用のドラ
イバ６２４を備えている。ここで、位相同期ループ回路
６２１は、レシーバ６２２，６２３およびドライバ６２
４に対して、クロック信号ＣＬＫに同期した出力信号を
供給するようになっている。また、レシーバ６２２，６
２３およびドライバ６２４に供給される信号は、各回路
の動作マージンや配線遅延等を考慮して、前述した位相
の異なる同期信号（φｎ１〜φｎ６）の内の最適なもの
が供給されるようになっている。
【００５０】なお、本発明に係る位相同期ループ回路
は、上記のコントローラ６０１およびメモリ６０２に限
定されず、様々な半導体集積回路に対して適用すること
ができる。特に、回路規模が小さく、回路の占有面積お
よび消費電力を小さくすると共に、マルチフェーズの位
相同期した信号を必要とする半導体集積回路に対して好
適なものである。
は、上記のコントローラ６０１およびメモリ６０２に限
定されず、様々な半導体集積回路に対して適用すること
ができる。特に、回路規模が小さく、回路の占有面積お
よび消費電力を小さくすると共に、マルチフェーズの位
相同期した信号を必要とする半導体集積回路に対して好
適なものである。
【００５１】
【発明の効果】以上、詳述したように、本発明の位相同
期ループ回路および半導体集積回路によれば、信号が遅
延段を複数回まわることにより、遅延段を構成する遅延
ユニットの数を減少して回路規模の縮小を図ることがで
きる。さらに、本発明の位相同期ループ回路および半導
体集積回路によれば、位相の異なる複数の同期信号を生
成することができる。
期ループ回路および半導体集積回路によれば、信号が遅
延段を複数回まわることにより、遅延段を構成する遅延
ユニットの数を減少して回路規模の縮小を図ることがで
きる。さらに、本発明の位相同期ループ回路および半導
体集積回路によれば、位相の異なる複数の同期信号を生
成することができる。
【図１】本発明に係る位相同期ループ回路の原理構成を
示すブロック図である。
示すブロック図である。
【図２】図１の位相同期ループ回路における選択回路の
基本的な構成を示す図である。
基本的な構成を示す図である。
【図３】図２の選択回路の動作を説明するためのタイミ
ング図である。
ング図である。
【図４】本発明の位相同期ループ回路の一実施例を示す
ブロック図である。
ブロック図である。
【図５】図４の位相同期ループ回路の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図６】図４の位相同期ループ回路における選択回路の
一例を示すブロック回路図である。
一例を示すブロック回路図である。
【図７】図６の選択回路の動作を説明するためのタイミ
ング図である。
ング図である。
【図８】図６の選択回路における第１のリングカウンタ
の一例を示す回路図である。
の一例を示す回路図である。
【図９】図６の選択回路における第２のリングカウンタ
の一例を示す回路図である。
の一例を示す回路図である。
【図１０】図４の位相同期ループ回路における位相比較
器の一例を示す回路図である。
器の一例を示す回路図である。
【図１１】図１０の位相比較器の動作を説明するための
タイミング図である。
タイミング図である。
【図１２】図４の位相同期ループ回路におけるアプダウ
ンカウンタの一例を示す回路図である。
ンカウンタの一例を示す回路図である。
【図１３】図１２のアプダウンカウンタに使用する制御
信号を生成するトグル回路の一例を示す回路図である。
信号を生成するトグル回路の一例を示す回路図である。
【図１４】図１３のトグル回路の動作を説明するための
タイミング図である。
タイミング図である。
【図１５】本発明の位相同期ループ回路の他の実施例を
示すブロック図である。
示すブロック図である。
【図１６】本発明の位相同期ループ回路におけるリング
カウンタの一変形例を示す回路図である。
カウンタの一変形例を示す回路図である。
【図１７】本発明の位相同期ループ回路が適用される一
構成例を示すブロック回路図である。
構成例を示すブロック回路図である。
１…選択回路 ２…遅延段（インバータチェーン） ３…アップダウンカウンタ ４…位相比較器 ５…遅延段入力選択回路（ＭＵＸ） １１〜１３…スイッチ手段（トランスファゲート） ４１…スライサ回路 ４２…トグル回路 ５１…トグルフリップフロップ回路 ５２…信号論理制御回路 １０１…第１のリングカウンタ（Ｒ１） １０２…第２のリングカウンタ（Ｒ２） ＣＬＫ…外部クロック（入力信号，クロック信号） ＤＷ；ＤＷ１，ＤＷ２…ダウン信号 ＩＮＶout …遅延段の出力信号（遅延信号） ＩＮＶin…遅延段の入力信号 ＳＣout …選択回路の出力信号 ＳＳ…位相比較器の出力信号 ＵＰ；／ＵＰ１，／ＵＰ２…アップ信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 美寿 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 小川 淳二 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 田村 泰孝 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (16)
- 【請求項１】 入力信号が遅延段を複数回まわって作る
遅延信号と該入力信号とを位相比較し、該比較結果に応
じて前記遅延段における遅延量を制御するようにしたこ
とを特徴とする位相同期ループ回路。 - 【請求項２】 前記位相同期ループ回路は、前記入力信
号の位相および前記遅延信号の位相を比較する位相比較
器と、該位相比較器の出力によりアップダウン制御され
るアップダウンカウンタとを具備し、前記遅延段は、縦
列接続された複数の遅延ユニットを備え、該アップダウ
ンカウンタにより指定された遅延ユニットまでの遅延量
を与えるようになっていることを特徴とする請求項１の
位相同期ループ回路。 - 【請求項３】 前記アップダウンカウンタは、前記位相
比較器からのアップ信号およびダウン信号により制御さ
れるようになっていることを特徴とする請求項２の位相
同期ループ回路。 - 【請求項４】 前記位相同期ループ回路は、前記位相比
較器からのアップ信号またはダウン信号が供給され、該
アップ信号またはダウン信号のパルス幅において複数の
アップ信号またはダウン信号を生成するスライサ回路お
よびトグル回路を備えていることを特徴とする請求項３
の位相同期ループ回路。 - 【請求項５】 前記アップダウンカウンタは、縦列接続
された複数のユニット回路を有し、該各ユニット回路
は、 第１のインバータと、 該第１のインバータと高電位電源線とに接続され、ゲー
トにアップ信号が供給された第１のトランジスタと、 第２のインバータと、 該第２のインバータと低電位電源線とに接続され，ゲー
トにダウン信号が供給された第２のトランジスタと、 前記第１のインバータの出力信号が一方のノードに供給
され、且つ、前記第２のインバータの出力信号が他方の
ノードに供給され、クロスカップルされた第３および第
４のインバータとを具備することを特徴とする請求項３
または４のいずれか１項の位相同期ループ回路。 - 【請求項６】 前記アップダウンカウンタは、それぞれ
前記隣接する２つのユニット回路の出力を受ける複数の
排他的論理和回路を有し、該隣接する２つのユニット回
路の出力信号が変化する１個所のみで信号を出力し、前
記遅延段における所定の遅延ユニットを選択するように
なっていることを特徴とする請求項５の位相同期ループ
回路。 - 【請求項７】 前記アップ信号およびダウン信号は、第
１および第２のアップ信号と第１および第２のダウン信
号の各２つの信号とされ、前記ユニット回路の偶数段と
奇数段とに対して、それぞれ第１のアップ信号および第
１のダウン信号と第２のアップ信号および第２のダウン
信号とを供給するようにしたことを特徴とする請求項５
の位相同期ループ回路。 - 【請求項８】 前記位相同期ループ回路は、前記入力信
号および前記遅延信号が供給された選択回路を具備し、
該選択回路は、１周期の入力信号に対して定められた周
期の遅延信号を同期させるように、前記遅延段および前
記位相比較器へ供給する信号を選択するようになってい
ることを特徴とする請求項２の位相同期ループ回路。 - 【請求項９】 前記選択回路はカウンタ手段を備え、該
カウンタ手段により前記遅延信号の変化を捉えて、該遅
延信号が前記遅延段をまわる回数を制御するようになっ
ていることを特徴とする請求項８の位相同期ループ回
路。 - 【請求項１０】 前記カウンタ手段は、前記遅延信号の
立ち上がりエッジを検出してカウントする第１のリング
カウンタと、該遅延信号の立ち下がりエッジを検出して
カウントする第２のリングカウンタとを具備することを
特徴とする請求項９の位相同期ループ回路。 - 【請求項１１】 前記選択回路は、前記第１および第２
のリングカウンタと前記遅延信号との論理をとることで
位相の異なる複数の同期信号を生成するようになってい
ることを特徴とする請求項１０の位相同期ループ回路。 - 【請求項１２】 前記第１および第２のリングカウンタ
は、それぞれ縦列接続された複数のユニット回路を備
え、該ユニット回路の数を選択することにより、前記同
期信号の数を制御するようにしたことを特徴とする請求
項１１の位相同期ループ回路。 - 【請求項１３】 前記各遅延ユニットは、縦列接続され
た２つのインバータと、該遅延ユニットの出力信号を選
択するトランスファゲートを備えていることを特徴とす
る請求項２の位相同期ループ回路。 - 【請求項１４】 前記各遅延ユニットは、１つのインバ
ータと、該遅延ユニットの出力信号を選択するトランス
ファゲートを備えていることを特徴とする請求項２の位
相同期ループ回路。 - 【請求項１５】 前記位相同期ループ回路は、前記アッ
プダウンカウンタのシフト段数に応じて前記遅延ユニッ
トの出力信号の論理を調整する信号論理制御回路を備え
ていることを特徴とする請求項１４の位相同期ループ回
路。 - 【請求項１６】 請求項１〜１５の何れか１項に記載の
位相同期ループ回路を備えたことを特徴とする半導体集
積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8270154A JPH10117142A (ja) | 1996-10-11 | 1996-10-11 | 位相同期ループ回路および半導体集積回路 |
| US08/813,632 US6064244A (en) | 1996-10-11 | 1997-03-07 | Phase-locked loop circuit permitting reduction of circuit size |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8270154A JPH10117142A (ja) | 1996-10-11 | 1996-10-11 | 位相同期ループ回路および半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10117142A true JPH10117142A (ja) | 1998-05-06 |
Family
ID=17482303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8270154A Withdrawn JPH10117142A (ja) | 1996-10-11 | 1996-10-11 | 位相同期ループ回路および半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6064244A (ja) |
| JP (1) | JPH10117142A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11316620A (ja) * | 1997-11-21 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | 半導体素子のクロック補償装置 |
| US6252465B1 (en) | 1999-06-25 | 2001-06-26 | Mitsubishi Denki Kabushiki Kaisha | Data phase locked loop circuit |
| JP2001244796A (ja) * | 1999-12-30 | 2001-09-07 | Hynix Semiconductor Inc | 半導体メモリ用遅延固定ループ装置 |
| US6653877B2 (en) | 2000-06-27 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of internally adjusting delayed amount of a clock signal |
| KR100640562B1 (ko) * | 1999-11-10 | 2006-10-31 | 삼성전자주식회사 | 램버스 디램에서 디지털 위상 검출기 |
| JP2007110762A (ja) * | 2007-01-15 | 2007-04-26 | Ricoh Co Ltd | 半導体装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262611B1 (en) * | 1999-06-24 | 2001-07-17 | Nec Corporation | High-speed data receiving circuit and method |
| US6445661B1 (en) * | 1999-08-11 | 2002-09-03 | Oak Technology, Inc. | Circuit, disk controller and method for calibrating a high precision delay of an input signal |
| KR100321755B1 (ko) * | 1999-12-24 | 2002-02-02 | 박종섭 | 록킹 시간이 빠른 지연고정루프 |
| JP4507459B2 (ja) * | 2001-02-26 | 2010-07-21 | ソニー株式会社 | ディレイロックループ回路、可変遅延回路および記録信号補償回路 |
| US6917660B2 (en) * | 2001-06-04 | 2005-07-12 | Intel Corporation | Adaptive de-skew clock generation |
| US7888962B1 (en) | 2004-07-07 | 2011-02-15 | Cypress Semiconductor Corporation | Impedance matching circuit |
| US7746096B1 (en) * | 2004-08-03 | 2010-06-29 | Cypress Semiconductor Corporation | Impedance buffer and method |
| US20060044032A1 (en) * | 2004-08-24 | 2006-03-02 | Tyler Gomm | Delay-lock loop and method having high resolution and wide dynamic range |
| EP1727156B1 (en) * | 2005-05-18 | 2015-01-07 | STMicroelectronics Pvt. Ltd. | An improved area efficient memory architecture with decoder self test and debug capability |
| US7627003B1 (en) * | 2005-09-30 | 2009-12-01 | The United States Of America As Represented By The Secretary Of The Navy | Automatic clock synchronization and distribution circuit for counter clock flow pipelined systems |
| US8036846B1 (en) | 2005-10-20 | 2011-10-11 | Cypress Semiconductor Corporation | Variable impedance sense architecture and method |
| KR100824791B1 (ko) * | 2006-08-18 | 2008-04-24 | 삼성전자주식회사 | 클록 체배기 및 클록 체배 방법 |
| EP2659589A4 (en) * | 2010-12-29 | 2015-01-21 | Ericsson Telefon Ab L M | FREQUENCY PHASE DETECTION METHOD |
| US10727847B1 (en) | 2019-02-07 | 2020-07-28 | International Business Machines Corporation | Digital control of a voltage controlled oscillator frequency |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173617A (en) * | 1988-06-27 | 1992-12-22 | Motorola, Inc. | Digital phase lock clock generator without local oscillator |
| FR2658015B1 (fr) * | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
| EP0476585B1 (en) * | 1990-09-18 | 1998-08-26 | Fujitsu Limited | Electronic device using a reference delay generator |
| SE500929C2 (sv) * | 1993-02-24 | 1994-10-03 | Ellemtel Utvecklings Ab | Signalbehandlingskrets och förfarande för fördröjning av en binär periodisk insignal |
| JP2710214B2 (ja) * | 1994-08-12 | 1998-02-10 | 日本電気株式会社 | フェーズロックドループ回路 |
-
1996
- 1996-10-11 JP JP8270154A patent/JPH10117142A/ja not_active Withdrawn
-
1997
- 1997-03-07 US US08/813,632 patent/US6064244A/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11316620A (ja) * | 1997-11-21 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | 半導体素子のクロック補償装置 |
| US6252465B1 (en) | 1999-06-25 | 2001-06-26 | Mitsubishi Denki Kabushiki Kaisha | Data phase locked loop circuit |
| KR100640562B1 (ko) * | 1999-11-10 | 2006-10-31 | 삼성전자주식회사 | 램버스 디램에서 디지털 위상 검출기 |
| JP2001244796A (ja) * | 1999-12-30 | 2001-09-07 | Hynix Semiconductor Inc | 半導体メモリ用遅延固定ループ装置 |
| US6653877B2 (en) | 2000-06-27 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of internally adjusting delayed amount of a clock signal |
| JP2007110762A (ja) * | 2007-01-15 | 2007-04-26 | Ricoh Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6064244A (en) | 2000-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10117142A (ja) | 位相同期ループ回路および半導体集積回路 | |
| US6958634B2 (en) | Programmable direct interpolating delay locked loop | |
| JP4016394B2 (ja) | 内部クロック信号発生回路及び方法 | |
| JP4619446B2 (ja) | 周波数逓倍回路 | |
| US6166572A (en) | Voltage-controlled delay line, direct phase controlled voltage-controlled oscillator, clock/data recovery circuit, and clock/data recovery apparatus | |
| US6100736A (en) | Frequency doubler using digital delay lock loop | |
| US5268656A (en) | Programmable clock skew adjustment circuit | |
| JP3644827B2 (ja) | 外部負荷を考慮したｄｌｌ回路 | |
| JP4504581B2 (ja) | リング遅延とカウンタを利用したレジスタ制御遅延固定ループ | |
| US6393577B1 (en) | Semiconductor integrated circuit system, semiconductor integrated circuit and method for driving semiconductor integrated circuit system | |
| JP4480471B2 (ja) | レジスタ制御遅延固定ループ | |
| JP2002290214A (ja) | デューティーサイクル補正回路 | |
| KR950010208B1 (ko) | 신호지연회로 및 클록신호발생회로 | |
| US6918050B2 (en) | Delay adjustment circuit and a clock generating circuit using the same | |
| JP2004048729A (ja) | ディレイロックループにおけるクロック分周器及びクロック分周方法 | |
| CN100440371C (zh) | 延迟锁定回路及使用其闭锁时钟延迟的方法 | |
| KR20000011504A (ko) | 셀프타이밍제어회로 | |
| US7236040B2 (en) | Method and apparatus for generating multiphase clocks | |
| US6960942B2 (en) | High speed phase selector | |
| JP2001251172A (ja) | 遅延固定ループ | |
| US20070165476A1 (en) | Clock signal generating circuit | |
| TWI392992B (zh) | 時脈產生電路及其時脈產生方法 | |
| US8063708B2 (en) | Phase locked loop and method for operating the same | |
| JP3717290B2 (ja) | 集積回路装置 | |
| JP3797345B2 (ja) | 遅延調整回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |