JPH10117278A - 画像読取装置 - Google Patents

Abstract

(57)【要約】 【課題】 コストをあまり上げることなく、現状の８ビ
ット階調数よりも高次のビット数の画像データを取扱い
可能とすることで高階調化を図る。 【解決手段】 イメージセンサ中に複数個の黒基準用光
電変換素子を有し、これらの黒基準用光電変換素子から
出力されてＡ／Ｄ変換器２１でＡ／Ｄ変換されたデータ
を演算して８ビットのＡ／Ｄ変換器２１より高次の１０
ビットの黒基準データを得る黒基準データ演算手段と、
得られた１０ビットの黒基準データを記憶する黒基準デ
ータメモリ２３と、イメージセンサから出力されてＡ／
Ｄ変換後の画像データを４倍して黒基準データのビット
数に合わせる画像データ整数倍手段２４と、この１０ビ
ットの画像データから１０ビットの黒基準データを減算
する演算手段２５とを有して、黒補正された画像データ
を出力する黒補正回路２２を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル複写機、
ファクシミリ装置等のようにイメージセンサを用いて原
稿画像の読取りを行う画像読取装置に関する。

【０００２】

【従来の技術】一般に、原稿からの反射光をＣＣＤ等の
イメージセンサにより光電変換して読み取る装置では、
主として、 光源の照度分布特性（即ち、光源の両端よりも中央
部のほうが照度が高い分布を持つ） レンズの集光特性（レンズの中央に光が集まるとい
う、所謂、コサイン４乗則がある） イメージセンサの光電変換素子（画素）毎の感度ム
ラ といった理由により、シェーディング補正という感度補
正を行うようにしている。このシェーディング補正に
は、一般に、原稿画像域外に設置されてイメージセンサ
により読取り可能な基準白板が用いられる。

【０００３】また、逆に、イメージセンサが読取状態に
ない状態で各光電変換素子から出力され得る信号レベル
を黒基準データとし、そのレベルを合わせるために黒補
正することも行われている。

【０００４】ところで、近年、デジタル複写機等におい
ては、本体の価格は維持したまま、高画質化の要求が高
まっている。高画質化といえば、例えば、高解像度化で
あり、解像度を４００ＤＰＩから６００ＤＰＩにする計
画もある。一方で、高画質化として高階調化の動向もあ
り、８ビットから１０ビットに高次化する計画もある。

【０００５】

【発明が解決しようとする課題】このような計画は、無
論、現在の技術でも十分に実現可能ではあるが、そのま
までは、かなりコスト高となってしまう。高階調化を例
に採り説明すると、スキャナ系では１０ビットのＡ／Ｄ
変換器とシェーディング補正演算回路とそのためのメモ
リが必要となる。画像処理系では、１０ビットのγ補正
テーブル、ライン間補正メモリ、分離演算回路、ディザ
演算回路、倍率補正回路等が必要となる。即ち、演算回
路は現状より２ビット多く、メモリ空間に至っては現状
の４倍となる。また、これらの開発と設計とは殆どやり
直しであり、実現には相当の人員と時間とを要する。

【０００６】また、現実の問題として、或るデジタル複
写機において、フルカラーの写真モードで特に拡大時に
黒部に縦すじが発生するという問題がある。本発明者の
分析によると、その原因は、シェーディング補正演算に
よる１デジットの演算誤差が、スキャナγによって４デ
ジットに拡大されてしまうためであることが判明した。
ここに、「スキャナγ」とは、スキャナで読み取ったデ
ータを反射率から画像濃度に変換するためのもので、通
常は、ＲＯＭにテーブル形式で書き込まれている。図６
は８ビットのスキャナγの特性例を示す。また、図７は
このような特性に従ったスキャナγ変換機能を含む画像
読取装置における処理回路の８ビット系構成例を示す。
概略的には、Ａ／Ｄ変換器１と黒補正回路２とシェーデ
ィング補正回路３とスキャナγ変換回路４とを備えてい
る。Ａ／Ｄ変換器１はイメージスキャナ（図示せず）か
ら入力されるアナログデータをデジタルデータに変換す
るもので、８ビット分解能を有する。シェーディング補
正回路３は、シェーディング補正用データ格納ＲＡＭ４
とＲＯＭ５と乗算器６とよりなる。まず、原稿読取りに
先立ち、イメージセンサによって基準白板を読み取って
Ａ／Ｄ変換器１、黒補正回路２の処理を経た基準白板読
取データ（白基準データ）を１画素ずつシェーディング
補正用データ格納ＲＡＭ４に格納しておく。次に、原稿
読取り時にはイメージセンサによって基準白板を読み取
ってＡ／Ｄ変換器１、黒補正回路２の処理を経た黒補正
後画像データとその画像データの画素に対応するシェー
ディング補正データをＲＡＭ４に基づきＲＯＭ５から読
み出して乗算器６において シェーディング補正後画像データ＝読取画像データ×２
５５／白データ なる乗算処理を行い、シェーディング補正後画像データ
を出力する。このシェーディング補正後画像データがス
キャナγ変換回路４に与えられ、スキャナγ変換処理さ
れたスキャナγ変換後画像データが後段の信号処理系に
出力される。なお、白基準データに関しては、元々、基
準白板上のごみなどの影響を少なくするために基準白板
を例えば１６ライン分だけ読み取りそれを平均化して８
ビットの白基準データを得るようにしている。

【０００７】いま、このようなシェーディング補正結果
の一例を図８に示す。図示例は、シェーディング補正用
データが例えば２００から２２０まで変化したとき、一
様な黒画像データ５が入力された場合の補正結果の値を
示している。ここに、シェーディング補正用データが２
００から２２０というのは実際に或るデジタルカラー複
写機で観察した１０画素程度の短い周期での基準白板の
読取データの変化幅であり、黒画像データ５というの
は、対応するスキャナγの傾きが最も大きいデータの代
表値として選定された値である。図８によれば、シェー
ディング補正用データが２１１と２１２とを境として、
補正結果が５から６に変わっているのが分かる。シェー
ディング補正段階では、１デジットの演算誤差である
が、スキャナγ変換後になると、図８中に部分Ａとして
拡大して示すような変換データの飛びの大きい個所であ
り、この個所では、画像出力が４デジットの差（誤差）
となって出現し、この部分で上記の縦すじが目立つこと
になる。

【０００８】そこで、本発明は、コストをあまり上げる
ことなく、現状の８ビット階調数よりも高次のビット数
の画像データを取扱い可能とすることで高階調化を図る
ことができる画像読取装置を提供することを第１の目的
とする。

【０００９】加えて、コストをあまり上げることなく、
高次のビット数の画像データ及び白基準データを得た上
でシェーディング補正することで、シェーディング補正
の演算誤差を少なくできる画像読取装置を提供すること
を第２の目的とする。

【００１０】さらには、スキャナγ変換のような入出力
データ変換テーブルを備えた場合の階調のとびを抑え得
るとともに、入出力データ変換以降の画像処理には何の
影響も及ぼすことがなく、高階調化に関する開発に人的
・時間的無駄を省ける画像読取装置を提供することを第
３の目的とする。

【００１１】

【課題を解決するための手段】請求項１記載の発明の画
像読取装置は、多数の光電変換素子を有するイメージセ
ンサと、このイメージセンサから出力される信号をＡ／
Ｄ変換するＡ／Ｄ変換器とを備えた画像読取装置におい
て、前記イメージセンサ中に複数個の黒基準用光電変換
素子を有し、これらの黒基準用光電変換素子から出力さ
れて前記Ａ／Ｄ変換器によりＡ／Ｄ変換されたデータを
演算してこのＡ／Ｄ変換器の分解能より高次のビット数
の黒基準データを得る黒基準データ演算手段と、この黒
基準データ演算手段により得られた黒基準データを記憶
する黒基準データメモリと、前記イメージセンサから出
力されて前記Ａ／Ｄ変換器によりＡ／Ｄ変換された画像
データを整数倍して前記黒基準データのビット数に合わ
せる画像データ整数倍手段と、この画像データ整数倍手
段から出力される画像データから前記黒基準データメモ
リに記憶された黒基準データを減算する演算手段とを有
して、黒補正された画像データを出力する黒補正回路を
備えた。

【００１２】従って、黒基準データ演算手段はイメージ
センサ中の複数個の黒基準用光電変換素子から出力され
てＡ／Ｄ変換器によりＡ／Ｄ変換されたデータを演算し
てこのＡ／Ｄ変換器の分解能より高次のビット数の黒基
準データを得るが、黒基準データは元々小さい値である
ので、複数個の黒基準用光電変換素子の出力データを用
いるといっても黒基準データメモリの容量を多く必要と
する訳ではなく、１画素当り現状と同じビット数あれば
よいので、現状コストにて黒補正用の階調数を増やすこ
とができる。

【００１３】請求項２記載の発明の画像読取装置は、多
数の光電変換素子を有するイメージセンサと、このイメ
ージセンサから出力される信号をＡ／Ｄ変換するＡ／Ｄ
変換器とを備えた画像読取装置において、消灯状態で前
記イメージセンサ中の全画素分の光電変換素子から出力
されて前記Ａ／Ｄ変換器によりＡ／Ｄ変換された複数回
分のデータを演算してこのＡ／Ｄ変換器の分解能より高
次のビット数の黒基準データを各画素毎に得る黒基準デ
ータ演算手段と、この黒基準データ演算手段により得ら
れた各画素毎の黒基準データを記憶する黒基準データメ
モリと、前記イメージセンサから出力されて前記Ａ／Ｄ
変換器によりＡ／Ｄ変換された画像データを整数倍して
前記黒基準データのビット数に合わせる画像データ整数
倍手段と、この画像データ整数倍手段から出力される画
像データから前記黒基準データメモリに記憶された対応
する画素の黒基準データを減算する演算手段とを有し
て、黒補正された画像データを出力する黒補正回路を備
えた。

【００１４】従って、黒基準データ演算手段は消灯状態
でイメージセンサ中の全画素分の光電変換素子から出力
されてＡ／Ｄ変換器によりＡ／Ｄ変換された複数回分の
データを演算してこのＡ／Ｄ変換器の分解能より高次の
ビット数の黒基準データを各画素毎に得るが、黒基準デ
ータは元々小さい値であるので、全画素分の光電変換素
子の複数ライン分の出力データを用いるといっても黒基
準データメモリの容量を多く必要とする訳ではなく、１
画素当り現状と同じビット数あればよいので、現状コス
トにて黒補正用の階調数を増やすことができる。

【００１５】請求項３記載の発明は、請求項１又は２記
載の画像読取装置において、イメージセンサにより読取
り可能なシェーディング補正用の基準白板を備え、この
基準白板を読み取ることにより前記イメージセンサ中の
全画素分の光電変換素子から出力されてＡ／Ｄ変換器に
よりＡ／Ｄ変換された複数回分のデータを演算して前記
Ａ／Ｄ変換器の分解能より高次のビット数の白基準デー
タを各画素毎に得る白基準データ演算手段を有して、黒
補正回路により黒補正された画像データを対応する画素
の白基準データに基づきシェーディング補正した画像デ
ータを出力するシェーディング補正回路を備えた。

【００１６】従って、黒基準データの場合と同様に、現
状コストにて高次のビット数の画像データと白基準デー
タとを得た上でシェーディング補正するので、シェーデ
ィング補正の演算誤差を少なくすることができる。

【００１７】請求項４記載の発明は、請求項３記載の画
像読取装置において、シェーディング補正回路の後段
に、このシェーディング補正回路が出力する画像データ
を高次のビット数からＡ／Ｄ変換器の分解能と同じビッ
ト数に変換するように設定された入出力データ変換テー
ブルを有する変換処理部を備えた。

【００１８】従って、変換処理部中の入出力データ変換
テーブルは、シェーディング補正回路が出力する画像デ
ータを高次のビット数からＡ／Ｄ変換器の分解能と同じ
ビット数に変換するように設定されているので、階調の
とびを抑えることができ、かつ、出力がＡ／Ｄ変換器の
分解能と同じビット数であるので、変換処理部以降の画
像処理は従来と変わることがなく、高階調化に関する開
発に人的・時間的無駄を省ける。

【００１９】

【発明の実施の形態】本発明の一実施の形態を図１ない
し図５に基づいて説明する。まず、図２により本実施の
形態の画像読取装置の機構的な構成及びその基本的動作
を説明する。本実施の形態の画像読取装置では、コンタ
クトガラス１１上にセットされた原稿（図示せず）に対
してハロゲンランプ等の光源１２からの照明光が照射さ
れ、その反射光が第１ないし第３ミラー１３，１４，１
５及び結像レンズ１６を経てイメージセンサ１７の受光
面に結像照射される。ここに、光源１２及び第１ミラー
１３は第１キャリッジ１８に搭載され、第２，３ミラー
１４，１５は第２キャリッジ１９に搭載され、２：１の
速度比をもって同一方向に副走査するように設定されて
いる。また、前記イメージセンサ１７は例えばＣＣＤラ
インセンサであり、その受光面上には多数の光電変換素
子が直線状に配列されている。さらに、コンタクトガラ
ス１１外に位置させてイメージセンサ１７で読取り可能
な基準白板２０が配設されている。

【００２０】次に、イメージセンサ１７から出力される
アナログ信号を処理する画像処理系の回路構成例を図１
により説明する。本実施の形態では、現状の８ビット構
成を１０ビット構成に高次化する場合を想定している。
まず、前記イメージセンサ１７にあっては、その一部の
４画素分の光電変換素子が黒基準用光電変換素子とさ
れ、外光を受光できない光シールド構造とされている。
また、前記イメージセンサ１７の出力側にはＡ／Ｄ変換
器２１が接続されている。このＡ／Ｄ変換器２１は前記
イメージセンサ１７から出力させるアナログ信号をデジ
タルデータに変換するもので、現状と同じ８ビットの分
解能を持つものが用いられている。このＡ／Ｄ変換器２
１の出力側には黒補正回路２２が接続されている。この
黒補正回路２２は黒基準データ演算手段（図示せず）と
黒基準データメモリである黒補正用データ格納ＲＡＭ２
３と画像データ整数倍手段である４倍回路２４と演算手
段である減算回路２５とにより構成されている。黒基準
データ演算手段は、光シールドされた４個の黒基準用光
電変換素子から出力されて前記Ａ／Ｄ変換器２１により
Ａ／Ｄ変換されたデータを足算し平均化する演算をして
Ａ／Ｄ変換器２１の分解能（８ビット）より高次のビッ
ト数、ここでは１０ビットの黒基準データを得るように
機能する。黒補正用データ格納ＲＡＭ２３はこの１０ビ
ットの黒基準データを格納する。もっとも、黒基準デー
タは元々小さいので４画素分を対象とするからといっ
て、必要とするメモリ容量が増える訳ではなく、１画素
当り１バイト（＝８ビット）あれば十分であり、見掛け
上は、上位２ビット分として“００”を付け足せばよ
い。一方、４倍回路２４は前記イメージセンサ１７によ
り読み取られてＡ／Ｄ変換器２１によりＡ／Ｄ変換され
た８ビットの画像データを４倍することにより１０ビッ
トの画像データとするものである。減算回路２５は４倍
回路２４によって１０ビットとされた各画素毎の画像デ
ータから黒補正用データ格納ＲＡＭ２３に格納されてい
る黒基準データを減算する演算処理を行う。

【００２１】黒補正回路２２の出力側にはシェーディン
グ補正回路であるシェーディング補正演算回路２６が接
続されている。このシェーディング補正演算回路２６は
図７に示した場合と同様に、シェーディング補正用デー
タ格納ＲＡＭ２７とＲＯＭ２８と乗算器２９とよりなる
が、本実施の形態では、ＲＡＭ２７は８ビット、ＲＯＭ
２８及び乗算器２９は１０ビット仕様とされている。前
記ＲＯＭ２８及び乗算器２９中の“ＩＮＴ”は小数点以
下の端数が出た場合にそれを無視する整数化処理を意味
する。また、シェーディング補正演算回路２６の出力側
には変換処理部となるスキャナγ変換回路３０が接続さ
れている。このスキャナγ変換回路３０はシェーディン
グ補正演算回路２６が出力するシェーディング補正後画
像データを１０ビットからＡ／Ｄ変換器２１の分解能と
同じ８ビットなるビット数に変換するように設定された
入出力データ変換テーブルであるスキャナγのテーブル
を備えている。

【００２２】このような構成において、原稿読取りに先
立ち、イメージスキャナ１７により基準白板２０を読み
取ってＡ／Ｄ変換器２１、黒補正回路２２の処理を経た
基準白板読取データ（白基準データ）を１画素ずつシェ
ーディング補正用データとしてシェーディング補正用デ
ータ格納ＲＡＭ２７に格納する。また、黒補正回路２２
では光シールドされた黒基準用光電変換素子からの信号
のＡ／Ｄ変換器２１によるＡ／Ｄ変換後のデジタルデー
タを黒基準データとして黒補正用データ格納ＲＡＭ２３
にライン毎に格納し、原稿画像の読取り時に各画素の画
像データからこの黒基準データの値を減算回路２５によ
り減算することにより黒補正される。この黒補正の手法
は、例えば、ライン黒補正と称されている。

【００２３】ここに、このような基本的なライン黒補正
に関して、本実施の形態では、現状８ビットを１０ビッ
トに高次化しており、以下のように処理される。まず、
光シールドされた４画素分の黒基準用光電変換素子から
の出力はＡ／Ｄ変換器２１によりＡ／Ｄ変換されて８ビ
ットのデジタルデータとして黒補正回路２２に対して与
えられる。この黒補正回路２２では黒基準データ演算手
段によって４画素分の黒基準用光電変換素子の出力を足
算し平均化することにより、１０ビット分の黒基準デー
タが得られ、これが黒補正用データ格納ＲＡＭ２３に格
納される。この場合、黒基準データは元々小さい値であ
るので、４個の黒基準用光電変換素子の出力データを用
いるといっても黒補正用データ格納ＲＡＭ２３の容量を
多く必要とする訳ではなく、１画素当り現状と同じ８ビ
ットなるビット数あればよいので、現状コストにて黒補
正用の階調数を増やすことができる。即ち、本来の画像
データに関しては４倍回路２４により４倍することによ
り１０ビットにしているので、下位２ビットは無効であ
るが、このような１０ビットの画像データから１０ビッ
トの黒基準データを減算回路２５において減算するの
で、減算した後の黒補正後画像データの１０ビットはあ
る程度有効といえる。

【００２４】これが、図３において黒補正回路２２中に
機能的に示す画像データ用黒補正部３１により実行され
る。

【００２５】次に、シェーディング補正における演算誤
差の抑制について説明する。シェーディング補正に関し
ては、基準白板２１を複数ライン分に渡って読み取って
平均化する際に、白基準データ演算手段によりシェーデ
ィング補正用データを８ビットから１０ビットに高次ビ
ット化する。即ち、元々基準白板２０上のごみなどの影
響を少なくするため、基準白板２０を１６ライン分だけ
読み取って平均化して現状の８ビットを得ているもので
あり、これをＲＯＭ２８を用いて平均化する際に１０ビ
ットまでデータを取るようにすればよい。つまり、足算
の結果を何ビットまで取るかの問題であり、シェーディ
ング補正用データの格納ＲＡＭ２７の容量を多く必要と
することはない。これが、図３において黒補正回路２２
中に機能的に示すシェーディング補正データ用黒補正部
３２により実行される。このようにして得られた１０ビ
ットのシェーディング補正用データは、Ａ／Ｄ変換器２
１において１０ビット仕様でＡ／Ｄ変換したものと変わ
らない有効なデータといえる。

【００２６】いま、図８で説明した場合と同様に、シェ
ーディング補正演算の結果の一例を図４に示す。図示例
は、シェーディング補正用データ及び黒画像データが８
ビットの場合の４倍で、シェーディング補正用データが
例えば８００（＝２００×４）から８８０（＝２２０×
４）なる変化幅を持つとき、黒画像データとしては２０
（＝５×４）を取る場合の補正結果の値を示している。
ただし、１０ビットの場合、黒画像データはより細分化
するため、一様ではなく、例えば、シェーディング補正
用データが８００のときの２０を基準に、それに比例す
るような数値、例えば、８４０のときには２１、８８０
のときには２２という具合に設定されている。元々、基
準白板２０の読取りデータと本来の画像データとは比例
しており、画像データを基準白板データで除算すること
で画素の感度むらや照明の照度分布むらなどを補正する
のがシェーディング補正の目的であり、この目的に合致
している。この結果、８ビット処理の場合、図８でも説
明したようにシェーディング補正用データが２００から
２２０に変化しても対応する黒画像データは５で変化し
ないが、本実施の形態による１０ビット処理の場合、補
正結果が２５と２４とを或る周期で繰り返しているのが
分かる。ここに、シェーディング補正の演算誤差は８ビ
ットの場合には５と６との１テジットであり、１０ビッ
トの場合でも２４と２５との１デジットであるが、その
実体として８ビットの場合と比較すると１／４になるこ
とが図４と図８との対比でも分かる。よって、本実施の
形態によれば、乗算器２９によるシェーディング補正演
算として１０ビットの画像データとシェーディング補正
用データとを得た上で行っているので、シェーディング
補正の演算誤差が抑制、具体的には、１／４に抑制され
る。

【００２７】次に、スキヤナγ変換回路３０について説
明する。このスキャナγ変換回路３０はシェーディング
補正演算回路２６から１０ビットのシェーディング補正
後画像データが入力されて反射率から濃度に変換するた
めの入出力変換処理を行うが、１０ビットの入力に対し
て８ビットの出力となる内容で変換処理を行うので、ス
キャナγ変換回路３０以降の画像処理には何も影響を与
えず、従来通りの構成で済む。即ち、黒補正回路２２よ
り前段、スキャナγ変換回路３０より後段は従来通りの
８ビット仕様で済むことになる。

【００２８】ここに、１０ビット入力‐８ビット出力の
スキャナγなるテーブルを利用した場合のスキャナγ特
性を図５に示す。図５によれば、図６の場合に部分Ａ付
近に見られた階調の飛びがなくなっているのが分かる。
これは、入力データ数が４倍になったので、図６の場合
のような最大で４デジットとなるような傾きを、１デジ
ットに抑制できることによる。よって、シェーディング
補正の演算誤差に起因して黒部に生じ得る縦すじが現状
の１／４の濃度差で出現するに過ぎず、現状に比べ、殆
ど目立たなくなり、品質のよい高階調化を図れる。

【００２９】なお、本実施の形態では、黒補正に関して
ライン黒補正方式とし、イメージセンサ１７の多数の光
電変換素子中に光シールドされた黒基準用光電変換素子
を含ませるようにしたが、所謂、画素黒補正方式により
黒補正するようにしてもよい。即ち、光源１２を消灯し
た状態でイメージセンサ１７の全画素分の光電変換素子
から出力されてＡ／Ｄ変換器２１によりＡ／Ｄ変換され
たデータを黒基準データとして各画素毎に黒補正用デー
タ格納ＲＡＭ２３に記憶させておき、画像読取り時には
画像データから対応する画素の黒基準データを減算する
ことで黒補正された画像データを出力する方式である。
この画素黒補正方式の場合、黒基準データを１０ビット
化するため、光源１２を消灯した状態でイメージセンサ
１７の全画素分の光電変換素子から出力を得る動作を４
回行い、４回分のデータを足算して平均化することによ
り、各画素毎に１０ビットとなる黒基準データを取得し
て黒補正用データ格納ＲＡＭ２３に記憶させればよい。
他の処理は、ライン黒補正方式の場合と同様である。

【００３０】

【発明の効果】請求項１記載の発明によれば、イメージ
センサ中に複数個の黒基準用光電変換素子を有し、これ
らの黒基準用光電変換素子から出力されてＡ／Ｄ変換器
によりＡ／Ｄ変換されたデータを演算してこのＡ／Ｄ変
換器の分解能より高次のビット数の黒基準データを得る
黒基準データ演算手段と、この黒基準データ演算手段に
より得られた黒基準データを記憶する黒基準データメモ
リと、イメージセンサから出力されてＡ／Ｄ変換器によ
りＡ／Ｄ変換された画像データを整数倍して黒基準デー
タのビット数に合わせる画像データ整数倍手段と、この
画像データ整数倍手段から出力される画像データから黒
基準データメモリに記憶された黒基準データを減算する
演算手段とを有して、黒補正された画像データを出力す
る黒補正回路を備え、請求項２記載の発明によれば、消
灯状態でイメージセンサ中の全画素分の光電変換素子か
ら出力されてＡ／Ｄ変換器によりＡ／Ｄ変換された複数
回分のデータを演算してこのＡ／Ｄ変換器の分解能より
高次のビット数の黒基準データを各画素毎に得る黒基準
データ演算手段と、この黒基準データ演算手段により得
られた各画素毎の黒基準データを記憶する黒基準データ
メモリと、イメージセンサから出力されてＡ／Ｄ変換器
によりＡ／Ｄ変換された画像データを整数倍して黒基準
データのビット数に合わせる画像データ整数倍手段と、
この画像データ整数倍手段から出力される画像データか
ら黒基準データメモリに記憶された対応する画素の黒基
準データを減算する演算手段とを有して、黒補正された
画像データを出力する黒補正回路を備えたので、コスト
をあまり上げることなく現状の階調数より高次のビット
数の黒補正された画像データを得て、高階調化を図るこ
とができる。

【００３１】請求項３記載の発明によれば、請求項１又
は２記載の画像読取装置に加えて、イメージセンサによ
り読取り可能なシェーディング補正用の基準白板を備
え、この基準白板を読み取ることによりイメージセンサ
中の全画素分の光電変換素子から出力されてＡ／Ｄ変換
器によりＡ／Ｄ変換された複数回分のデータを演算して
このＡ／Ｄ変換器の分解能より高次のビット数の白基準
データを各画素毎に得る白基準データ演算手段を有し
て、黒補正回路により黒補正された画像データを対応す
る画素の白基準データに基づきシェーディング補正した
画像データを出力するシェーディング補正回路を備えた
ので、黒補正用の黒基準データの場合と同様に、現状コ
ストにて高次のビット数の画像データと白基準データと
を得た上でシェーディング補正するので、シェーディン
グ補正の演算誤差を少なくすることができる。

【００３２】請求項４記載の発明によれば、請求項３記
載の画像読取装置において、シェーディング補正回路の
後段に、このシェーディング補正回路が出力する画像デ
ータを高次のビット数からＡ／Ｄ変換器の分解能と同じ
ビット数に変換するように設定された入出力データ変換
テーブルを有する変換処理部を備えたので、階調のとび
を抑えることができ、かつ、出力がＡ／Ｄ変換器の分解
能と同じビット数であるので、変換処理部以降の画像処
理は従来と変わることがなく、高階調化に関する開発に
人的・時間的無駄を省くことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示す画像処理部のブロ
ック図である。

【図２】画像読取装置の機構的な構成を示す概略正面図
である。

【図３】一部を機能的構成に置き換えて示すブロック図
である。

【図４】１０ビットの場合のシェーディング補正の演算
誤差を示す特性図である。

【図５】１０ビット入力‐８ビット出力の場合のスキャ
ナγを示す特性図である。

【図６】従来の８ビット入力‐８ビット出力の場合のス
キャナγを示す特性図である。

【図７】従来の画像処理部の構成を示すブロック図であ
る。

【図８】従来の８ビットの場合のシェーディング補正の
演算誤差を示す特性図である。

【符号の説明】

１７ イメージセンサ ２０ 基準白板 ２１ Ａ／Ｄ変換器 ２２ 黒補正回路 ２３ 黒基準データメモリ ２４ 画像データ整数倍回路 ２５ 演算手段 ２６ シェーディング補正回路 ３０ 変換処理部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 多数の光電変換素子を有するイメージセ
   ンサと、このイメージセンサから出力される信号をＡ／
   Ｄ変換するＡ／Ｄ変換器とを備えた画像読取装置におい
   て、 前記イメージセンサ中に複数個の黒基準用光電変換素子
   を有し、 これらの黒基準用光電変換素子から出力されて前記Ａ／
   Ｄ変換器によりＡ／Ｄ変換されたデータを演算してこの
   Ａ／Ｄ変換器の分解能より高次のビット数の黒基準デー
   タを得る黒基準データ演算手段と、この黒基準データ演
   算手段により得られた黒基準データを記憶する黒基準デ
   ータメモリと、前記イメージセンサから出力されて前記
   Ａ／Ｄ変換器によりＡ／Ｄ変換された画像データを整数
   倍して前記黒基準データのビット数に合わせる画像デー
   タ整数倍手段と、この画像データ整数倍手段から出力さ
   れる画像データから前記黒基準データメモリに記憶され
   た黒基準データを減算する演算手段とを有して、黒補正
   された画像データを出力する黒補正回路を備えたことを
   特徴とする画像読取装置。
2. 【請求項２】 多数の光電変換素子を有するイメージセ
   ンサと、このイメージセンサから出力される信号をＡ／
   Ｄ変換するＡ／Ｄ変換器とを備えた画像読取装置におい
   て、 消灯状態で前記イメージセンサ中の全画素分の光電変換
   素子から出力されて前記Ａ／Ｄ変換器によりＡ／Ｄ変換
   された複数回分のデータを演算してこのＡ／Ｄ変換器の
   分解能より高次のビット数の黒基準データを各画素毎に
   得る黒基準データ演算手段と、この黒基準データ演算手
   段により得られた各画素毎の黒基準データを記憶する黒
   基準データメモリと、前記イメージセンサから出力され
   て前記Ａ／Ｄ変換器によりＡ／Ｄ変換された画像データ
   を整数倍して前記黒基準データのビット数に合わせる画
   像データ整数倍手段と、この画像データ整数倍手段から
   出力される画像データから前記黒基準データメモリに記
   憶された対応する画素の黒基準データを減算する演算手
   段とを有して、黒補正された画像データを出力する黒補
   正回路を備えたことを特徴とする画像読取装置。
3. 【請求項３】 イメージセンサにより読取り可能なシェ
   ーディング補正用の基準白板を備え、 この基準白板を読み取ることにより前記イメージセンサ
   中の全画素分の光電変換素子から出力されてＡ／Ｄ変換
   器によりＡ／Ｄ変換された複数回分のデータを演算して
   前記Ａ／Ｄ変換器の分解能より高次のビット数の白基準
   データを各画素毎に得る白基準データ演算手段を有し
   て、黒補正回路により黒補正された画像データを対応す
   る画素の白基準データに基づきシェーディング補正した
   画像データを出力するシェーディング補正回路を備えた
   ことを特徴とする請求項１又は２記載の画像読取装置。
4. 【請求項４】 シェーディング補正回路の後段に、この
   シェーディング補正回路が出力する画像データを高次の
   ビット数からＡ／Ｄ変換器の分解能と同じビット数に変
   換するように設定された入出力データ変換テーブルを有
   する変換処理部を備えたことを特徴とする請求項３記載
   の画像読取装置。