JPH10124447A

JPH10124447A - データ転送制御方法及び装置

Info

Publication number: JPH10124447A
Application number: JP8275166A
Authority: JP
Inventors: Hiroyuki Fujiyama; 博之藤山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-10-18
Filing date: 1996-10-18
Publication date: 1998-05-15
Also published as: US6009493A

Abstract

(57)【要約】【課題】バースト転送によるデータ転送を制御するデー
タ転送制御装置に関し、アドレス計算用の加算器とし
て、従来のバースト転送制御装置が備えている加算器よ
りも高速の加算器を設けることなく、任意アドレスを先
頭アドレスとする任意バイト数のデータの転送を、バー
スト転送を連続して行うことにより達成できるようにす
る。【解決手段】アドレス計算部２２において、第２回目以
降のバースト転送の開始アドレスのうち、バースト転送
の単位となるメモリセル領域のアドレスである上位２７
ビットの部分を計算し、バースト転送数制御部２３にお
いて、第２回目以降のバースト転送の開始アドレスのう
ち、バースト転送の単位となるメモリセル領域内のアド
レスである下位５ビットの部分を計算する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理システ
ム等において行われるバースト転送によるデータ転送を
制御するデータ転送制御方法及び装置に関する。

【０００２】

【従来の技術】図７はバースト転送が行われる従来のデ
ータ処理システムの一例の一部分を示す回路図であり、
図７中、１はデータの処理を行う演算プロセッサ、２は
メモリ容量を４ギガ・バイトとするバースト転送モード
付きのＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）からなる外部メモリ、３は３２ビット構成の外
部アドレスバス、４は６４ビット構成の外部データバス
である。

【０００３】図８は演算プロセッサ１と外部メモリ２と
の間で行われるバースト転送動作の一例を示すタイミン
グチャートであり、図８（Ａ）は外部クロックＣＬＫ、
図８（Ｂ）は演算プロセッサ１から出力されるバス使用
要求信号、図８（Ｃ）は演算プロセッサ１に与えられる
バス使用許可信号、図８（Ｄ）は外部アドレスバス３の
状態、図８（Ｅ）は外部データバス４の状態を示してい
る。

【０００４】この例では、演算プロセッサ１からのバス
使用要求に対してバス使用許可が下りた後、第１回目の
バースト転送の開始アドレスとしてアドレスＡ１が外部
アドレスバス３に出力され、データＤ１〜Ｄ４がＤ１→
Ｄ２→Ｄ３→Ｄ４の順に外部データバス４に出力され、
データＤ１〜Ｄ４についてバースト転送（外部メモリ２
に対するストア転送又は演算プロセッサ１の内部メモリ
に対するロード転送）が行われている。

【０００５】続いて、第２回目のバースト転送の開始ア
ドレスとしてアドレスＡ２が外部アドレスバス３に出力
され、データＤ５〜Ｄ８がＤ５→Ｄ６→Ｄ７→Ｄ８の順
に外部データバス４に出力され、データＤ５〜Ｄ８につ
いてバースト転送が行われている。

【０００６】続いて、第３回目のバースト転送の開始ア
ドレスとしてアドレスＡ３が外部アドレスバス３に出力
され、データＤ９〜Ｄ１２がＤ９→Ｄ１０→Ｄ１１→Ｄ
１２の順に外部データバスに出力され、データＤ９〜Ｄ
１２についてバースト転送が行われている。

【０００７】このように、１回のバースト転送で行われ
るデータ転送の連続数、いわゆる、バースト長を、例え
ば、４とするバースト転送を行う場合には、データＤ１
〜Ｄ１２のそれぞれに対応して１クロックごとにアドレ
スを出力する場合に比較して、アドレスを計算する周期
が４分の１で済み、その分、高速データ処理システムの
回路設計が容易となる。

【０００８】

【発明が解決しようとする課題】従来のバースト転送
は、ワード長を数バイト、例えば、４バイト又は８バイ
トとしてワード単位でデータ転送を行うことを基準とし
ていることから、ワード内の任意のバイトを先頭アドレ
スとする任意バイト数のデータ転送を行うことは基準外
とされている。

【０００９】ここに、ワード内の任意のバイトを先頭ア
ドレスとする任意バイト数のデータ転送をバースト転送
を連続して行うことにより達成しようとする場合におい
て、第２回目以降のバースト転送の開始アドレスの計算
を、例えば、データ転送回数、即ち、転送ワード数をカ
ウントすることにより行う場合には、１クロックごとに
アドレスを計算することが必要となり、アドレス計算用
の高速加算器が必要となってしまうという問題点があ
る。

【００１０】本発明は、かかる点に鑑み、アドレス計算
用の加算器として、従来のバースト転送制御装置が備え
ている加算器よりも高速の加算器を設けることなく、任
意アドレスを先頭アドレスとする任意データ幅のデータ
の転送を、バースト転送を連続して行うことにより達成
することができるようにしたデータ転送制御方法及び装
置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明中、第１の発明
（請求項１記載のデータ転送制御方法）は、バースト転
送によるデータ転送を行うことができるメモリとの間
の、バースト転送の単位となるメモリセル領域のアドレ
スが連続する複数回のバースト転送によるデータ転送を
制御するデータ転送制御方法であって、第２回目以降の
バースト転送の開始アドレスの計算を、バースト転送の
単位となるメモリセル領域のアドレスの計算と、バース
ト転送の単位となるメモリセル領域内のアドレスの計算
とに分けて行うというものである。

【００１２】この第１の発明によれば、第２回目以降の
バースト転送の開始アドレスの計算を、バースト転送の
単位となるメモリセル領域のアドレスの計算と、バース
ト転送の単位となるメモリセル領域内のアドレスの計算
とに分けて行うとしているので、任意アドレスを先頭ア
ドレスとする任意データ幅のデータの転送をバースト転
送を連続して行う場合においても、１クロックごとにア
ドレスを計算する必要がない。

【００１３】したがって、アドレス計算用の加算器とし
て、従来のバースト転送制御装置が備えている加算器よ
りも高速の加算器を設けることなく、任意アドレスを先
頭アドレスとする任意データ幅のデータの転送をバース
ト転送を連続して行うことにより達成することができ
る。

【００１４】本発明中、第２の発明（請求項２記載のデ
ータ転送制御方法）は、第１の発明において、メモリ
は、メモリ容量をｍビットとするメモリセルを単位とし
てｎビットからなるアドレスを付してなり、バースト転
送の単位となるメモリセル領域のアドレスを上位ｎ−ｘ
ビットとし、ワード長を２^x-y×ｍビット、バースト長
を２^yとするバースト転送を行うことができるものであ
り（但し、ｍは正の整数、ｎ、ｘ、ｙはｎ＞ｘ＞ｙ≧１
を満足する整数である。）、バースト転送の単位となる
メモリセル領域のアドレスの計算は、バースト転送要求
があるごとに、第１回目のバースト転送の開始アドレス
の上位ｎ−ｘビットの値を順に１ずつインクリメントす
ることにより行われ、バースト転送単位メモリセル領域
内のアドレスの計算は、データ転送対象アドレス数の下
位ｘビットの値と、第１回目のバースト転送開始アドレ
スの下位ｘビットの値との加算により行われるというも
のである。

【００１５】本発明中、第３の発明（請求項３記載のデ
ータ転送制御方法）は、第２の発明において、データ転
送対象アドレス数と、第１回目のバースト転送の開始ア
ドレスとに基づいて第２回目以降のバースト転送数を算
出して第２回目以降のバースト転送数を制御するバース
ト転送数制御工程が実行されるというものである。

【００１６】本発明中、第４の発明（請求項４記載のデ
ータ転送制御方法）は、第３の発明において、バースト
転送数制御工程は、データ転送対象アドレス数の下位ｘ
ビットの値と第１回目のバースト転送の開始アドレスの
下位ｘビットの値とに基づいて、第２回目以降のバース
ト転送数を算出する工程と、バースト転送要求があるご
とに、算出された第２回目以降のバースト転送数を１ず
つディクリメントして、算出された第２回目以降のバー
スト転送数が０になった場合、バースト転送の終了を指
示する工程とを含むというものである。

【００１７】本発明中、第５の発明（請求項５記載のデ
ータ転送制御方法）は、第４の発明において、第２回目
以降のバースト転送数の算出は、データ転送対象アドレ
ス数から１を減じた値の下位ｘビットと、第１回目のバ
ースト転送開始アドレスの下位ｘビットの値との加算値
の上位ｘ＋１ビットの値と、データ転送対象アドレス数
から１を減じた値の上位ｎ−ｘビットの値とを加算する
ことにより行われるというものである。

【００１８】本発明中、第６の発明（請求項６記載のデ
ータ転送制御装置）は、バースト転送によるデータ転送
を行うことができるメモリとの間の、バースト転送の単
位となるメモリセル領域のアドレスが連続する複数回の
バースト転送によるデータ転送を制御するデータ転送制
御装置であって、第２回目以降のバースト転送の開始ア
ドレスのうち、バースト転送の単位となるメモリセル領
域のアドレスを計算する第１のアドレス計算部と、第２
回目以降のバースト転送の開始アドレスのうち、バース
ト転送の単位となるメモリセル領域内のアドレスを計算
する第２のアドレス計算部とを備えているというもので
ある。

【００１９】この第６の発明によれば、第２回目以降の
バースト転送の開始アドレスのうち、バースト転送の単
位となるメモリセル領域のアドレスを計算する第１のア
ドレス計算部と、第２回目以降のバースト転送の開始ア
ドレスのうち、バースト転送の単位となるメモリセル領
域内のアドレスを計算する第２のアドレス計算部とを備
えているので、任意アドレスを先頭アドレスとする任意
データ幅のデータの転送をバースト転送を連続して行う
場合においても、１クロックごとにアドレスを計算する
必要がない。

【００２０】したがって、アドレス計算用の加算器とし
て、従来のバースト転送制御装置が備えている加算器よ
りも高速の加算器を設けることなく、任意アドレスを先
頭アドレスとする任意データ幅のデータの転送をバース
ト転送を連続して行うことにより達成することができ
る。

【００２１】本発明中、第７の発明（請求項７記載のデ
ータ転送制御装置）は、第６の発明において、メモリ
は、メモリ容量をｍビットとするメモリセルを単位とし
てｎビットからなるアドレスを付してなり、バースト転
送の単位となるメモリセル領域のアドレスを上位ｎ−ｘ
ビットとし、ワード長を２^x-y×ｍビット、バースト長
を２^yとするバースト転送を行うことができるものであ
り（但し、ｍは正の整数、ｎ、ｘ、ｙはｎ＞ｘ＞ｙ≧１
を満足する整数である。）、第１のアドレス計算部は、
第１回目のバースト転送の開始アドレスの上位ｎ−ｘビ
ットの値を初期値として設定され、バースト転送要求が
あるごとに、初期値を順に１ずつインクリメントする加
算器を備えて構成され、第２のアドレス計算部は、第１
回目のバースト転送の開始アドレスの下位ｘビットの値
とデータ転送対象アドレス数の下位ｘビットの値とを加
算するように構成されているというものである。

【００２２】本発明中、第８の発明（請求項８記載のデ
ータ転送制御装置）は、第７の発明において、データ転
送対象アドレス数と、第１回目のバースト転送の開始ア
ドレスとに基づいて第２回目以降のバースト転送数を算
出して第２回目以降のバースト転送数を制御するバース
ト転送数制御部を備えているというものである。

【００２３】本発明中、第９の発明（請求項９記載のデ
ータ転送制御装置）は、第８の発明において、バースト
転送数制御部は、データ転送対象アドレス数から１を減
じた値の下位ｘビットの値と、第１回目のバースト転送
の開始アドレスの下位ｘビットの値とを加算する第１の
加算器と、この第１の加算器のキャリー値と、データ転
送対象アドレス数から１を減じた値の上位ｎ−ｘビット
の値とを加算する第２の加算器と、この第２の加算器の
出力値を初期値として設定され、バースト転送要求があ
るごとに、初期値を順に１ずつディクリメントする減算
器と、この減算器の出力値が０になったか否かを判定し
て、減算器の出力値が０となった場合には、バースト転
送終了指示信号を出力する判定回路とを備えて構成され
ているというものである。

【００２４】本発明中、第１０の発明（請求項１０記載
のデータ転送制御装置）は、第９の発明において、第２
のアドレス計算部は、第１の加算器の出力値に＋１を加
算する第３の加算器を備えて構成されているというもの
である。

【００２５】

【発明の実施の形態】図１は本発明のデータ転送制御装
置の実施の一形態であるＤＭＡコントローラを内蔵する
演算プロセッサを備えてなるデータ処理システムの一例
の一部分を示す回路図である。

【００２６】図１中、６はデータの処理を行う演算プロ
セッサ、７はメモリ容量を４ギガ・バイトとするバース
ト転送モード付きのＤＲＡＭからなる外部メモリ、８は
３２ビット構成の外部アドレスバス、９は６４ビット構
成の外部データバスである。

【００２７】ここに、外部メモリ７は、バイトを単位と
して３２ビットからなるアドレスを付し、かつ、ワード
長を８バイト、バースト長を４とするバースト転送を行
うことができるように構成されている。

【００２８】図２は外部メモリ７のメモリマップの一部
分を示す図であり、アドレスは１６進数で表示してい
る。

【００２９】図２中、１１はバースト転送の単位をなす
２進数表示で上位２７ビットのアドレスを０・・・０₂
番地（添字の２は、２進数表示であることを示してい
る。以下、同様である。）とするメモリ領域、即ち、０
₁₀〜３１₁₀番地（添字の１０は、１０進数表示であるこ
とを示している。以下、同様である。）＝０（＝ビット
３１）・・・０₂〜０（＝ビット３１）・・０１１１１
１₂番地＝００００００００₁₆〜００００００１Ｆ₁₆番
地（添字の１６は、１６進数表示であることを示してい
る。以下、同様である。）が配列されてなるメモリ領域
である。

【００３０】また、１２はバースト転送の単位をなす２
進数表示で上位２７ビットのアドレスを０・・・０１₂
番地とするメモリ領域、即ち、３２₁₀〜６３₁₀番地＝０
（＝ビット３１）・・・０１０００００₂〜０（＝ビッ
ト３１）・・・０１１１１１１₂番地＝００００００２
０₁₆〜００００００３Ｆ₁₆番地が配列されてなるメモリ
領域である。

【００３１】また、１３はバースト転送の単位をなす２
進数表示で上位２７ビットのアドレスを０・・・０１０
₂番地とするメモリ領域、即ち、６４₁₀〜９５₁₀番地＝
０（＝ビット３１）・・・０１００００００₂〜０（＝
ビット３１）・・・０１０１１１１１₂番地＝００００
００４０₁₆〜００００００５Ｆ₁₆番地が配列されてなる
メモリ領域である。

【００３２】また、１４はバースト転送の単位をなす２
進数表示で上位２７ビットのアドレスを０・・・０１０
₂番地とするメモリ領域、即ち、９６₁₀〜１２７₁₀番地
＝０（＝ビット３１）・・・０１１０００００₂〜０
（＝ビット３１）・・・０１１１１１１１₂番地＝００
００００６０₁₆〜００００００７Ｆ₁₆番地が配列されて
なるメモリ領域である。

【００３３】また、Ｄ１は０₁₀〜７₁₀番地＝０（＝ビッ
ト３１）・・・０₂〜０（＝ビット３１）・・・０１１
１₂番地＝００００００００₁₆〜０００００００７₁₆番
地からなるワードのデータである。

【００３４】また、Ｄ２は８₁₀〜１５₁₀番地＝０（＝ビ
ット３１）・・・０１０００₂〜０（＝ビット３１）・
・・０１１１１₂番地＝０００００００８₁₆〜００００
０００Ｆ₁₆番地からなるワードのデータである。

【００３５】また、Ｄ３は１６₁₀〜２３₁₀番地＝０（＝
ビット３１）・・・０１００００₂〜０（＝ビット３
１）・・・０１０１１１₂番地＝００００００１０₁₆〜
００００００１７₁₆番地からなるワードのデータであ
る。

【００３６】また、Ｄ４は２４₁₀〜３１₁₀番地＝０（＝
ビット３１）・・・０１１０００₂〜０（＝ビット３
１）・・・０１１１１１₂番地＝００００００１８₁₆〜
００００００１Ｆ₁₆番地からなるワードのデータであ
る。

【００３７】また、Ｄ５は３２₁₀〜３９₁₀番地＝０（＝
ビット３１）・・・０１０００００ ₂〜０（＝ビット３
１）・・・０１００１１１₂番地＝００００００２０₁₆
〜００００００２７₁₆番地からなるワードのデータであ
る。

【００３８】また、Ｄ６は４０₁₀〜４７₁₀番地＝０（＝
ビット３１）・・・０１０１０００ ₂〜０（＝ビット３
１）・・・０１０１１１１₂番地＝００００００２８₁₆
〜００００００２Ｆ₁₆番地からなるワードのデータであ
る。

【００３９】また、Ｄ７は４８₁₀〜５５₁₀番地＝０（＝
ビット３１）・・・０１１００００ ₂〜０（＝ビット３
１）・・・０１１０１１１₂番地＝００００００３０₁₆
〜００００００３７₁₆番地からなるワードのデータであ
る。

【００４０】また、Ｄ８は５６₁₀〜６３₁₀番地＝０（＝
ビット３１）・・・０１１１０００ ₂〜０（＝ビット３
１）・・・０１１１１１１₂番地＝００００００３８〜
００００００３Ｆ₁₆番地からなるワードのデータであ
る。

【００４１】また、Ｄ９は６４₁₀〜７１₁₀番地＝０（＝
ビット３１）・・・０１００００００₂〜０（＝ビット
３１）・・・０１０００１１１₂番地＝００００００４
０₁₆〜００００００４７₁₆番地からなるワードのデータ
である。

【００４２】また、Ｄ１０は７２₁₀〜７９₁₀番地＝０
（＝ビット３１）・・・０１００１０００₂〜０（＝ビ
ット３１）・・・０１００１１１１₂番地＝０００００
０４８₁₆〜００００００４Ｆ₁₆番地からなるワードのデ
ータである。

【００４３】また、Ｄ１１は８０₁₀〜８７₁₀番地＝０
（＝ビット３１）・・・０１０１００００₂〜０（＝ビ
ット３１）・・・０１０１０１１１₂番地＝０００００
０５０₁₆〜００００００５７₁₆番地からなるワードのデ
ータである。

【００４４】また、Ｄ１２は８８₁₀〜９５₁₀番地＝０
（＝ビット３１）・・・０１０１１０００₂〜０（＝ビ
ット３１）・・・０１０１１１１１₂番地＝０００００
０５８〜００００００５Ｆ₁₆番地からなるワードのデー
タである。

【００４５】また、Ｄ１３は９６₁₀〜１０３₁₀番地＝０
（＝ビット３１）・・・０１１０００００₂〜０（＝ビ
ット３１）・・・０１１００１１１₂番地＝０００００
０６０ ₁₆〜００００００６７₁₆番地からなるワードのデ
ータである。

【００４６】また、Ｄ１４は１０４₁₀〜１１１₁₀番地＝
０（＝ビット３１）・・・０１１０１０００₂〜０（＝
ビット３１）・・・０１１０１１１１₂番地＝００００
００６８₁₆〜００００００６Ｆ₁₆番地からなるワードの
データである。

【００４７】また、Ｄ１５は１１２₁₀〜１１９₁₀番地＝
０（＝ビット３１）・・・０１１１００００₂〜０（＝
ビット３１）・・・０１１１０１１１₂番地＝００００
００７０₁₆〜００００００７７₁₆番地からなるワードの
データである。

【００４８】また、Ｄ１６は１２０₁₀〜１２７₁₀番地＝
０（＝ビット３１）・・・０１１１１０００₂〜０（＝
ビット３１）・・・０１１１１１１１₂番地＝００００
００７８〜００００００７Ｆ₁₆番地からなるワードのデ
ータを示している。

【００４９】また、演算プロセッサ６において、１８は
演算回路及び演算制御回路からなる演算コア部、１９は
内部メモリ、２０は本発明のデータ転送制御装置の実施
の一形態であるＤＭＡコントローラである。

【００５０】ＤＭＡコントローラ２０は、本発明のデー
タ転送制御方法の実施の一形態を実施するものであり、
外部メモリ７から内部メモリ１９へのデータ転送（ロー
ド転送）及び内部メモリ１９から外部メモリ７へのデー
タ転送（ストア転送）を制御するものである。

【００５１】この例の場合、ＤＭＡコントローラ２０
は、データ・アライン部２１と、アドレス計算部２２
と、バースト転送数制御部２３と、レジスタ部２４と、
バス制御部２５とを設けて構成されている。

【００５２】ここに、データアライン部２１は、外部デ
ータバス９と内部データバス２６との間でのデータ転送
に対して、データのバイト位置によるアライン制御（バ
イト単位のデータの並べ替え）を行うものである。

【００５３】また、アドレス計算部２２は、第１のアド
レス計算部をなすものであり、バースト転送の開始アド
レスの上位２７ビットを外部アドレスバス８の上位２７
ビットの部分に出力するものである。

【００５４】また、バースト転送数制御部２３は、連続
して行うべきバースト転送数を算出して連続して行うべ
きバースト転送数の制御を行うと共に、バースト転送の
開始アドレスの下位５ビットを外部アドレスバス８の下
位５ビットの部分に出力するものである。

【００５５】また、レジスタ部２４は、転送モード（ロ
ード転送／ストア転送）の指定、起動の指定、バースト
転送の開始アドレスの指定、転送バイト数などの指定を
行うものである。

【００５６】また、バス制御部２５は、レジスタ部２４
に設定される内容に従い、バスのタイミング信号の制
御、各モジュールの制御などを行うものである。

【００５７】図３はアドレス計算部２２の構成を示す回
路図である。図３中、２８は第１回目のバースト転送の
開始アドレスの上位２７ビット又は＋１を選択して出力
するセレクタ、ＳＬ１はセレクタ２８の選択動作を制御
する選択制御信号である。

【００５８】ここに、セレクタ２８は、選択制御信号Ｓ
Ｌ１＝「１」の場合には、バースト転送の開始アドレス
の上位２７ビットを選択し、選択制御信号ＳＬ１＝
「０」の場合には、＋１を選択するように構成されてい
る。

【００５９】また、２９は第１回目のバースト転送の開
始アドレスの上位２７ビットを初期値として設定し、バ
ースト転送要求信号ＢＴに応じて、初期値を４クロック
ごとに１ずつインクリメントするための加算器、３０は
出力イネーブル信号ＥＮ１によりオン、オフが制御され
るスリーステートバッファ群である。

【００６０】また、図４はバースト転送数制御部２３の
構成を示す回路図である。図４中、３２は転送バイト数
から１を減じた値の下位５ビットと第１回目のバースト
転送の開始アドレスの下位５ビットとを加算する加算器
である。

【００６１】また、３３は転送バイト数から１を減じた
値の上位２７ビットと加算器３２のキャリーＣとを加算
する加算器、３４は加算器３３の出力と−１とを選択し
て出力するセレクタ、ＳＬ２はセレクタ３４の選択動作
を制御する選択制御信号である。

【００６２】ここに、セレクタ３４は、選択制御信号Ｓ
Ｌ２＝「１」の場合には加算器３３の出力を選択し、選
択制御信号ＳＬ２＝「０」の場合には−１を選択するよ
うに構成されている。

【００６３】また、３５は加算器３３の出力値を初期値
として設定し、バースト転送要求信号ＢＴに応じて、バ
ースト転送が行われるごとに初期値を１ずつディクリメ
ントする減算器である。

【００６４】また、３６は減算器３５の出力値が０とな
ったか否かを判定して、減算器３５の出力値が０となっ
た場合には、バースト転送終了指示信号をバス制御部２
５に出力する０判定回路である。

【００６５】また、３７は加算器３２とともに第２のア
ドレス計算部を構成するものであり、加算器３２の出力
値に＋１を加算する加算器である。

【００６６】また、３８はバースト転送の開始アドレス
の下位５ビットと加算器３７の出力とを選択して出力す
るセレクタ、ＳＬ３はセレクタ３８の選択動作を制御す
る選択制御信号である。

【００６７】ここに、セレクタ３８は、選択制御信号Ｓ
Ｌ３＝「１」の場合には、第１回目のバースト転送の開
始アドレスの下位５ビットを選択し、選択制御信号ＳＬ
３＝「０」の場合には、加算器３７の出力を選択するよ
うに構成されている。

【００６８】また、３９は出力イネーブル信号ＥＮ２に
よりオン、オフが制御されるスリーステートバッファ群
である。

【００６９】図５は本発明のデータ転送制御装置の実施
の一形態であるＤＭＡコントローラ２０の動作の一例を
説明するための図であり、第１回目のバースト転送の開
始アドレスを０₁₀番地＝０（＝ビット３１）・・・０₂
番地＝００００００００₁₆番地、転送バイト数を９６₁₀
＝０（＝ビット３１）・・・０１１０００００₂とする
バースト転送が行われる場合に、外部アドレスバス８に
出力される開始アドレス、外部データバス９に出力され
るデータの種類、行われるバースト転送を示している。

【００７０】この例の場合には、アドレス計算部２２に
は、レジスタ部２４から第１回目のバースト転送の開始
アドレスの上位２７ビットである０・・・０₂（＝００
００００₁₆）が供給される。

【００７１】そして、この場合には、セレクタ２８は、
選択制御信号ＳＬ１＝「１」とされ、第１回目のバース
ト転送の開始アドレスの上位２７ビットである０・・・
０₂を選択し、加算器２９には初期値として、この２７
ビットの０・・・０₂が設定されると共に、この２７ビ
ットの０・・・０₂がスリーステートバッファ群３０を
介して外部アドレスバス８の上位２７ビットの部分に出
力される。

【００７２】また、バースト転送数制御部２３には、第
１回目のバースト転送の開始アドレスの下位５ビットで
ある０００００₂と、転送バイト数０・・・０１１００
０００₂（＝９６₁₀）から１₁₀を減じた０・・・０１０
１１１１１₂（＝９５₁₀）が供給される。

【００７３】この場合には、セレクタ３８は、選択制御
信号ＳＬ３＝「１」とされ、第１回目のバースト転送の
開始アドレスの下位５ビットである０００００₂を選択
し、これがスリーステートバッファ群３９を介して外部
アドレスバス８の上位５ビットの部分に出力される。

【００７４】このようにして、外部アドレスバス８に対
してバースト転送の開始アドレスとして０（＝ビット３
１）・・・０＝００００００００₁₆が出力されると、ア
ドレス００００００００₁₆〜アドレス００００００１Ｆ
₁₆を対象として、図５に示すように、データＤ１〜Ｄ４
について、Ｄ１→Ｄ２→Ｄ３→Ｄ４なる順にデータ転送
が行われる。

【００７５】他方、バースト転送数制御部２３の加算器
３２においては、１１１１１₂（転送バイト数から１を
減じた値の下位５ビット）＋０００００₂（バースト転
送の開始アドレスの下位５ビット）＝１１１１１₂なる
演算が行われ、この結果、加算器３７では、１１１１１
₂＋００００１₂＝１０００００₂なる演算が行われ、１
０００００₂の下位５ビットの０００００₂がセレクタ３
８に供給される。

【００７６】また、加算器３３においては、０(＝ビッ
ト２６)・・・０１０₂（転送バイト数から１を減じた値
の上位２７ビット部分）＋００・・・０００₂（加算器
３２のキャリーＣの値）＝００・・・０１０₂なる演算
が行われ、これがセレクタ３４を介して減算器３５に供
給され、初期値として設定される。

【００７７】この結果、この時点では、減算器３５の出
力値は２₁₀となり、０判定回路３６はバースト転送終了
指示信号を出力することはないので、バス制御部２５
は、バースト転送を終了させることなく、第２回目のバ
ースト転送要求をアドレス計算部２２及びバースト転送
数制御部２３に対して行うことになる。

【００７８】この結果、また、アドレス計算部２２の加
算器２９においては、０（＝ビット２６）・・・０
₂（初期値）＋０・・・０１₂（セレクタ２８を介して供
給される＋１₁₀）＝０・・・０１₂なる演算が行われ、
この２７ビットの０・・・０１₂が外部アドレスバス８
の上位２７ビットの部分に出力される。

【００７９】また、バースト転送数制御部２３の加算器
３７においては、１１１１１₂（加算器３２の出力値）
＋００００１₂＝１０００００₂なる演算が行われ、１０
００００₂の下位５ビットの０００００₂がセレクタ３８
及びスリーステートバッファ群３９を介して外部アドレ
スバス８の下位５ビット部分に出力される。

【００８０】このようにして、外部アドレスバス８に対
してバースト転送の開始アドレスとして０（＝ビット３
１）０・・・０１１０００００₂＝００００００２０₁₆
が出力されると、アドレス００００００２０₁₆〜アドレ
ス００００００３Ｆ₁₆を対象として、図５に示すよう
に、データＤ５〜Ｄ８について、データＤ５→Ｄ６→Ｄ
７→Ｄ８なる順にデータ転送が行われる。

【００８１】他方、バースト転送数制御部２３の減算器
３５では、０・・・０１０₂（減算器３５の前回の出力
値）−０・・・０１₂＝０・・・０１₂なる演算が行われ
る。

【００８２】この結果、この時点では、減算器３５の出
力値は１₁₀となり、０判定回路３６はバースト転送終了
指示信号を出力することはないので、バス制御部２５
は、バースト転送を終了させることなく、第３回目のバ
ースト転送要求をアドレス計算部２２及びバースト転送
数制御部２３に対して行うことになる。

【００８３】この結果、また、アドレス計算部２２の加
算器２９においては、０（＝ビット２６）・・・０１₂
（加算器２９の前回の出力値）＋０・・・０１₂（セレ
クタ２８を介して供給される＋１₁₀）＝０・・・０１０
₂なる演算が行われ、この２７ビットの０・・・０１０₂
が外部アドレスバス８の上位２７ビット部分に出力され
る。

【００８４】また、バースト転送数制御部２３の加算器
３７の出力値である１０００００₂の下位５ビットの０
００００₂がセレクタ３８及びスリーステートバッファ
群３９を介して外部アドレスバス８の下位５ビット部分
に出力される。

【００８５】このようにして、外部アドレスバス８に対
してバースト転送の開始アドレスとして０（＝ビット３
１）・・・１０１０００００₂＝００００００２０₁₆が
出力されると、アドレス００００００４０₁₆〜アドレス
００００００５Ｆ₁₆を対象として、データＤ９〜Ｄ１２
について、図５に示すように、データＤ９→Ｄ１０→Ｄ
１１→Ｄ１２なる順にデータ転送が行われる。

【００８６】他方、バースト転送数制御部２３の減算器
３５では、０・・・０１₂（減算器３５の前回の出力
値）−０・・・０１₂＝０・・・００₂なる演算が行われ
る。

【００８７】この結果、この時点で、減算器３５の出力
値は０₁₀となり、０判定回路３６はバースト転送終了指
示信号を出力することになり、バス制御部２５は、バー
スト転送の終了動作を開始し、第４回目のバースト転送
が行われないように動作することになる。

【００８８】図６は本発明のデータ転送制御装置の実施
の一形態であるＤＭＡコントローラ２０の動作の他の例
を説明するための図であり、第１回目のバースト転送の
開始アドレスを３₁₀番地＝０（＝ビット３１）・・１１
₂番地＝０００００００３₁₆番地、転送バイト数を９６
₁₀＝０（＝ビット３１）・・・０１１０００００₂とす
るバースト転送が行われる場合に、外部アドレスバス８
に出力される開始アドレス、外部データバス９に出力さ
れるデータの種類、行われるバースト転送を示してい
る。

【００８９】この例の場合には、アドレス計算部２２に
は、レジスタ部２４から第１回目のバースト転送の開始
アドレスの上位２７ビットである０・・・０₂（＝００
００００₁₆）が供給される。

【００９０】そして、この場合には、セレクタ２８は、
選択制御信号ＳＬ１＝「１」とされ、第１回目のバース
ト転送の開始アドレスの上位２７ビットの０・・・０₂
を選択し、加算器２９には初期値として０（＝ビット２
６）・・・０₂が設定されると共に、この２７ビットの
０・・・０₂がスリーステートバッファ群３０を介して
外部アドレスバス８の上位２７ビット部分に出力され
る。

【００９１】また、バースト転送数制御部２３には、第
１回目のバースト転送の開始アドレスの下位５ビットの
０００１１₂（＝０３₁₆）と、転送バイト数０・・・０
１１０００００₂（＝９６₁₀）から１₁₀を減じた０・・
・０１０１１１１１₂（＝９５ ₁₀）が供給される。

【００９２】この場合、セレクタ３８は、選択制御信号
ＳＬ３＝「１」とされ、第１回目のバースト転送の開始
アドレスの下位５ビットの０００１１₂が選択され、こ
れがスリーステートバッファ群３９を介して外部アドレ
スバス８の上位５ビット部分に出力される。

【００９３】このようにして、外部アドレスバス８に対
してバースト転送の開始アドレスとして０（＝ビット３
１）・・・０１１₂＝０００００００３₁₆が出力される
と、アドレス００００００００₁₆〜アドレス０００００
０１Ｆ₁₆を対象として、図６に示すように、データＤ１
〜Ｄ４について、データＤ１→Ｄ２→Ｄ３→Ｄ４なる順
にデータ転送が行われる。

【００９４】他方、バースト転送数制御部２３の加算器
３２では、１１１１１₂（転送バイト数から１を減じた
値の下位５ビット）＋０００１１₂（バースト転送の開
始アドレスの下位５ビット）＝１０００１０₂なる演算
が行われ、１０００１０₂の上位６ビットの１₂がキャリ
ーＣとして出力され、下位５ビットの０００１０₂が加
算器３７に供給される。

【００９５】この結果、加算器３７においては、０００
１０₂＋００００１₂＝０００１１₂なる演算が行われ、
この０００１１₂がセレクタ３８に供給される。

【００９６】また、加算器３３では、０（＝ビット２
６）・・・１０₂（転送バイト数から１を減じた値の上
位２７ビット部分）＋０・・・０１₂（加算器３２のキ
ャリーＣの値）＝０・・・０１１₂なる演算が行われ、
これがセレクタ３４を介して減算器３５に供給され、初
期値として設定される。

【００９７】この結果、この時点では、減算器３５の出
力値は３₁₀となり、０判定回路３６はバースト転送終了
指示信号を出力することはないので、バス制御部２５
は、バースト転送を終了させることなく、第２回目のバ
ースト転送要求をアドレス計算部２２及びバースト転送
数制御部２３に対して行うことになる。

【００９８】この結果、また、アドレス計算部２２の加
算器２９においては、０（＝ビット２６）・・・００₂
（加算器２９の初期値）＋０・・・０１₂（セレクタ２
８を介して供給される＋１₁₀）＝０・・・０１₂なる演
算が行われ、この２７ビットの０・・・０１０₂が外部
アドレスバス８の上位２７ビットの部分に出力される。

【００９９】また、バースト転送数制御部２３では、加
算器３７の出力値０００１１₂がセレクタ３８及びスリ
ーステートバッファ群３９を介して外部アドレスバス８
の下位５ビット部分に出力される。

【０１００】このようにして、外部アドレスバス８に対
してバースト転送の開始アドレスとして０（＝ビット３
１）・・・０１０００１１₂＝００００００２３₁₆が出
力されると、アドレス００００００２０₁₆〜アドレス０
０００００３Ｆ₁₆を対象として、図６に示すように、デ
ータＤ５〜Ｄ８について、データＤ５→Ｄ６→Ｄ７→Ｄ
８なる順にデータ転送が行われる。

【０１０１】他方、バースト転送数制御部２３の減算器
３５においては、０・・・０１１₂（減算器３５の前回
の出力値）−０・・・００１₂＝０・・・０１０₂なる演
算が行われる。

【０１０２】この結果、この時点では、減算器３５の出
力値は２₁₀となり、０判定回路３６はバースト転送終了
指示信号を出力することはないので、バス制御部２５
は、バースト転送を終了させることなく、第３回目のバ
ースト転送要求をアドレス計算部２２及びバースト転送
数制御部２３に対して行うことになる。

【０１０３】この結果、また、アドレス計算部２２の加
算器２９では、０（＝ビット２６）・・・０１₂（加算
器２９の前回の出力値）＋０・・・０１₂（セレクタ２
８を介して供給される＋１₁₀）＝０・・・０１０₂なる
演算が行われ、この２７ビットの０・・・０１０₂が外
部アドレスバス８の上位２７ビット部分に出力される。

【０１０４】また、バースト転送数制御部２３の加算器
３７の出力値である０００１１₂がセレクタ３８及びス
リーステートバッファ群３９を介して外部アドレスバス
８の下位５ビット部分に出力される。

【０１０５】このようにして、外部アドレスバス８に対
してバースト転送の開始アドレスとして０（＝ビット３
１）・・・０１００００１１₂＝００００００４３₁₆が
出力されると、アドレス００００００４０₁₆〜アドレス
００００００５Ｆ₁₆を対象として、図６に示すように、
データＤ９〜Ｄ１２について、データＤ９→Ｄ１０→Ｄ
１１→Ｄ１２なる順にデータ転送が行われる。

【０１０６】他方、バースト転送数制御部２３の減算器
３５では、０・・・０１０₂（減算器３５の前回の出力
値）−０・・・００１₂＝００・・・００１₂なる演算が
行われる。

【０１０７】この結果、この時点では、減算器３５の出
力値は１₁₀となり、０判定回路３６は、バースト転送終
了指示信号を出力することはないので、バス制御部２５
は、バースト転送を終了させることなく、第４回目のバ
ースト転送要求をアドレス計算部２２及びバースト転送
数制御部２３に対して行うことになる。

【０１０８】この結果、また、アドレス計算部２２の加
算器２９では、０（＝ビット２６）・・・０１０₂（加
算器２９の前回の出力値）＋０・・・００１₂（セレク
タ２８を介して供給される＋１₁₀）＝００・・・０１１
₂なる演算が行われ、この２７ビットの０・・・０１１₂
が外部アドレスバス８の上位２７ビット部分に出力され
る。

【０１０９】また、バースト転送数制御部２３の加算器
３７の出力値である０００１１₂がセレクタ３８及びス
リーステートバッファ群３９を介して外部アドレスバス
８の下位５ビット部分に出力される。

【０１１０】このようにして、外部アドレスバス８に対
してバースト転送の開始アドレスとして０（＝ビット３
１）・・・０１１０００１１₂＝００００００６３₁₆が
出力されると、アドレス００００００６０₁₆〜アドレス
００００００７Ｆ₁₆を対象として、図６に示すように、
データＤ１３〜Ｄ１６について、データＤ１３→Ｄ１４
→Ｄ１５→Ｄ１６なる順にデータ転送が行われる。

【０１１１】他方、バースト転送数制御部２３の減算器
３５では、０・・・０１₂（減算器３５の前回の出力
値）−０・・・０１₂＝０・・・００₂なる演算が行われ
る。

【０１１２】この結果、この時点で、減算器３５の出力
値は０₁₀となり、０判定回路３６はバースト転送終了指
示信号を出力することになり、バス制御部２５は、バー
スト転送の終了動作を開始し、第４回目のバースト転送
が行われないように動作することになる。

【０１１３】このように、本発明のデータ転送制御装置
の実施の一形態のＤＭＡコントローラ２０によれば、ア
ドレス計算部２２において、第２回目以降のバースト転
送の開始アドレスのうち、バースト転送の単位となるメ
モリセル領域のアドレスである上位２７ビットの部分を
計算するようにすると共に、バースト転送数制御部２３
において、第２回目以降のバースト転送の開始アドレス
のうち、バースト転送の単位となるメモリセル領域内の
アドレスである下位５ビットの部分を計算するようにし
ている。

【０１１４】したがって、任意アドレスを先頭アドレス
とする任意バイト数のデータの転送をバースト転送を連
続して行う場合においても、１クロックごとにアドレス
を計算する必要がないので、アドレス計算用の加算器と
して、従来のバースト転送制御装置が備えている加算器
よりも高速の加算器を設けることなく、任意アドレスを
先頭アドレスとする任意バイト数のデータの転送を、バ
ースト転送を連続して行うことにより達成することがで
きる。

【０１１５】

【発明の効果】本発明中、第１、第２、第３、第４又は
５の発明（請求項１、２、３、４又は５記載のデータ転
送制御方法）によれば、第２回目以降のバースト転送の
開始アドレスの計算を、バースト転送の単位となるメモ
リセル領域のアドレスの計算と、バースト転送の単位と
なるメモリセル領域内のアドレスの計算とに分けて行う
としたことにより、任意アドレスを先頭アドレスとする
任意データ幅のデータの転送をバースト転送を連続して
行う場合においても、１クロックごとにアドレスを計算
する必要がないので、アドレス計算用の加算器として、
従来のバースト転送制御装置が備えている加算器よりも
高速の加算器を設けなくとも、任意アドレスを先頭アド
レスとする任意データ幅のデータの転送を、バースト転
送を連続して行うことにより達成することができる。

【０１１６】本発明中、第６、第７、第８、第９又は第
１０の発明（請求項６、７、８、９又は１０記載のデー
タ転送制御装置）によれば、第２回目以降のバースト転
送の開始アドレスのうち、バースト転送の単位となるメ
モリセル領域のアドレスを計算する第１のアドレス計算
部と、第２回目以降のバースト転送の開始アドレスのう
ち、バースト転送の単位となるメモリセル領域内のアド
レスを計算する第２のアドレス計算部とを備えるとした
ことにより、任意アドレスを先頭アドレスとする任意デ
ータ幅のデータの転送をバースト転送を連続して行う場
合においても、１クロックごとにアドレスを計算する必
要がないので、アドレス計算用の加算器として、従来の
バースト転送制御装置が備えている加算器よりも高速の
加算器を設けることなく、任意アドレスを先頭アドレス
とする任意データ幅のデータの転送を、バースト転送を
連続して行うことにより達成することができる。

【図面の簡単な説明】

【図１】本発明のデータ転送制御装置の実施の一形態で
あるＤＭＡコントローラを内蔵する演算プロセッサを備
えてなるデータ処理システムの一例の一部分を示す回路
図である。

【図２】図１に示すデータ処理システムが備える外部メ
モリのメモリマップの一部分を示す図である。

【図３】本発明のデータ転送制御装置の実施の一形態で
あるＤＭＡコントローラが備えるアドレス計算部の構成
を示す回路図である。

【図４】本発明のデータ転送制御装置の実施の一形態で
あるＤＭＡコントローラが備えるバースト転送数制御部
の構成を示す回路図である。

【図５】本発明のデータ転送制御装置の実施の一形態で
あるＤＭＡコントローラの動作の一例を説明するための
図である。

【図６】本発明のデータ転送制御装置の実施の一形態で
あるＤＭＡコントローラの動作の他の例を説明するため
の図である。

【図７】バースト転送が行われる従来のデータ処理シス
テムの一例の一部分を示す回路図である。

【図８】図７に示すデータ処理システムの演算プロセッ
サと外部メモリとの間で行われるバースト転送動作の一
例を示すタイミングチャートである。

【符号の説明】

２６内部データバス

Claims

【特許請求の範囲】

【請求項１】バースト転送によるデータ転送を行うこと
ができるメモリとの間の、バースト転送の単位となるメ
モリセル領域のアドレスが連続する複数回のバースト転
送によるデータ転送を制御するデータ転送制御方法であ
って、第２回目以降のバースト転送の開始アドレスの計算を、
バースト転送の単位となるメモリセル領域のアドレスの
計算と、バースト転送の単位となるメモリセル領域内の
アドレスの計算とに分けて行うことを特徴とするデータ
転送制御方法。
【請求項２】前記メモリは、メモリ容量をｍビットとす
るメモリセルを単位としてｎビットからなるアドレスを
付してなり、バースト転送の単位となるメモリセル領域
のアドレスを上位ｎ−ｘビットとし、ワード長を２^x-y
×ｍビット、バースト長を２^yとするバースト転送を行
うことができるものであり（但し、ｍは正の整数、ｎ、
ｘ、ｙはｎ＞ｘ＞ｙ≧１を満足する整数である。）、前記バースト転送の単位となるメモリセル領域のアドレ
スの計算は、バースト転送要求があるごとに、第１回目
のバースト転送の開始アドレスの上位ｎ−ｘビットの値
を順に１ずつインクリメントすることにより行われ、前記バースト転送単位メモリセル領域内のアドレスの計
算は、データ転送対象アドレス数の下位ｘビットの値
と、前記第１回目のバースト転送開始アドレスの下位ｘ
ビットの値との加算により行われることを特徴とする請
求項１記載のデータ転送制御方法。
【請求項３】データ転送対象アドレス数と、第１回目の
バースト転送の開始アドレスとに基づいて第２回目以降
のバースト転送数を算出して第２回目以降のバースト転
送数を制御するバースト転送数制御工程が実行されるこ
とを特徴とする請求項２記載のデータ転送制御方法。
【請求項４】前記バースト転送数制御工程は、データ転
送対象アドレス数の下位ｘビットの値と前記第１回目の
バースト転送の開始アドレスの下位ｘビットの値とに基
づいて、第２回目以降のバースト転送数を算出する工程
と、バースト転送要求があるごとに、前記算出された第
２回目以降のバースト転送数を１ずつディクリメントし
て前記算出された第２回目以降のバースト転送数が０に
なった場合、バースト転送の終了を指示する工程とを含
むことを特徴とする請求項３記載のデータ転送制御方
法。
【請求項５】前記第２回目以降のバースト転送数の算出
は、前記データ転送対象アドレス数から１を減じた値の
下位ｘビットと、前記第１回目のバースト転送開始アド
レスの下位ｘビットの値との加算値の上位ｘ＋１ビット
の値と、前記データ転送対象アドレス数から１を減じた
値の上位ｎ−ｘビットの値とを加算することにより行わ
れることを特徴とする請求項４記載のデータ転送制御方
法。
【請求項６】バースト転送によるデータ転送を行うこと
ができるメモリとの間の、バースト転送の単位となるメ
モリセル領域のアドレスが連続する複数回のバースト転
送によるデータ転送を制御するデータ転送制御装置であ
って、第２回目以降のバースト転送の開始アドレスのうち、バ
ースト転送の単位となるメモリセル領域のアドレスを計
算する第１のアドレス計算部と、前記第２回目以降のバ
ースト転送の開始アドレスのうち、バースト転送の単位
となるメモリセル領域内のアドレスを計算する第２のア
ドレス計算部とを備えていることを特徴とするデータ転
送制御装置。
【請求項７】前記メモリは、メモリ容量をｍビットとす
るメモリセルを単位としてｎビットからなるアドレスを
付してなり、バースト転送の単位となるメモリセル領域
のアドレスを上位ｎ−ｘビットとし、ワード長を２^x-y
×ｍビット、バースト長を２^yとするバースト転送を行
うことができるものであり（但し、ｍは正の整数、ｎ、
ｘ、ｙはｎ＞ｘ＞ｙ≧１を満足する整数である。）、前記第１のアドレス計算部は、第１回目のバースト転送
の開始アドレスの上位ｎ−ｘビットの値を初期値として
設定され、バースト転送要求があるごとに、前記初期値
を順に１ずつインクリメントする加算器を備えて構成さ
れ、前記第２のアドレス計算部は、前記第１回目のバースト
転送の開始アドレスの下位ｘビットの値とデータ転送対
象アドレス数の下位ｘビットの値とを加算するように構
成されていることを特徴とする請求項６記載のデータ転
送制御装置。
【請求項８】データ転送対象アドレス数と、第１回目の
バースト転送の開始アドレスとに基づいて第２回目以降
のバースト転送数を算出して第２回目以降のバースト転
送数を制御するバースト転送数制御部を備えていること
を特徴とする請求項７記載のデータ転送制御装置。
【請求項９】前記バースト転送数制御部は、前記データ
転送対象アドレス数から１を減じた値の下位ｘビットの
値と、前記第１回目のバースト転送の開始アドレスの下
位ｘビットの値とを加算する第１の加算器と、この第１
の加算器のキャリー値と、前記データ転送対象アドレス
数から１を減じた値の上位ｎ−ｘビットの値とを加算す
る第２の加算器と、この第２の加算器の出力値を初期値
として設定され、バースト転送要求があるごとに、前記
初期値を順に１ずつディクリメントする減算器と、この
減算器の出力値が０になったか否かを判定して、前記減
算器の出力値が０となった場合には、バースト転送終了
指示信号を出力する判定回路とを備えて構成されている
ことを特徴とする請求項８記載のデータ転送制御装置。
【請求項１０】前記第２のアドレス計算部は、前記第１
の加算器の出力値に＋１を加算する第３の加算器を備え
て構成されていることを特徴とする請求項９記載のデー
タ転送制御装置。