JPS59136831A

JPS59136831A - デ−タ転送制御装置

Info

Publication number: JPS59136831A
Application number: JP1073983A
Authority: JP
Inventors: Hiroaki Kaneko; 金子　博昭
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-01-26
Filing date: 1983-01-26
Publication date: 1984-08-06
Also published as: JPS6237429B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は固定長のビットから成るワードをアクセス単位
とするメモリ装置を用いたデータ処理システムにおける
ダイレクト・メモリ・アクセス制御装置に関するもので
ある。

従来の一般的なダイレクト・メモリ・アクセス装置を採
用したデータ処理システムの構成を第１図に示す。ここ
ではプロセ、す１とダイレクト・メモリ・アクセス制御
装置２がメモリ装置３を共有し、周辺装置４からのデー
タ転送要求信号ＤＲＥＱに従ってプロセ、す１のプログ
ラム転送に依ることなしに、ダイレクト・メモリ・アク
セス制御装置２がメモリ装置３と周辺装置４との間のデ
ータ転送をプロセ、す１のプログラム転送の合間あるい
は強制的にプログラム転送を禁止した上で行なうことに
よシ、データ転送要求に対して直ちにデータ転送を応答
させることができるため、大きなデータ転送レートを得
ることができる。。

またダイレクト・メモリ舎アクセス制御装置を用いたデ
ータ転送方式は前述のように周辺装置とメモリ装置間の
データ転送に利用できる他に、大きなデータ転送レート
を有するという特長を生かし、メモリ装置間におけるデ
ータ転送に応用することができる。第２図にメモリ装置
間のデータ転送にダイレクト・メモリＯアクセス制御装
置を採用したデータ処理システムの一般的な構成を示す
〇かかる構成においてはメモリ装置１１に配置されたメ
モリ空間に対して所定の比率で連続したデータ構造（以
下このデータ構造をプロ、りと称する）を、異なったメ
モリ装置１２に転送するため、プロセッサ１３はダイレ
クト・メモリ・アクセス制御装置１４に対してデータ転
送要求信号ＤＲＥＱを発生することによシ、ダイレクト
・メモリ・アクセス制御装置１４はメモリ装置１１に配
置されたプロ、り・データをメモリ装置１２に順次転送
することで極めて高速なプロ、り・データの転送を実現
できる。

ところでプロセッサのアクセスし得るメモリ空間をメモ
リ装置のアクセス単位であるワード・アドレスからワー
ド・データを構成する各ビットに対してアドレスを割り
振ったいわゆるビット書アドレスに展開し、これを第３
図に示すように直線りで表現すると、前述のプロ、り・
データの”転送はある長さを有した線分ｔが直線り上を
距離ｄだけ離れた位置に線分Ｌ′として複写されること
に他ならない。１Ｉｉ１分ｔの線分ｔ′への移動距離ｄ
はプロ、り・データ転送におけるブロック間のビ。

ト・アドレスの差と対応させることができるが、従来の
ダイレクト・メモリ・アクセス制御装置を用いたデータ
転送では１回のデータ転送単位がメモリ装置のアクセス
単位であるワード書アドレスで指定されるワード−デー
タで行なわれるため、ブロック会データの大きさｔおよ
びブロック間の距離ｄはワード・データを構成するビッ
ト数すの整数倍に限定されるという欠点を七していた０
さらにグラフィ、クスにおける応用に例を見るように、
メモリ空間をワード・データの集合として取ｐ扱うので
はなくビット・データの集会として取り扱うことを主眼
とする応用においては、第４ａ図に示すようにワード・
データ幅すと等しいにもかかわらず２つのワードにまた
がったデータ構造、あるいは第４ｂ図に示すように１ワ
ード中に複数のデータまたはデータの一部を含むような
いわゆるビット可変長のデータ構造なプｐ、りとする場
合、従来のダイレクト・メモリ・アクセス制御装置でブ
ｌ１１２．り・データ転送を試みると転送先のど、ト・
アドレスを含むワード・アドレスに対応するワード・デ
ータには本来転送の対象とならないビット・データも同
時に転送されることになり、本来このワードに含まれて
いたビット・データを失うことになる。シ斥がってビッ
ト可変長データのプロ、り転送に従来のダイレクト・メ
モリ・アクセス制御装置を採用することは不可能であり
もっばら低速なプログラム転送によシ実現せざるを得な
かった。

本発明は可変長ビットの転送を可能にしたデータ転送制
御装置を提供することを目的とし、メモリ装置の単位転
送となるシフト・データ転送時にワード−データ幅以下
の任意のビット数分前記ワード・データをシフトし、次
に転送すべきワード・データの１部および転送先のワー
ド・データと結合して新たなワード拳データとして再構
成した後にワードのデータとして転送するようにしたこ
とを特徴とし、固定長ビットから成るワード・データの
集合で構成されるメモリ装置を用いたデータ処理システ
ムにおいて、任意のビット可変長データをメモリ空間内
の任意のビット・アドレスにブａ、り転送することがで
き、高速なブロック・データ転送を可能としたものであ
る。

本発明は被転送ビット・データ・ブロックのメモリ空間
におけるソース・ビット・アドレスを示すソース・ビッ
ト・アドレス・レジスタ、前記ソース・ビット・アドレ
ス・レジスタで示されるビ、トを含むワード・データを
格納する入力バッファ、前記入力バッフγのワード・デ
ータを任意ビ、ト数シフトするシ７り、転送先ビット・
データ拳ブロックのメモリ空間におけるビット・アドレ
スを示すディストネーション・ビット−アドレス・レジ
スタ、前記ディストネーション・ビット・アドレス・レ
ジスタで示されるビットを含むワード・データを格納す
る出カバ、フγ、前記シフタの出力と前記出カバ、ノア
の入力を選択出力する合成器、転送ビット数を計数する
カウンク、前記ソース・ビットーアドレスΦレジスタと
前記ディストネーション・ビット・アドレス・レジスタ
の内容の差を検出する減算器、および前記構成要素のタ
イミング制御を行なう制御回路を有することを特徴とす
る。

以下図面を参照して本発明の一実施例の構成および動作
について詳細に説明する。第５図はワード幅として８ビ
、トを有するいわゆるバイト・データを取り扱う本発明
の一実施例である。被転送ビット・データ・プロ、りの
ビット・アドレスを指定するためのソース・ビット・ア
ドレス・レジスタ２１．転送先ビット・データ・ブロッ
クのビ、ト・アドレスを指定するためのディストネーシ
、ンービット・アドレス・レジスタ２２．ソースΦビッ
ト審アドレスｅレジスタ２１で指定されたビットを含ん
でいるバイト・データを格納するための人カバ、ノア２
３．入力＜’ｙ　７７２３に格納された直前のバイト・
データを格納する拡張用人カバ、ノア２４．入カバ、ノ
ア２３および拡張用人カバ、ノア２４１Ｃ格納された一
連の１６ビ、ト・データの中から任意の連続した８ビツ
トを選択するシフタ２５．シフタ２５の出力とディスト
ネーション・ビット・アドレス−レジスタ２２で指定さ
れたビットを含んでいるバイト・データ紮選択するマル
チプレクサ２６．マルチプレクサ２６の出力を格納する
出力バッファ２７．転送ビット数を計数するためのビッ
ト・カウンタ２８．ビット・カウンタ２８の内容を更新
するためのデクリメンタ２９．ソース・ビット・アドレ
ス・レジスタ２１とディストネーション豐ピット・アド
レス・レジスタ２２の内容の差を検出する減算器３０゜
お漬び前述のすべての構成要素の動作およびタイミング
を制御するための制御回路３１を含む。

つぎにその動作について動作の流れを示した第６図を用
いて説明する。

ソース・ビット・アドレス・レジスタ２１およびディス
トネーションｅビット・アドレス嗜レジスタ２２はそれ
ぞれ現在転送の対象としているビット・プロ、りＯデー
タのビット・アドレスを保持しているが、指定されたビ
ット・データを格納しているあるいは格納すべきバイト
・データを指定するバイト指定部と、指定されたバイト
・データにおけるビット・データの相対位置を指定する
ビット指定部を有する。したがってビット・アドレスＡ
ｂはバイト指定部の内容をＢ、ビット指定部の内容をｂ
（θ〜７）とするとＡｂ＝Ｂｘ８＋ｂ、で表わされる。

ソース・ビットーアドレスｅレジスタ２１０バイト指定
部指定された８Ｂ番地のバイト・データはストローブ信
号Ｉ　Ｂ　、Ｆ’　８により入力バッ７ア２３に格納さ
れる。また人カバ、ノア２３に格納されてい友直前のバ
イト・データは、ストローブ信号ＥＩＢＦにより拡張用
人力バッファ２４に格納される。この時人カバッファ２
３に格納されたバイト・データの中にディストネーショ
ン６ビツト・アドレス・レジスタ２２０バイト指定部で
指定されたＤＢ番地にバイト転送する際に過不足のない
ビ、ト・データを含んでいるか否かをソース・ビット・
アドレスのレジスタ２゛１のビット指定部の内容ｓｂと
ディストネーション嚇ピ、ｌ・・アドレス参レジスタ２
２のビット指定部の内容Ｄｂと減算器３０で比較するこ
とで検査する。減算器３０はＤｂ−８ｂの結果が負なら
ば入カバ、ノア２３に格納されたバイト・データだけで
はビット・データが不足することをデータ要求信号ＭＯ
凡Ｅで示し、現在の人カバッ７ア２３のバイト・データ
をストローブ信号ＦＩＢ８で拡張用人カバ、ノア２４へ
転送するとともに８Ｂ、＋１番地のバイト・データをス
トローブ１言号ＩＢＰＳによ９人カバ、ノア２３へ格納
する。こうして入力バッファ２３および拡張用人力バッ
ファ２４は連続した１６ビツト・データを得ることにな
るが、これはＳＢ番地のバイトΦデータを第Ｏビットを
起点としてＯ〜７ビツト右（ビット・アドレスの減小方
向）ヘシフトしたバイト・データを得るためには２バイ
トのデータを必要とすることから生ずる。

シフタ２５はソース・ビットφアドレス・レジメタ２１
０バイト指定部で示された被転送バイト争データとディ
ストネーション・ビット−アドレス拳レジスタ２２のバ
イト指定部で示された転送先パイ）−データのビットの
ずれを補正するために、このずれを示している減算器３
０の出力すなわちソース・ビ、１・・アドレス・レジス
タ２１のビット指定部の内容ｓｂとディストネーション
・ビット・アドレス−レジスタ２２のビット指定部の内
容Ｄｂとの差（８ｂ−Ｄｂ）をシフト選択信号８ＨＴｎ
として、人力バッファ２３および拡張人力バッファ２４
の１６ビツト・データを８ｂ−Ｄｂビ、ト右へ（ビット
・アドレス減小方向へ）シフトし、下位８ビ、トを得る
。この時５ｂ−８ｄ＜０ならば左シフト（ビット・アド
レスの増加方向）を必要とする。

シフタ２５で得られたバイト・データは以下に述べる２
通シの場合を除いて、マルチプレクサ２７において何の
修飾も受けずにストローブ信号ＯＢＦ　８により出力バ
ッファＯＢＦに格納される。

第１にディストネーション・ビット・アドレスない時（
１〜７）を考える。前述のとうシディストネーシ、ン・
ビット・アドレス・レジスタ２２のビット指定部は転送
先バイト・データにおける転送ビットのビット位置を示
すが、ビット・データはバイト・ゲータとして転送され
るためビット・データ・プロ、りの最初のバイト転送時
以外は０にリセットされている。すなわちＤｂ≠０はこ
の転送がビット・データ・プロ、り転送の最初のバイト
転送時でしかもＤｂ以下のビット・データ（０〜Ｄｂ−
１）はバイ）−データ転送によシ破壊してはならないこ
とを示している。この時シフタ２５の出力は上位Ｄｂ〜
７までのビットが選択され、下位０−Ｄｂ−１までのど
、トはマルチプレクサ２６の下位マルチプレクス選択信
号ＭＰＸ　Ｌにより、ディストネーション・ビット・ア
ドレス・レジスタ２２０バイト指定部で指定されたＤＢ
番地のバイト・データの下位０−Ｄｂ−１までのど、ト
・データが選択され、選択されたバイト・データはスト
ローブ信号０ＢＦＳによシ出力バッファ２７に格納され
る。

第２にビット・カウンタの内容すなわち残り転送ビット
数ＢＯがバイト・データ構成ビット数８未満（ＢＯ（８
）になった時を考える。この状態は次の転送がビット・
データ・ブロックの最後のバイト転送時でしかもＢＣビ
、ト以上のビット・データ（ＢＯ〜７）はバイト・デー
タ転送により破壊してはならないことを示している。こ
の時シ７り２５の出力は下位０−ＢＣ−１が選択され、
上位ＢＯ〜７までのビットはマルチプレクサ２６の上位
マルチプレクス選択信号ＭＰＸＨにより、ディストネー
ション・ビット・アドレス・レジスタ２２のバイト指定
部で指定されたＤＢ番地のバイト・データの上位ＢＣ〜
７までのビット・データが選択され、選択されたバイト
・データはストローブ信号０ＢＦＳによシ出力バッファ
２７に格納される。

上記の２つの条件は８ビ、ト未満のビット・データを転
送先バイト・データの第０ビツト以外から転送する時に
は同時に発生するが、上記の動作によって転送先バイト
・データのビットφプｐ。

り・データ以外のビット・データは補償される。

出カバ、ファ２７に格納されたバイト・データはディス
トネーシ、ンΦビット・アドレス拳レジスタ２２のバイ
ト指定部で指定されたＤＢ番地へ転送され、１回のビッ
ト・プロ、り・データの転送が終了する。

ソース・ビット・アドレス・レジスタ２１はバイト・デ
ータを入カバ、ファ２３に転送する毎にバイト指定部の
内容を増加信号ｌＮＯ３により１増し、ビット指定部は
寸前の内容ｓｂとディストネーション・ビット・アドレ
ス拳レジスタ２２のビ、ト指定部の内容Ｄｂとの差Ｓ　
ｂ　−Ｄ　ｂを減算器３０によりで得たものを設定信号
５ＥＴ８によって設定する。この動作によってソース・
ビット・アドレス拳レジスタ２１の内容は常に次に転送
すべきビ、ト嗜データ・プロ、りの先頭を示すことにな
る。

一方ディストネーシ、ン・ビット・アドレス・レジスタ
２２は出力バッファ２７に格納されたバイト・データを
外部へ転送する毎にバイト指定部の内容を増加信号ｌＮ
０Ｄによシ１増し、ビット指定部をリセット信号５ＢＴ
Ｄによ１）′０に設定する。

この動作は最初のバイト転送を除いて、必らずバイト・
データの第０ビツトからビット・データを転送可能であ
ることを示している。

またビット・カウンタ２８は出カバ、ファ２７からバイ
ト・データを転送する毎にデクリメンタ２９によって８
−Ｄｂを減する。この動作は最初のバイト転送を除いて
バイト転送によす８ビ、トのビット・ブロック・データ
を転送することを示している（Ｄｂは前述のとりゃ２回
目以降のバイト転送時は０に設定されている）。またビ
ット拳カウンタ２８は転送残９ビット数を示すことにな
るた′め下位３ビ、トを超える内容は転送残りバイト数
を示しており、下位３ビット以上の内容が０であること
をＢＯＯで示し、最後の転送であることを示す。

以上の動作をビット・カウンタ２７の内容ＢＯが８以下
になることをＢＯＯ信号で検出するまで繰シ返すことに
よって前記の目的を達することができることは明白であ
る。

つぎに本実施例を用いた場合のビット・プロ。

り・データ転送の１例について第７図を用いて説明する
。本例では第７図（ａ）に示すビット・アドレス１０番
地から初まシ２４ビ、ト長を有するソース・ビット・デ
ータ・ブロックを、第７図（ｂ）に示スヒ、ト・アドレ
ス１１０番地から初まるディストネーシ、ンφビット・
データ・ブロックへ転送することを目的とする。従って
ソース・ビット・アドレス・レジスタ２１におけるバイ
ト指定部の内容８Ｂ、ビット指定部の内容ｓｂおよびデ
ィストネーション・ビットｏアドレス・レジスタ２２に
おけるバイト指定部の、内容Ｄｂ、ビ、ビッ定部の内容
Ｄｂは次のとうシの値を有する。

８Ｂ＝１，５ｂ＝２．ＤＢ＝１３．Ｄｂ＝６第７図（Ｃ
）は第７図（ａ）に示したソース・ビット・データ・プ
ロ、りを左へ４ビツト・シフトした状態を示す。第７図
（ｄ）はディストネーション・ビ。

トーデータ・ブ算、りへの最初の転送バイト・データを
示す（１３３番地０この時Ｄｂ−８ｂ＝６−２＝４２０
でｓｂ人カバ、ファ２３に格納されたバイト・データは
、ディストネーション・ビット・データ・プロ、りへの
バイト転送に対して十分なと、ト・データを含んでいる
ことが判る。ただしＤｂ＝６≠０であり、１３３番地バ
イト・データのビット０〜Ｄｂ−１（Ｑ〜５）は変更し
てはならないため、１３３番地バイト・データの下位６
ビ、トは保存しなければない。１３３番地のバイト・デ
ータ転送後ＳＢ、　８ｂ、　ＤＢおよびＤｂは次のとぅ
シの値を有する。

８Ｂ＝２．８ｂ＝４．　ＤＢ＝１４．　Ｄｂ＝０第７図
（ｅ）はディストネーシ、ン・ビット・データ・プロ、
りへの２番目の転送バイト・データを示す（１４４番地
。この詩人カバ、ファ２３には２番地のバイト・データ
、拡張用人カバ、ファ２４には１番地のバイト・データ
が格納されており。

出力バッファ２７には１番地に格納されていた２バイト
（１６ビツト）−データが右（ビット・アドレスの減小
方向）へ５ｂ−Ｄｂ＝４−〇＝４ビ、ビッシフトされた
下位８ビ、トのバイト・データが格納され、１４４番地
転送される。１４４番地のバイト・データ転送後ＳＢ、
　Ｓｂ、　ＤＢおよびＤｂは次のとうりの値を有する。

８Ｂ＝３，５ｂ＝４．ＤＢ＝１５．Ｄｂ＝０第゛７図（
ｆ）はディストネーション・ビット・データ転送後、り
への３番目の転送バイト・データを示す（１５５番地。

１５５番地のバイト・データ転送後ＳＢ、　Ｓｂ、　Ｄ
ＢおよびＤｂは次のとうりの値を有する。

８Ｂ＝４，５ｂ＝４．ＤＢ＝１６．Ｄｂ＝０第７図（２
））はディストネーション・ビット・データ・ブロック
への４番目（最後の）転送バイト・データを示す（１６
６番地０この時人カパッファ２３には４番地のバイト・
データ、拡張用人カバ、ファ２４には３番地のバイト・
データが格納されておシ、ディストネーション・ビット
・データ拳ブロックへのバイト転送に対して十分など、
ト・データを含んでいるものメ、ソース・ビット・デー
タ・ブロックは残シ５ビ、トを残している（ＢＯ＝６）
だけであシ、１６６番地バイト・データのビットＢＯ〜
７（６〜７）は変更してはならないため１６６番地上位
２ピ、トは保存される。

この結果前記目的を確実に達成できる。また本実施例に
おいてソース拳ビットΦアドレス拳レジスタ２１および
ディストネーション・ビット・アドレス・レジスタ２２
のビット指定部を共に０に初期設定することで、従来の
ダイレクト・メモリ・アクセス制御製電の機能すなわち
バイト・プロ、り・データ転送の機能を果たすことは明
白である０さらに本実施例では転送方向をアドレスの増加方向に順
次転送することに限定したが、ビット・アドレス・レジ
スタの更新することで四ケージ。

ンの減小方向に転送することができるため、重複したア
ドレスを有するデータ・プロ、り間の転送も支障なく実
現できることは明白である。

本発明は以上説明したようにワード・データ転送時にビ
ット・データの再構成を行なうことによって、可変長ビ
ット・データのブロック転送を高速で処理することが実
現でき、汎用性を有するダイレクト・メモリ・アクセス
制御装置を得ることができる。

【図面の簡単な説明】

第１図はダイレクト・メモリ・アクセス制御装置を周辺
装置とメモリ装置間のデータ転送に応用した場合のｉ般
的なプｐ、り図、第２図はダイレクト・メモリ・アクセ
ス制御装置をメモリ装置間のデータ転送に応用した場合
の一般的なブロック図、第３図は従来のダイレクト・メ
モリ・アクセス制御装置を用いたデータ転送におけるデ
ータの移動を示す図、第４ａ図および第４ｂ図はビット
可変長データの１例を示す図、第５図は本発明の一実施
例を示大プロ、り図、第６図は前記実施例の動作を示す
流れ図、第７図は前記実施例における動作の一例を示す
図である。１・・・・・・プロセッサ、２・・・・・・ダイレ°ク
ト・メモリーアクセス制御装置、３・・・・・・メモリ
装置、４・・・・・・周辺装ｆｉ、’ｓ・・・・・・シ
ステム・バス、１１．１２・・・・・・メモリ装置、１
３・・・・・・プロセ、す、１４・旧・・ダイレクト・
メモリ会アクセス制戸装置、１５・・・・・・システム
・バス、２１・・・・・・ソースｅビット・アドレス・
レジスタ、２２・・・・・・ディストネーション・ビッ
ト・アドレス・レジスタ、４２３・旧・・入カバ。７ア、２４・・・・・・拡張用人力バッファ、２５・・
団・シフタ、２６・・・・・・マルチプレクサ、２７・
旧・・出力バッ７ア、２８・・・・・・ビット−カウン
タ、２９・旧・・デクリメンタ、３０・・・・・・減算
器、３１・・・・・・制御回路。ＲＥＱＤＲεＱヒー−Ｎ＋１−−←−Ｎ＋　　−−ワード、アｒ°Ｌス
一一一−Ｎ＋４　　　　　　　　　　　　　Ｎ　−←　
−−ワード・アＦムス（ｂ）第４区

Claims

【特許請求の範囲】被転送プロ゛、りのビット・アドレスを示すソース−ビ
ット・アドレス・レジスタと、転送先プロ、りのビット
・アドレスを示すディストネーシ。ン・ビット・アドレス嗜レジスタと、前記ソース・ビッ
ト・アドレス会レジスタの内容と前記ディストネーシｔ
ハビット・アドレス・レジスタの内容の差を検出する検
出回路と、該検出回路の出力に応じて前記被転送ブロッ
クのワード・データを桁移動するシフト回路とをきみ、
このシフト回路によって桁補正されたデータと前記転送
先ブリ、りのワード・データとを合成して転送するよう
にし／”にとを特徴とするダイレクト・メモリ・アクセ
ス制御装置。