JPH10125060A - ワードライン駆動回路 - Google Patents
ワードライン駆動回路Info
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- JPH10125060A JPH10125060A JP9091780A JP9178097A JPH10125060A JP H10125060 A JPH10125060 A JP H10125060A JP 9091780 A JP9091780 A JP 9091780A JP 9178097 A JP9178097 A JP 9178097A JP H10125060 A JPH10125060 A JP H10125060A
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- 238000002955 isolation Methods 0.000 claims abstract description 24
- 230000015654 memory Effects 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
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Abstract
(57)【要約】
【課題】 メモリ集積回路におけるワードライン駆動装
置のための方法と回路を改善する。 【解決手段】 アイソレーショントランジスタのゲート
端子を一定の高電源電圧に接続する代わりに、本発明
は、ゲート端子における電圧を瞬時にブーストして、完
全な論理高電圧をワードライン駆動トランジスタのゲー
ト端子へ送ることを可能とする。その後、アイソレーシ
ョントランジスタのゲート端子における電圧は、ワード
ライン駆動トランジスタのドレイン端子における信号が
グラウンドから電源レベル以上の電圧にブーストされる
前に、その元のレベルまで減少される。従って、最大の
ブースト電圧が、ワードライン駆動トランジスタのゲー
ト端子においてトラップされ、ワードライン駆動トラン
ジスタの駆動能力が改善される。
置のための方法と回路を改善する。 【解決手段】 アイソレーショントランジスタのゲート
端子を一定の高電源電圧に接続する代わりに、本発明
は、ゲート端子における電圧を瞬時にブーストして、完
全な論理高電圧をワードライン駆動トランジスタのゲー
ト端子へ送ることを可能とする。その後、アイソレーシ
ョントランジスタのゲート端子における電圧は、ワード
ライン駆動トランジスタのドレイン端子における信号が
グラウンドから電源レベル以上の電圧にブーストされる
前に、その元のレベルまで減少される。従って、最大の
ブースト電圧が、ワードライン駆動トランジスタのゲー
ト端子においてトラップされ、ワードライン駆動トラン
ジスタの駆動能力が改善される。
Description
【０００１】
【発明の属する技術分野】本発明は、改善された駆動機
能を用いてワードラインを正の電源電圧以上に駆動する
ための、メモリ集積回路におけるワードライン駆動装
置、更に言えば、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）回路のためのワードライン駆動回路に関す
る。
能を用いてワードラインを正の電源電圧以上に駆動する
ための、メモリ集積回路におけるワードライン駆動装
置、更に言えば、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）回路のためのワードライン駆動回路に関す
る。
【０００２】
【従来の技術】メモリ集積回路は一般に、ワードライン
とビットラインの交差部に配置された多数のメモリセル
を有する。ワードラインは、外部から供給されたメモリ
セルアドレス情報に応答して選択される。選択されたワ
ードラインに接続されたビットラインは、所定のメモリ
セルの内容を運搬する。ＤＲＡＭにおけるワードライン
の選択は、比較的重い容量負荷を有する相互接続ライン
を、負の電源電圧ＶSSの低論理レベルから正の電源電圧
レベル以上の論理高電圧レベルへ駆動することを含む。
各ワードラインに接続された全てのメモリセルアクセス
トランジスタのためのゲートキャパシタンスが、ワード
ラインに対する大きな容量負荷のために主に貢献する。
各ワードラインを駆動する回路は、それ故、重く負荷さ
れたラインを必要な高電圧レベルまで必要な速度で駆動
できなければならない。
とビットラインの交差部に配置された多数のメモリセル
を有する。ワードラインは、外部から供給されたメモリ
セルアドレス情報に応答して選択される。選択されたワ
ードラインに接続されたビットラインは、所定のメモリ
セルの内容を運搬する。ＤＲＡＭにおけるワードライン
の選択は、比較的重い容量負荷を有する相互接続ライン
を、負の電源電圧ＶSSの低論理レベルから正の電源電圧
レベル以上の論理高電圧レベルへ駆動することを含む。
各ワードラインに接続された全てのメモリセルアクセス
トランジスタのためのゲートキャパシタンスが、ワード
ラインに対する大きな容量負荷のために主に貢献する。
各ワードラインを駆動する回路は、それ故、重く負荷さ
れたラインを必要な高電圧レベルまで必要な速度で駆動
できなければならない。
【０００３】図１は、一般的な従来のワードライン駆動
回路である。ワードラインが選択されると、ＡＮＤゲー
ト（インバータが追随するＮＡＮＤゲート）の入力にお
ける論理高アドレス入力によって、ノードＮ１は、論理
高（若しくは電源）電圧ＶCCへアサートさせられる。ノ
ードＮ３はインバータ１００によって論理低（例えば、
グラウンド）レベルへプルダウンされ、トランジスタＭ
３をオフ状態とする。そのゲート端子がＶCCの場合、ト
ランジスタＭ１はオン状態とされ、ノードＮ１とＮ２の
間に導電チャンネルを与える。これにより、ワードライ
ン駆動トランジスタＭ２（ノードＮ２）のゲート端子に
おける電圧は、ノードＮ１のそれに追随して上昇するこ
とができるが、この上昇は、ＶCC〜Ｖt のレベルまでの
みである（ここでＶt はＭ１に対するスレショルド電圧
である）。クロック信号φ１がその後、ワードライン駆
動トランジタＭ２のドレイン端子へ付与される。信号φ
１は、グラウンドから上昇してＶCCよりも大きな電圧
（例えば、１．５×ＶCC）に向かって移動することか
ら、ノードＮ２における電圧は、トランジスタＭ２のチ
ャンネルキャパシタンスによって上に向かってブースト
ラップされる。故に、ノードＮ２における漂遊キャパシ
タンスを無視すれば、ノードＮ２における電圧は、ほぼ
（ＶCC−Ｖt ）＋（１．５×ＶCC）の高さまで上昇する
こともあう。従って、トランジスタＭ２は、ＶCC〜Ｖt
のゲート対ソース電圧によってバイアス・オンされ、あ
るレベルの導電率をそれに与える。
回路である。ワードラインが選択されると、ＡＮＤゲー
ト（インバータが追随するＮＡＮＤゲート）の入力にお
ける論理高アドレス入力によって、ノードＮ１は、論理
高（若しくは電源）電圧ＶCCへアサートさせられる。ノ
ードＮ３はインバータ１００によって論理低（例えば、
グラウンド）レベルへプルダウンされ、トランジスタＭ
３をオフ状態とする。そのゲート端子がＶCCの場合、ト
ランジスタＭ１はオン状態とされ、ノードＮ１とＮ２の
間に導電チャンネルを与える。これにより、ワードライ
ン駆動トランジスタＭ２（ノードＮ２）のゲート端子に
おける電圧は、ノードＮ１のそれに追随して上昇するこ
とができるが、この上昇は、ＶCC〜Ｖt のレベルまでの
みである（ここでＶt はＭ１に対するスレショルド電圧
である）。クロック信号φ１がその後、ワードライン駆
動トランジタＭ２のドレイン端子へ付与される。信号φ
１は、グラウンドから上昇してＶCCよりも大きな電圧
（例えば、１．５×ＶCC）に向かって移動することか
ら、ノードＮ２における電圧は、トランジスタＭ２のチ
ャンネルキャパシタンスによって上に向かってブースト
ラップされる。故に、ノードＮ２における漂遊キャパシ
タンスを無視すれば、ノードＮ２における電圧は、ほぼ
（ＶCC−Ｖt ）＋（１．５×ＶCC）の高さまで上昇する
こともあう。従って、トランジスタＭ２は、ＶCC〜Ｖt
のゲート対ソース電圧によってバイアス・オンされ、あ
るレベルの導電率をそれに与える。
【０００４】低電源電圧（例えば、３．３ボルト）用に
設計されたそれらのメモリにとって、トランジスタスレ
ショルド電圧（例えば、０．８ｖ）は、動作電圧の重要
なパーセンテージである。従って、スレショルド電圧の
損失の影響は、３．３ｖＶCCレベルで動作するＷＬ駆動
回路の駆動機能においては、５．０ｖＶCCで動作する同
じ回路のための場合だったときより、非常に深刻であ
る。同じ駆動機能をそれに匹敵する速度に維持するため
に、駆動トランジスタＭ２の大きさは、低電圧の使用に
は拡大されねばならない。これは回路領域や製造コスト
を増大させる。それ故、取り分けより低い電源電圧レベ
ルにおいて、より効率的なワードライン駆動回路がＤＲ
ＡＭに必要とされる。
設計されたそれらのメモリにとって、トランジスタスレ
ショルド電圧（例えば、０．８ｖ）は、動作電圧の重要
なパーセンテージである。従って、スレショルド電圧の
損失の影響は、３．３ｖＶCCレベルで動作するＷＬ駆動
回路の駆動機能においては、５．０ｖＶCCで動作する同
じ回路のための場合だったときより、非常に深刻であ
る。同じ駆動機能をそれに匹敵する速度に維持するため
に、駆動トランジスタＭ２の大きさは、低電圧の使用に
は拡大されねばならない。これは回路領域や製造コスト
を増大させる。それ故、取り分けより低い電源電圧レベ
ルにおいて、より効率的なワードライン駆動回路がＤＲ
ＡＭに必要とされる。
【０００５】
【発明の概要】本発明は、駆動トランジスタのバイアス
電圧を最大にする、メモリ回路ワードライン駆動装置の
ための方法及び装置を提供する。アイソレーショントラ
ンジスタのゲート端子を定電圧ＶCCに接続する代わり
に、本発明は、ゲート端子における電圧をブーストラッ
プして、完全なＶCCをＷＬ駆動トランジスタのゲート端
子へ送ることを可能とする。その後、ＷＬ駆動トランジ
スタのドレインにおけるクロック信号が、ＷＬ駆動トラ
ンジスタのゲート端子における電圧を高電圧レベルにま
でブーストラップする前に、アイソレーショントランジ
スタのゲート端子における電圧はＶCCレベルまで減少さ
れる。従って、最大にされたブーストラップ電圧が、Ｗ
Ｌ駆動トランジスタのゲート端子にトラップされる。
電圧を最大にする、メモリ回路ワードライン駆動装置の
ための方法及び装置を提供する。アイソレーショントラ
ンジスタのゲート端子を定電圧ＶCCに接続する代わり
に、本発明は、ゲート端子における電圧をブーストラッ
プして、完全なＶCCをＷＬ駆動トランジスタのゲート端
子へ送ることを可能とする。その後、ＷＬ駆動トランジ
スタのドレインにおけるクロック信号が、ＷＬ駆動トラ
ンジスタのゲート端子における電圧を高電圧レベルにま
でブーストラップする前に、アイソレーショントランジ
スタのゲート端子における電圧はＶCCレベルまで減少さ
れる。従って、最大にされたブーストラップ電圧が、Ｗ
Ｌ駆動トランジスタのゲート端子にトラップされる。
【０００６】故に、一実施形態において、本発明は、メ
モリ回路におけるワードラインを駆動する方法を提供す
るものであって、この方法は、ワードラインを選択し、
所定のワードラインに対応するＷＬ駆動回路の入力に論
理高電圧を付与する複数の段階を含む。この方法は更
に、ＷＬ駆動回路内部のアイソレーショントランジスタ
のゲート端子における電圧を論理高電圧以上にブースト
ラップして、完全な論理高電圧をそのチャンネルにわた
って、及び、ワードライン駆動トランジスタのゲート端
子へ、移す段階を含む。次に、アイソレーショントラン
ジスタのゲート端子における電圧は、そのブーストラッ
プレベルから論理高電圧へ低下される。最後に、ＷＬ駆
動トランジスタのドレイン端子における電圧が、グラウ
ンドから論理高電圧レベル以上の電圧へブーストラップ
される。
モリ回路におけるワードラインを駆動する方法を提供す
るものであって、この方法は、ワードラインを選択し、
所定のワードラインに対応するＷＬ駆動回路の入力に論
理高電圧を付与する複数の段階を含む。この方法は更
に、ＷＬ駆動回路内部のアイソレーショントランジスタ
のゲート端子における電圧を論理高電圧以上にブースト
ラップして、完全な論理高電圧をそのチャンネルにわた
って、及び、ワードライン駆動トランジスタのゲート端
子へ、移す段階を含む。次に、アイソレーショントラン
ジスタのゲート端子における電圧は、そのブーストラッ
プレベルから論理高電圧へ低下される。最後に、ＷＬ駆
動トランジスタのドレイン端子における電圧が、グラウ
ンドから論理高電圧レベル以上の電圧へブーストラップ
される。
【０００７】他の実施形態において、本発明は、メモリ
回路におけるワードライン駆動回路を提供するものであ
り、この回路は、入力端子と、ワードラインに接続され
た出力端子とを有する。ワードライン駆動装置は、入力
端子に接続された第１の電流運搬端子を有するアイソレ
ーショントランジスタと、アイソレーショントランジス
タのゲート端子に接続された出力端子を有するアイソレ
ーショントランジスタ駆動回路と、アイソレーショント
ランジスタの第２の電流運搬端子に接続されたゲート端
子を有するワードライン駆動トランジスタとを有する。
ワードライン駆動トランジスタは、更に、クロック信号
に接続された第１の電流運搬端子と、ワードラインに接
続された第２の電流運搬端子とを含む。アイソレーショ
ントランジスタ駆動回路は、アイソレーショントランジ
スタのゲート端子における電圧を瞬時に論理高電圧以上
に増大させ、その後、それを論理高電圧レベルまで減少
させて戻す。
回路におけるワードライン駆動回路を提供するものであ
り、この回路は、入力端子と、ワードラインに接続され
た出力端子とを有する。ワードライン駆動装置は、入力
端子に接続された第１の電流運搬端子を有するアイソレ
ーショントランジスタと、アイソレーショントランジス
タのゲート端子に接続された出力端子を有するアイソレ
ーショントランジスタ駆動回路と、アイソレーショント
ランジスタの第２の電流運搬端子に接続されたゲート端
子を有するワードライン駆動トランジスタとを有する。
ワードライン駆動トランジスタは、更に、クロック信号
に接続された第１の電流運搬端子と、ワードラインに接
続された第２の電流運搬端子とを含む。アイソレーショ
ントランジスタ駆動回路は、アイソレーショントランジ
スタのゲート端子における電圧を瞬時に論理高電圧以上
に増大させ、その後、それを論理高電圧レベルまで減少
させて戻す。
【０００８】本発明のワードライン駆動回路の特性及び
利点は、詳細な説明及び添付図面を参照することによっ
てよりよく理解されよう。
利点は、詳細な説明及び添付図面を参照することによっ
てよりよく理解されよう。
【０００９】
【発明の実施形態】図２を参照すると、本発明のワード
ライン駆動回路は、アイソレーショントランジスタ駆動
装置２００を有するものとして示されており、出力信号
ＶG がトランジスタＭ１のゲート端子を駆動する。トラ
ンジスタＭ１は、回路の入力（ノードＮ１）をＷＬ駆動
トランジスタＭ２のゲート端子（ノードＮ２）に接続す
る。トランジスタＭ３はまた、ＷＬに接続されており、
作動時にＷＬをグラウンドへプルダウンする。トランジ
スタＭ２のドレイン端子は、ブースト電圧をＷＬに与え
るクロック信号φ１に接続されている。動作中、駆動装
置２００は、論理高電圧（例えばＶCC）とＶCCのブース
ト版（例えば１．５ｘＶCC）の間で交番するＶG を発生
する。図３に示されたタイミング図を参照すると、ワー
ドラインの選択の初期及び以前に（つまり、Ｎ１が論理
低レベルにあるときに）、ＶG はより高い電圧１．５×
ＶCCにある。このワードラインが選択されたときに、ノ
ードＮ１における電圧は、論理高電圧ＶCCへ動く。ＶG
＝１．５×ＶCCの場合、トランジスタＭ１はオン状態と
され、その導電チャンネルによって、ノードＮ２におけ
る電圧は、ＶCCに向かってＮ１を追随することができ
る。トランジスタＭ１のゲート電圧は、ＶCCより高いス
レショルド電圧であるＶt よりも大きいことから、Ｎ２
における電圧は、完全にＶCCレベルに達する。この時点
で、駆動装置２００は、ＶG における電圧をそのブース
トレベルからＶCCへ下げる。
ライン駆動回路は、アイソレーショントランジスタ駆動
装置２００を有するものとして示されており、出力信号
ＶG がトランジスタＭ１のゲート端子を駆動する。トラ
ンジスタＭ１は、回路の入力（ノードＮ１）をＷＬ駆動
トランジスタＭ２のゲート端子（ノードＮ２）に接続す
る。トランジスタＭ３はまた、ＷＬに接続されており、
作動時にＷＬをグラウンドへプルダウンする。トランジ
スタＭ２のドレイン端子は、ブースト電圧をＷＬに与え
るクロック信号φ１に接続されている。動作中、駆動装
置２００は、論理高電圧（例えばＶCC）とＶCCのブース
ト版（例えば１．５ｘＶCC）の間で交番するＶG を発生
する。図３に示されたタイミング図を参照すると、ワー
ドラインの選択の初期及び以前に（つまり、Ｎ１が論理
低レベルにあるときに）、ＶG はより高い電圧１．５×
ＶCCにある。このワードラインが選択されたときに、ノ
ードＮ１における電圧は、論理高電圧ＶCCへ動く。ＶG
＝１．５×ＶCCの場合、トランジスタＭ１はオン状態と
され、その導電チャンネルによって、ノードＮ２におけ
る電圧は、ＶCCに向かってＮ１を追随することができ
る。トランジスタＭ１のゲート電圧は、ＶCCより高いス
レショルド電圧であるＶt よりも大きいことから、Ｎ２
における電圧は、完全にＶCCレベルに達する。この時点
で、駆動装置２００は、ＶG における電圧をそのブース
トレベルからＶCCへ下げる。
【００１０】ＶG がＶCCに減少された後、クロック信号
φ１は、グラウンドからＶCCよりも高い電圧、例えば、
１．５×ＶCCにブーストされる。トランジスタＭ２のチ
ャンネルキャパシタンスは、ノードＮ２における電圧を
１．５×ＶCCに等しい量だけブーストラップする。従っ
て、ノードＮ２における電圧は、２．５×ＶCCの高さま
で上昇する（ノードＮ２における漂遊キャパシタンスに
よる電荷の漏れは無視している）。ＶG における電圧を
ＶCCまで戻すように減少させることは、Ｎ２がＶCCから
２．５×ＶCCに向かって上に移動する際に、ノードＮ２
上の電荷をブーストラップする放電経路が存在しないこ
とを確実にする。駆動トランジスタＭ２は、従って、大
きなゲート対ソース電圧を享受し、ＷＬをブーストされ
たφ１信号まで駆動する。より大きなゲート対ソース電
圧は、駆動トランジスタＭ２に必要なサイズを減少させ
る。
φ１は、グラウンドからＶCCよりも高い電圧、例えば、
１．５×ＶCCにブーストされる。トランジスタＭ２のチ
ャンネルキャパシタンスは、ノードＮ２における電圧を
１．５×ＶCCに等しい量だけブーストラップする。従っ
て、ノードＮ２における電圧は、２．５×ＶCCの高さま
で上昇する（ノードＮ２における漂遊キャパシタンスに
よる電荷の漏れは無視している）。ＶG における電圧を
ＶCCまで戻すように減少させることは、Ｎ２がＶCCから
２．５×ＶCCに向かって上に移動する際に、ノードＮ２
上の電荷をブーストラップする放電経路が存在しないこ
とを確実にする。駆動トランジスタＭ２は、従って、大
きなゲート対ソース電圧を享受し、ＷＬをブーストされ
たφ１信号まで駆動する。より大きなゲート対ソース電
圧は、駆動トランジスタＭ２に必要なサイズを減少させ
る。
【００１１】図３のタイミング図を再び参照すると、Ｗ
Ｌの選択中止は、φ１における電圧を低下させることに
より達成され、それ故、ＷＬは、ノードＮ１がデ・アサ
ートされる前に、グラウンドへ低下する。これは、非常
に大きなドレイン対ソース電圧がトランジスタＭ３の両
端に存在する際（これは信頼性の問題を引き起こすこと
がある）に、トランジスタＭ３をオン状態とすることを
防止する。図４は、アイソレーショントランジスタ駆動
ブロック２００の回路の一実施形態を示す。この回路
は、クロス結合されたゲート／ドレイン端子を有する、
ＶCCに接続された、一対のトランジスタＭ４、Ｍ５を含
む。ダイオード接続トランジスタＭ６、Ｍ７は、トラン
ジスタＭ５、Ｍ４にそれぞれ接続されており、開始デバ
イスとして働く。ブーストラップキャパシタＣ１、Ｃ２
のトッププレートは、トランジスタＭ４、Ｍ５のドレイ
ン端子（ノードＮ４、及び、ＶG ）にそれぞれ接続され
ている。インバータ４００は、ブーストラップキャパシ
タＣ１、Ｃ２の底面の間、ノードＮ５とＮ６の間のそれ
ぞれの間に接続されている。
Ｌの選択中止は、φ１における電圧を低下させることに
より達成され、それ故、ＷＬは、ノードＮ１がデ・アサ
ートされる前に、グラウンドへ低下する。これは、非常
に大きなドレイン対ソース電圧がトランジスタＭ３の両
端に存在する際（これは信頼性の問題を引き起こすこと
がある）に、トランジスタＭ３をオン状態とすることを
防止する。図４は、アイソレーショントランジスタ駆動
ブロック２００の回路の一実施形態を示す。この回路
は、クロス結合されたゲート／ドレイン端子を有する、
ＶCCに接続された、一対のトランジスタＭ４、Ｍ５を含
む。ダイオード接続トランジスタＭ６、Ｍ７は、トラン
ジスタＭ５、Ｍ４にそれぞれ接続されており、開始デバ
イスとして働く。ブーストラップキャパシタＣ１、Ｃ２
のトッププレートは、トランジスタＭ４、Ｍ５のドレイ
ン端子（ノードＮ４、及び、ＶG ）にそれぞれ接続され
ている。インバータ４００は、ブーストラップキャパシ
タＣ１、Ｃ２の底面の間、ノードＮ５とＮ６の間のそれ
ぞれの間に接続されている。
【００１２】ノードＮ５、Ｎ６における電圧が、それぞ
れ、長い間、論理低（グラウンド）レベル及びＶCCであ
ると仮定すると、負のｐタイプ基板におけるトランジス
タＭ４、Ｍ７のｎ型ドレイン領域を通じる電荷の漏れ
は、ノードＮ４における電圧をグラウンドに向かって下
へ移動させるよう試みる。しかしながら、ダイオード接
続トランジスタＭ７は、ノードＮ４における電圧が１ス
レショルド（Ｍ７のＶt）よりも大きくＶCC以下に降下
することを防止する。ＶG における電圧もまた、ＶCC〜
Ｖt にある。Ｎ５における電圧がグラウンドから論理高
（ＶCC）へ切り換わった場合、インバータ４００によ
り、ノード６はグラウンドへ降下するように切り換わ
る。Ｎ５がＶCCへ向かって動いたとき、ノードＮ４にお
ける電圧は、キャパシタＣ１によって上方向へ同量だけ
ブーストラップされる。従って、ノードＮ４における電
圧は、トランジタＭ４がオフとされたときに２ＶCC〜Ｖ
t に到達する。そのゲート端子が２ＶCC〜Ｖt の場合、
トランジスタＭ５は、ＶG を完全なＶCCまでプルアップ
し、一方、ノードＮ６はグラウンドにある。従って、ノ
ードＮ５における電圧がＶCCへ上昇するように切り換わ
ったとき、ＶG は完全なＶ CCへ降下するよう切り換わ
る。
れ、長い間、論理低（グラウンド）レベル及びＶCCであ
ると仮定すると、負のｐタイプ基板におけるトランジス
タＭ４、Ｍ７のｎ型ドレイン領域を通じる電荷の漏れ
は、ノードＮ４における電圧をグラウンドに向かって下
へ移動させるよう試みる。しかしながら、ダイオード接
続トランジスタＭ７は、ノードＮ４における電圧が１ス
レショルド（Ｍ７のＶt）よりも大きくＶCC以下に降下
することを防止する。ＶG における電圧もまた、ＶCC〜
Ｖt にある。Ｎ５における電圧がグラウンドから論理高
（ＶCC）へ切り換わった場合、インバータ４００によ
り、ノード６はグラウンドへ降下するように切り換わ
る。Ｎ５がＶCCへ向かって動いたとき、ノードＮ４にお
ける電圧は、キャパシタＣ１によって上方向へ同量だけ
ブーストラップされる。従って、ノードＮ４における電
圧は、トランジタＭ４がオフとされたときに２ＶCC〜Ｖ
t に到達する。そのゲート端子が２ＶCC〜Ｖt の場合、
トランジスタＭ５は、ＶG を完全なＶCCまでプルアップ
し、一方、ノードＮ６はグラウンドにある。従って、ノ
ードＮ５における電圧がＶCCへ上昇するように切り換わ
ったとき、ＶG は完全なＶ CCへ降下するよう切り換わ
る。
【００１３】ノードＮ５における電圧がグラウンドに戻
るよう切り換わった場合、ノードＮ６はＶCCへ切り換わ
る。このとき、ノードＮ６における電圧の上昇により、
ＶGは、キャパシタＣ２を通じて２ＶCCまでブーストラ
ップされる（ゼロ漂遊キャパシタンスＣS を仮定す
る）。そのゲート端子が２ＶCCの場合、トランジスタＭ
４は、ノードＮ４において完全なＶCC値を維持し、これ
はトランジスタＭ５をオフ状態とする。従って、ノード
Ｎ５における電圧がグラウンドへ切り換わったときに、
ＶG は２ＶCCへ切り換わる。駆動回路２００の出力は、
多数のワードライン駆動回路を駆動する。従って、信号
ＶG は、良好な大きさの漂遊キャパシタンスＣS （図４
に想像で示されている）を駆動しなければならない。こ
の漂遊キャパシタンスＣS は、キャパシタＣ２を有する
電圧デバイダを形成する。ＣS のキャパシタンスとほぼ
等しいキャパシタンスをＣ２に与えた場合、ノードＮ６
における電圧がグラウンドからＶCCへ切り換わると、ノ
ードＶG は、ＶCCの半分だけ上へブーストラップされる
（合計値１．５×ＶCCである）。トランジスタＭ５は、
ＶG における電圧がＶCC以下に移動することを許さない
から、ノードＮ６が低であるとき、キャパシティブデバ
イダの影響により、ＶG における電圧は、ＶCCと１．５
×ＶCCの間で交番される。従って、一旦、回路が切換え
を開始すると、それはＶG においてＶCCと１．５×ＶCC
の間で切り換わる所望の電圧を発生する。
るよう切り換わった場合、ノードＮ６はＶCCへ切り換わ
る。このとき、ノードＮ６における電圧の上昇により、
ＶGは、キャパシタＣ２を通じて２ＶCCまでブーストラ
ップされる（ゼロ漂遊キャパシタンスＣS を仮定す
る）。そのゲート端子が２ＶCCの場合、トランジスタＭ
４は、ノードＮ４において完全なＶCC値を維持し、これ
はトランジスタＭ５をオフ状態とする。従って、ノード
Ｎ５における電圧がグラウンドへ切り換わったときに、
ＶG は２ＶCCへ切り換わる。駆動回路２００の出力は、
多数のワードライン駆動回路を駆動する。従って、信号
ＶG は、良好な大きさの漂遊キャパシタンスＣS （図４
に想像で示されている）を駆動しなければならない。こ
の漂遊キャパシタンスＣS は、キャパシタＣ２を有する
電圧デバイダを形成する。ＣS のキャパシタンスとほぼ
等しいキャパシタンスをＣ２に与えた場合、ノードＮ６
における電圧がグラウンドからＶCCへ切り換わると、ノ
ードＶG は、ＶCCの半分だけ上へブーストラップされる
（合計値１．５×ＶCCである）。トランジスタＭ５は、
ＶG における電圧がＶCC以下に移動することを許さない
から、ノードＮ６が低であるとき、キャパシティブデバ
イダの影響により、ＶG における電圧は、ＶCCと１．５
×ＶCCの間で交番される。従って、一旦、回路が切換え
を開始すると、それはＶG においてＶCCと１．５×ＶCC
の間で切り換わる所望の電圧を発生する。
【００１４】最後に、本発明は、メモリ回路内のワード
ラインを駆動するための改善された方法と回路を提供す
る。本発明は、アイソレーショントランジスタのゲート
端子における電圧を瞬時にブーストラップして、完全な
論理高レベルがＷＬ駆動トランジスタのゲート端子へ伝
送されることを可能にしているる。これは、ＷＬ駆動ト
ランジスタのためのブーストラップバイアス電圧を最大
とし、その駆動能力を改善する。上の記述は本発明の特
別の実施形態の完全な記述であるが、様々な変形、変
更、および代替が使用され得る。本発明の範囲は、それ
故、記述された実施形態に限定されるべきでなく、特許
請求の範囲によって定められるべきである。
ラインを駆動するための改善された方法と回路を提供す
る。本発明は、アイソレーショントランジスタのゲート
端子における電圧を瞬時にブーストラップして、完全な
論理高レベルがＷＬ駆動トランジスタのゲート端子へ伝
送されることを可能にしているる。これは、ＷＬ駆動ト
ランジスタのためのブーストラップバイアス電圧を最大
とし、その駆動能力を改善する。上の記述は本発明の特
別の実施形態の完全な記述であるが、様々な変形、変
更、および代替が使用され得る。本発明の範囲は、それ
故、記述された実施形態に限定されるべきでなく、特許
請求の範囲によって定められるべきである。
【図１】一般的な従来のワードライン駆動回路の図。
【図２】本発明によるワードライン駆動回路。
【図３】本発明のワードライン駆動回路の動作を示すタ
イミング図。
イミング図。
【図４】ワードライン駆動回路の一実施形態をより詳細
に示す図。
に示す図。
１００ インバータ ２００ 駆動回路
Claims (7)
- 【請求項１】 ワードラインに接続された出力端子と、
入力端子と、ワードライン駆動回路とを有するワードラ
イン駆動回路において、 入力端子に接続された第１の端子を有するアイソレーシ
ョントランジスタと、 前記アイソレーショントランジスタの第２の端子に接続
されたゲート端子と、ブースト信号に接続された第１の
端子と、ワードラインに接続された第２の端子と、を有
するワードライン駆動トランジスタと、を備え、 前記アイソレーショントランジスタの前記ゲート端子に
おける電圧が瞬時に論理高電圧レベル以上にブーストさ
れることを特徴とするワードライン駆動回路。 - 【請求項２】 アイソレーショントランジスタのゲート
端子に接続された出力端子を有するアイソレーショント
ランジスタ駆動回路を更に備え、前記アイソレーション
トランジスタ駆動回路は、その出力端子における電圧を
前記論理高電圧レベルから該論理高電圧レベル以上の電
圧へ瞬時にブーストする、請求項１記載のワードライン
駆動回路。 - 【請求項３】 ワードライン駆動回路入力端子に接続さ
れた入力端子と、出力端子と、を有するインバータと、 前記インバータの前記出力端子に接続されたゲート端子
と、ワードラインに接続された第１の端子と、より低い
電源電圧に接続された第２の端子と、を有するプルダウ
ントランジスタを、更に備えた請求項２記載のワードラ
イン駆動回路。 - 【請求項４】 前記アイソレーショントランジスタ駆動
回路が、 クロス結合されたゲート・ドレイン端子と、より高い電
源電圧に接続されたソース端子と、を有する第１及び第
２のトランジスタと、 前記第１のトランジスタのドレイン端子に接続された第
１の端子を有する第１のキャパシタと、 前記第２のトランジスタのドレイン端子と前記アイソレ
ーショントランジスタ駆動回路の前記出力端子に接続さ
れた第１の端子を有する第２のキャパシタと、 前記第１のキャパシタの第２の端子に接続された入力端
子と、前記第２のキャパシタの第２の端子に接続された
出力端子と、を有するインバータと、を備え請求項２記
載のワードライン駆動回路。 - 【請求項５】 前記第１及び第２のトランジスタのそれ
ぞれに並列に接続された第１及び第２のダイオード接続
トランジスタを更に備える請求項４記載のワードライン
駆動回路。 - 【請求項６】 ワードライン駆動回路において、 入力選択信号を受け取る第１の端子と、第２の端子と、
ゲート端子と、を有する第１のトランジスタと、 ブースト信号を受け取る第１の端子と、ワードラインに
接続された第２の端子と、前記第１のトランジスタの前
記第２の端子に接続されたゲート端子と、を有する第２
のトランジスタと、 前記第１のトランジスタの前記第１の端子に接続された
入力端子と、出力端子と、を有するインバータと、 ワードラインに接続された第１の端子と、基準電圧に接
続された第２の端子と、前記インバータの前記出力に接
続されたゲート端子と、を有する第３のトランジスタ
と、 前記第１のトランジスタの前記ゲート端子に接続された
出力を有する駆動回路と、を備え、 前記駆動回路は、前記第１のトランジスタの前記ゲート
端子における電圧を、論理高基準電圧から該論理高基準
電圧以上の電圧に瞬時にブーストすることを特徴とする
ワードライン駆動回路。 - 【請求項７】 メモリ回路のワードラインを駆動する方
法において、 （Ａ） ワードラインを選択する段階と、 （Ｂ） 選択されたワードラインに対応するワードライ
ン駆動回路内部のアイソレーショントランジスタの入力
端子に論理高電圧を付与する段階と、 （Ｃ） 完全な論理高電圧をそのチャンネルにわたって
及びワードライン駆動トランジスタのゲート端子へ送る
ために、前記アイソレーショントランジスタのゲート端
子における電圧を前記論理高電圧以上の電圧に瞬時にブ
ーストする段階と、 （Ｄ） 前記アイソレーショントランジスタの前記ゲー
ト端子における前記電圧がその元の電圧レベルにまで戻
るよう減少された後に、前記ワードライン駆動トランジ
スタのドレイン端子における電圧を論理高電圧レベル以
上の電圧へブーストする段階と、を備えることを特徴と
するワードライン駆動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/630310 | 1996-04-10 | ||
| US08/630,310 US5737267A (en) | 1996-04-10 | 1996-04-10 | Word line driver circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125060A true JPH10125060A (ja) | 1998-05-15 |
Family
ID=24526668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9091780A Pending JPH10125060A (ja) | 1996-04-10 | 1997-04-10 | ワードライン駆動回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5737267A (ja) |
| EP (1) | EP0801396A3 (ja) |
| JP (1) | JPH10125060A (ja) |
| KR (1) | KR100282082B1 (ja) |
| CN (1) | CN1167987A (ja) |
| TW (1) | TW344818B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011044186A (ja) * | 2009-08-19 | 2011-03-03 | Oki Semiconductor Co Ltd | ワード線駆動装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19841445C2 (de) * | 1998-09-10 | 2002-04-25 | Infineon Technologies Ag | Halbleiter-Schaltungsanordnung |
| JP4439185B2 (ja) * | 2003-02-07 | 2010-03-24 | パナソニック株式会社 | 半導体記憶装置 |
| US7345946B1 (en) * | 2004-09-24 | 2008-03-18 | Cypress Semiconductor Corporation | Dual-voltage wordline drive circuit with two stage discharge |
| KR100656470B1 (ko) | 2006-02-07 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 드라이버 제어장치 및 방법 |
| US8599618B2 (en) * | 2011-12-02 | 2013-12-03 | Cypress Semiconductor Corp. | High voltage tolerant row driver |
| CN115691595B (zh) * | 2021-07-29 | 2024-07-05 | 长鑫存储技术有限公司 | 字线驱动器电路及存储器 |
| US12294366B2 (en) * | 2023-05-18 | 2025-05-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Level shifter with inside self-protection high bias generator |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3179848B2 (ja) * | 1992-03-27 | 2001-06-25 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH06267275A (ja) * | 1993-03-10 | 1994-09-22 | Fujitsu Ltd | センスアンプ制御回路及びセンスアンプ制御方法 |
| KR960011206B1 (ko) * | 1993-11-09 | 1996-08-21 | 삼성전자 주식회사 | 반도체메모리장치의 워드라인구동회로 |
-
1996
- 1996-04-10 US US08/630,310 patent/US5737267A/en not_active Expired - Lifetime
-
1997
- 1997-03-20 TW TW086103654A patent/TW344818B/zh active
- 1997-04-08 EP EP97105748A patent/EP0801396A3/en not_active Withdrawn
- 1997-04-09 KR KR1019970012990A patent/KR100282082B1/ko not_active Expired - Fee Related
- 1997-04-10 JP JP9091780A patent/JPH10125060A/ja active Pending
- 1997-04-10 CN CN97103778A patent/CN1167987A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011044186A (ja) * | 2009-08-19 | 2011-03-03 | Oki Semiconductor Co Ltd | ワード線駆動装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5737267A (en) | 1998-04-07 |
| CN1167987A (zh) | 1997-12-17 |
| KR970071824A (ko) | 1997-11-07 |
| TW344818B (en) | 1998-11-11 |
| EP0801396A3 (en) | 1998-12-16 |
| EP0801396A2 (en) | 1997-10-15 |
| KR100282082B1 (ko) | 2001-02-15 |
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