JPH022136A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH022136A JPH022136A JP14464788A JP14464788A JPH022136A JP H022136 A JPH022136 A JP H022136A JP 14464788 A JP14464788 A JP 14464788A JP 14464788 A JP14464788 A JP 14464788A JP H022136 A JPH022136 A JP H022136A
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- silicon film
- forming
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- semiconductor substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既要〕
サリサイドを採用した半導体装置を製造するのに好適な
方法に関し、 シリサイドを生成するのにシリコン半導体基板を費消し
ない構成を採ると共に不純物拡散の手段を工夫してｐｎ
接合の深さＸ、が大きくならないようにすることを目ｎ
勺とし 半導体基板上の絶縁膜にソース領域形成用窓及びドレイ
ン領域形成用窓を形成する工程と、次いで、該ソース領
域形成用窓並びに該ドレイン領域形成用窓を覆う不純物
含有シリコン膜を形成する工程と、次いで、全面にシリ
サイド化可能な金属膜を形成する工程と、次いで、該金
属膜と前記不純物含有シリコン膜とをシリサイド化し且
つ該不純物含有シリコン膜から不純物を前記半導体基板
に拡散してソース領域並びにドレイン領域を形成する為
の熱処理を行う工程とを含んでなるよう構成する。
方法に関し、 シリサイドを生成するのにシリコン半導体基板を費消し
ない構成を採ると共に不純物拡散の手段を工夫してｐｎ
接合の深さＸ、が大きくならないようにすることを目ｎ
勺とし 半導体基板上の絶縁膜にソース領域形成用窓及びドレイ
ン領域形成用窓を形成する工程と、次いで、該ソース領
域形成用窓並びに該ドレイン領域形成用窓を覆う不純物
含有シリコン膜を形成する工程と、次いで、全面にシリ
サイド化可能な金属膜を形成する工程と、次いで、該金
属膜と前記不純物含有シリコン膜とをシリサイド化し且
つ該不純物含有シリコン膜から不純物を前記半導体基板
に拡散してソース領域並びにドレイン領域を形成する為
の熱処理を行う工程とを含んでなるよう構成する。
本発明は、サリサイド（ｓｅ Ｉ ｆ−ａ Ｉ ｉｇｎ
ｅｄ ５ｉｌｉｃｉｄｅ：５ＡＬＩＣＩＤＥ）を採用
した半導体装置を製造するのに好適な方法に関する。
ｅｄ ５ｉｌｉｃｉｄｅ：５ＡＬＩＣＩＤＥ）を採用
した半導体装置を製造するのに好適な方法に関する。
半導体装置の微細化は急速に進展しつつあり、それに伴
い、コンタクト部分の低抵抗化、即ち、コンタクト抵抗
や拡散層抵抗の低抵抗化、また、浅い不純物拡散領域の
形成、更にまた、セルフ・アライメント方式の有効な利
用などが重要な問題になっていて、そのような問題に対
応できる技術が必要とされている。
い、コンタクト部分の低抵抗化、即ち、コンタクト抵抗
や拡散層抵抗の低抵抗化、また、浅い不純物拡散領域の
形成、更にまた、セルフ・アライメント方式の有効な利
用などが重要な問題になっていて、そのような問題に対
応できる技術が必要とされている。
近年のＭｉｓ （ｍｅｔａｌ １ｎｓｕｌａｔ。
ｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果半導体装
置に於いては、前記したような問題に対処する為、チタ
ン（Ｔｉ）やコバルト（ＣＯ）など高融点金属のシリサ
イドを材料としてセルフ・アライメント方式で電極を形
成する、所謂、サリサイド構造を採ったり、低加速エネ
ルギに依るイオン注入などが行われている。
置に於いては、前記したような問題に対処する為、チタ
ン（Ｔｉ）やコバルト（ＣＯ）など高融点金属のシリサ
イドを材料としてセルフ・アライメント方式で電極を形
成する、所謂、サリサイド構造を採ったり、低加速エネ
ルギに依るイオン注入などが行われている。
第８図乃至第１２図は従来技術を解説する為の工程要所
に於ける半導体装置の要部切断側面図を表し、以下、こ
れ等の図を参照しつつ説明する。
に於ける半導体装置の要部切断側面図を表し、以下、こ
れ等の図を参照しつつ説明する。
第８図参照
（１１例えば窒化シリコン（Ｓｆ３Ｎ４）膜を耐酸化性
マスクとする選択的熱酸化法を適用することに依り、ｐ
型シリコン半導体基板１上に二酸化シリコン（ＳｉＯ２
）からなるフィールド絶縁膜２を形成する。尚、実際に
は、フィールド絶縁膜２の下にはチャネル・カット領域
などが存在するのであるが、簡明にする為、省略されて
いる。
マスクとする選択的熱酸化法を適用することに依り、ｐ
型シリコン半導体基板１上に二酸化シリコン（ＳｉＯ２
）からなるフィールド絶縁膜２を形成する。尚、実際に
は、フィールド絶縁膜２の下にはチャネル・カット領域
などが存在するのであるが、簡明にする為、省略されて
いる。
（２）耐酸化性マスクとして用いた窒化シリコン膜その
他を除去してシリコン半導体基板１の素子形成領域を表
出させる。
他を除去してシリコン半導体基板１の素子形成領域を表
出させる。
（３）熱酸化法を適用することに依り、厚さ例えば１５
０ 〔人〕程度の二酸化シリコンからなるゲート絶縁膜
３を形成する。
０ 〔人〕程度の二酸化シリコンからなるゲート絶縁膜
３を形成する。
（４） 化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐ
。
。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、厚さ例えば３０００ （人〕程度の多結晶シ
リコン膜を形成する。
とに依り、厚さ例えば３０００ （人〕程度の多結晶シ
リコン膜を形成する。
（５）通常のフォト・リソグラフィ技術を適用すること
に依り、前記工程（４）で形成した多結晶シリコン膜の
パターニングを行ってゲート電極４を形成する。
に依り、前記工程（４）で形成した多結晶シリコン膜の
パターニングを行ってゲート電極４を形成する。
（６） イオン注入法を適用することに依り、Ａｓイ
オンの打ち込みを行ってｎ−型ソース領域６及びｎ−型
ドレイン領域７を形成する。
オンの打ち込みを行ってｎ−型ソース領域６及びｎ−型
ドレイン領域７を形成する。
このイオン注入の条件は、例えば、
ドーズ’ｆｔ ： Ｉ Ｘ Ｉ ０１３（ｃｍ−”）
加速エネルギ：６０［ＫｅＶ） である。
加速エネルギ：６０［ＫｅＶ） である。
ところで、ｎ−型ソース領域６及びｎ−型ドレイン領域
７は前記注入されたイオンを活性化する為の熱処理を行
わないと実際に動作し得るものとはならないが、この熱
処理は工程中の適当な時期に実施するか、或いは、他の
加工と兼ねて実施されるので、特には説明せず、イオン
打ち込みを行った段階で領域が形成されたものとして説
明する。また、シリコン半導体基板１の導電型がｎ型で
あれば、ソース領域６及びドレイン領域７はｐ″型にす
ることは云うまでもない。
７は前記注入されたイオンを活性化する為の熱処理を行
わないと実際に動作し得るものとはならないが、この熱
処理は工程中の適当な時期に実施するか、或いは、他の
加工と兼ねて実施されるので、特には説明せず、イオン
打ち込みを行った段階で領域が形成されたものとして説
明する。また、シリコン半導体基板１の導電型がｎ型で
あれば、ソース領域６及びドレイン領域７はｐ″型にす
ることは云うまでもない。
また、この段階でゲート電極４をマスクとしてゲート絶
縁Ｍ３のパターニングを実施して良い。
縁Ｍ３のパターニングを実施して良い。
（７１ＣＶＤ法を適用することに依り、厚さ例えば３５
００ （人〕程度の二酸化シリコン膜を形成する。
００ （人〕程度の二酸化シリコン膜を形成する。
（８） エツチング・ガスをＣＦ４＋ＣＨＦ３とする
反応性イオン・エツチング（ｒｅａｃｔｉｖｅｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、
前記工程（７）で形成した二酸化シリコン膜の異方性エ
ツチングを行ってシリコン半導体基板１の表面を露出さ
せる。
反応性イオン・エツチング（ｒｅａｃｔｉｖｅｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、
前記工程（７）で形成した二酸化シリコン膜の異方性エ
ツチングを行ってシリコン半導体基板１の表面を露出さ
せる。
これに依って、前記二酸化シリコン膜はゲート電極４の
側壁膜５を残し、他は全て除去される。
側壁膜５を残し、他は全て除去される。
第９図参照
（９） イオン注入法を適用することに依り、Ａｓイ
オンの打ち込みを行ってｎ＋型ソースｈ■域９及びｎ＋
型トドレイン領域１０形成する。
オンの打ち込みを行ってｎ＋型ソースｈ■域９及びｎ＋
型トドレイン領域１０形成する。
このイオン注入の条件は、例えば、
ドーズ量： ４ Ｘ １０１５（ｃｍ−”）加速エネル
ギニアＱ（ＫｅＶ） である。
ギニアＱ（ＫｅＶ） である。
これで、所謂、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ）構造が構成されたことになる。
ｄｒａｉｎ）構造が構成されたことになる。
第１Ｏ図参照
００）例えばスパッタリング法を適用することに依り、
厚さが例えば５００ 〔人〕程度であるチタン（Ｔｉ）
膜１２を形成する。
厚さが例えば５００ 〔人〕程度であるチタン（Ｔｉ）
膜１２を形成する。
第１１図参照
０υ ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎ
ｎｅａｌ）法を適用することに依り、チタン膜１２とシ
リコン半導体基板１及び多結晶シリコンからなるゲート
電極４と反応させる為の熱処理を行う。
ｎｅａｌ）法を適用することに依り、チタン膜１２とシ
リコン半導体基板１及び多結晶シリコンからなるゲート
電極４と反応させる為の熱処理を行う。
これに依ってチタン・シリサイドからなるソース電極１
３とドレイン電極１４とゲート電極１５が形成される。
３とドレイン電極１４とゲート電極１５が形成される。
第１２図参照
（ロ）例えば過酸化水素（Ｈ２０２） ：アンモニア
水（Ｎ Ｈ４０Ｈ） ：水（Ｈ２Ｏ） ＝１ ： １
： １からなるエッチャントに浸漬することに依り、前
記工程０υでチタン・シリサイドに変換されなかったチ
タン膜１２を除去する。
水（Ｎ Ｈ４０Ｈ） ：水（Ｈ２Ｏ） ＝１ ： １
： １からなるエッチャントに浸漬することに依り、前
記工程０υでチタン・シリサイドに変換されなかったチ
タン膜１２を除去する。
α急 この後、通常の技術を適用することに依り、例え
ば、燐珪酸ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ
ｇｌａｓｓ：ＰＳＧ）からなるパッシベーション膜や
アルミニラ１．（Ａｌｌりからなる電極・配線などを形
成して完成する。
ば、燐珪酸ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ
ｇｌａｓｓ：ＰＳＧ）からなるパッシベーション膜や
アルミニラ１．（Ａｌｌりからなる電極・配線などを形
成して完成する。
前記のようにして製造したＭＩＳ電界効果半導体装置で
は、低コンタクト抵抗、低拡散層抵抗は達成されるもの
の、電極であるシリサイドを生成させるのにシリコン半
導体基板の一部表面を費消する為、ソース電極及びドレ
イン電極はシリコン半導体基板中に入り込んだ状態に形
成されることになり、それに伴ってｐｎ接合の深さＸｊ
が大きくなってしまう。
は、低コンタクト抵抗、低拡散層抵抗は達成されるもの
の、電極であるシリサイドを生成させるのにシリコン半
導体基板の一部表面を費消する為、ソース電極及びドレ
イン電極はシリコン半導体基板中に入り込んだ状態に形
成されることになり、それに伴ってｐｎ接合の深さＸｊ
が大きくなってしまう。
これでは、折角、低加速エネルギのイオン注入を行って
浅いｐｎ接合を生成させたとしても、その努力は全く無
駄になってしまう。
浅いｐｎ接合を生成させたとしても、その努力は全く無
駄になってしまう。
本発明は、シリサイドを生成するのにシリコン半導体基
板を費消しない構成を採ると共に不純物拡散の手段を工
夫してｐｎ接合の深さＸ、が大きくならないようにする
。
板を費消しない構成を採ると共に不純物拡散の手段を工
夫してｐｎ接合の深さＸ、が大きくならないようにする
。
本発明に依る半導体装置の製造方法に於いては、半導体
基板（例えばｐ型シリコン半導体基板１）上の絶縁膜（
例えばフィールド絶縁膜２など）にソース領域形成用窓
及びドレイン領域形成用窓を形成する工程と、次いで、
該ソース領域形成用窓並びに該ドレイン領域形成用窓を
覆う不純物含有シリコン膜（例えば多結晶シリコン膜８
）を形成する工程と、次いで、全面にシリサイド化可能
な金属膜（例えばチタン膜１２）を形成する工程と、次
いで、該金属膜と前記不純物含有シリコン膜とをシリサ
イド化し且つ該不純物含有シリコン膜から不純物を前記
半導体基板に拡散してソース領域（例えばｎ＋＋ソース
領域９）並びにドレイン領域（例えばｎ＋型トドレイン
領域１０を形成する為の熱処理を行う工程とを含んでい
る。
基板（例えばｐ型シリコン半導体基板１）上の絶縁膜（
例えばフィールド絶縁膜２など）にソース領域形成用窓
及びドレイン領域形成用窓を形成する工程と、次いで、
該ソース領域形成用窓並びに該ドレイン領域形成用窓を
覆う不純物含有シリコン膜（例えば多結晶シリコン膜８
）を形成する工程と、次いで、全面にシリサイド化可能
な金属膜（例えばチタン膜１２）を形成する工程と、次
いで、該金属膜と前記不純物含有シリコン膜とをシリサ
イド化し且つ該不純物含有シリコン膜から不純物を前記
半導体基板に拡散してソース領域（例えばｎ＋＋ソース
領域９）並びにドレイン領域（例えばｎ＋型トドレイン
領域１０を形成する為の熱処理を行う工程とを含んでい
る。
前記手段を採ることに依り、シリサイドを生成させる際
に半導体基板は殆ど費消されることがなく、しかも、金
属膜とシリコン膜とをシリサイド化する際の熱処理で該
シリコン１ｌｆｉが含有する不純物を前記半導体基板に
拡散してソース領域及びドレイン領域を形成しているこ
とから浅いｐｎ接合を形成でき、また、サリサイドに起
因する低コンタクト抵抗、低拡散抵抗が得られることは
云うまでもなく、半導体装置の性能及び信頼性は向上す
る。
に半導体基板は殆ど費消されることがなく、しかも、金
属膜とシリコン膜とをシリサイド化する際の熱処理で該
シリコン１ｌｆｉが含有する不純物を前記半導体基板に
拡散してソース領域及びドレイン領域を形成しているこ
とから浅いｐｎ接合を形成でき、また、サリサイドに起
因する低コンタクト抵抗、低拡散抵抗が得られることは
云うまでもなく、半導体装置の性能及び信頼性は向上す
る。
第１図乃至第７図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。尚、第８図乃至第
１２図に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。尚、第８図乃至第
１２図に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
第１図参照
（１）図示の状態にするまでは第８図について説明した
従来技術に依る工程ｆｉｌ乃至（８）と全（変わりない
。
従来技術に依る工程ｆｉｌ乃至（８）と全（変わりない
。
第２図参照
（２１ＣＶＤ法を適用することに依り、厚さ例えば２０
０ 〔人〕〜５０００ （人〕程度、好ましくは１０
００ （人〕の多結晶シリコン膜８を形成する。
０ 〔人〕〜５０００ （人〕程度、好ましくは１０
００ （人〕の多結晶シリコン膜８を形成する。
（３） イオン注入法を適用することに依り、ドーズ
量例えばＩ Ｘ １０１５〜１０１６（Ｃｍ−”）程度
、加速エネルギ例えば７０（ＫｅＶ）として多結晶シリ
コン膜８にＡｓイオンの打ち込みを行う。
量例えばＩ Ｘ １０１５〜１０１６（Ｃｍ−”）程度
、加速エネルギ例えば７０（ＫｅＶ）として多結晶シリ
コン膜８にＡｓイオンの打ち込みを行う。
（４）スピン・コート法を適用することに依り、厚さ例
えば２ 〔μｍ〕のフォト・レジスト膜１１を形成する
。
えば２ 〔μｍ〕のフォト・レジスト膜１１を形成する
。
第３図参照
（５） エツチング・ガスをＣＦ、＋０２とするＲＩ
Ｅ法を適用することに依り、フォト・レジス１−膜１１
のエッチ・バックを行って多結晶シリコン膜８の一部を
表出させる。
Ｅ法を適用することに依り、フォト・レジス１−膜１１
のエッチ・バックを行って多結晶シリコン膜８の一部を
表出させる。
第４図参照
（６） エツチング・ガスをＣＣｌ４＋０２とするＲ
ＩＥ法を適用することに依り、フォト・レジスト膜１１
をマスクとして多結晶シリコン膜８のエツチングを行い
、ｎ−型ソース領域６及びｎ型ドレイン領域７の上に在
るものを残して他を除去する。
ＩＥ法を適用することに依り、フォト・レジスト膜１１
をマスクとして多結晶シリコン膜８のエツチングを行い
、ｎ−型ソース領域６及びｎ型ドレイン領域７の上に在
るものを残して他を除去する。
尚、この際、多結晶シリコンからなるゲート電極４も僅
かにエツチングされる。また、多結晶シリコン膜８は、
例えばｎ−型ソース領域６及びｎ′″型ドレイン領域７
の上に選択エピタキシャル成長させたシリコン膜及び選
択成長させた多結晶シリコン膜に代替することもできる
。
かにエツチングされる。また、多結晶シリコン膜８は、
例えばｎ−型ソース領域６及びｎ′″型ドレイン領域７
の上に選択エピタキシャル成長させたシリコン膜及び選
択成長させた多結晶シリコン膜に代替することもできる
。
第５図参照
（７）マグネトロン・スパンタリング堆積法を適用する
ことに依り、厚さ例えば５００ 〔人〕程度のチタン膜
１２を形成する。
ことに依り、厚さ例えば５００ 〔人〕程度のチタン膜
１２を形成する。
尚、チタン膜１２の厚さは多結晶シリコン膜８の２程度
にすることが望ましく、また、チタンを他の材料、例え
ばコハル１−（Ｃｏ）などに代えることができるのは云
うまでもない。
にすることが望ましく、また、チタンを他の材料、例え
ばコハル１−（Ｃｏ）などに代えることができるのは云
うまでもない。
第６図参照
（８）例えば熱源にタングステン・ランプなどを用いた
ラピッド・サーマル・アニール（ｒａｐｉｄ ｔｈｅ
ｒｍａｌ ａｎｎｅａｌ：ＲＴＡ）法を適用すること
に依り、温度を例えば６００（”Ｃ）〜６５０（”Ｃ）
、加熱時間を例えば６０〔秒〕としてチタン膜１２と多
結晶シリコン膜８及び多結晶シリコンのゲート電極４と
をシリサイド化する為の熱処理を行ってチタン・シリサ
イド（ＴｉＳｉＸ）からなるソース電極１３、ドレイン
電極１４、ゲート電極１５を形成する。
ラピッド・サーマル・アニール（ｒａｐｉｄ ｔｈｅ
ｒｍａｌ ａｎｎｅａｌ：ＲＴＡ）法を適用すること
に依り、温度を例えば６００（”Ｃ）〜６５０（”Ｃ）
、加熱時間を例えば６０〔秒〕としてチタン膜１２と多
結晶シリコン膜８及び多結晶シリコンのゲート電極４と
をシリサイド化する為の熱処理を行ってチタン・シリサ
イド（ＴｉＳｉＸ）からなるソース電極１３、ドレイン
電極１４、ゲート電極１５を形成する。
この熱処理に依り、ｎ″型ソース領域６及びｎ−型ドレ
イン領域７を構成する不純物は活性化され且つ多結晶シ
リコン膜８からはＡｓが拡散されてｎ＋型ソース領域９
及びｎ＋型ドレイン領域ｌＯが形成される。
イン領域７を構成する不純物は活性化され且つ多結晶シ
リコン膜８からはＡｓが拡散されてｎ＋型ソース領域９
及びｎ＋型ドレイン領域ｌＯが形成される。
尚、この工程で生成されるＴｉＳｉｘは０〈ｘ＜２であ
る。
る。
第７図参照
（９） エッチャントを前記と同様にＨ２Ｏ２＋ＮＨ
４０ＩＩ十Ｈ２０とするウェット・エツチング法を適用
することに依り、シリサイド化されなかった余分のチタ
ン膜１２を除去する。
４０ＩＩ十Ｈ２０とするウェット・エツチング法を適用
することに依り、シリサイド化されなかった余分のチタ
ン膜１２を除去する。
００）再びＲＴＡ法を適用することに依り、温度を例え
ば７００（”Ｃ）〜９００〔℃〕、加熱時間を例えば３
０〔秒〕としてシリサイド化を完全にする為の熱処理を
行う。このようにすると、工程（８）で生成したシリサ
イドが’ｌ’ ｉ Ｓ ｉχであったのに対し、良質な
ＴｉＳｉ２となる。
ば７００（”Ｃ）〜９００〔℃〕、加熱時間を例えば３
０〔秒〕としてシリサイド化を完全にする為の熱処理を
行う。このようにすると、工程（８）で生成したシリサ
イドが’ｌ’ ｉ Ｓ ｉχであったのに対し、良質な
ＴｉＳｉ２となる。
この工程及び前記工程（８）で実施した熱処理に依り、
ｎ−型ソース領域６及びｎ−型ドレイン領域７をなす不
純物の活性化及びｎ＋型ソース領域９及びｎ＋型ドレイ
ン領域ｌＯの形成は完全なものとなる。尚、このように
して完成されたｎ″″型ソース領域６及びｎ−型ドレイ
ン領域７の深さは約２０００ （人〕程度、また、ｎ＋
＋ソース領域９及びｎ＋型トドレイン領域１０深さは約
１０００ （人〕程度と従来技術に依った場合と比較す
ると浅くなっている。このようになる理由は、チタン膜
１２のシリサイド化にシリコン半導体基板ｌを殆ど費消
しないこと、そして、ｎ＋＋ソース領域９及びｎ＋型ト
ドレイン領域１０多結晶シリコン膜８からの不純物拡散
に依存していることなどが大きい。
ｎ−型ソース領域６及びｎ−型ドレイン領域７をなす不
純物の活性化及びｎ＋型ソース領域９及びｎ＋型ドレイ
ン領域ｌＯの形成は完全なものとなる。尚、このように
して完成されたｎ″″型ソース領域６及びｎ−型ドレイ
ン領域７の深さは約２０００ （人〕程度、また、ｎ＋
＋ソース領域９及びｎ＋型トドレイン領域１０深さは約
１０００ （人〕程度と従来技術に依った場合と比較す
ると浅くなっている。このようになる理由は、チタン膜
１２のシリサイド化にシリコン半導体基板ｌを殆ど費消
しないこと、そして、ｎ＋＋ソース領域９及びｎ＋型ト
ドレイン領域１０多結晶シリコン膜８からの不純物拡散
に依存していることなどが大きい。
αυ この後、通常の技術を通用することに依り、例え
ば、ＰＳＧからなるパンシペーション膜やＡｌからなる
電極・配線などを形成して完成する。
ば、ＰＳＧからなるパンシペーション膜やＡｌからなる
電極・配線などを形成して完成する。
前記実施例では、シリコン半導体基板１をｐ型として各
部分の導電型を設定しているが、これはシリコン半導体
基板１をはじめ全てを反対導電型に設定しても良いこと
は云うまでもない。
部分の導電型を設定しているが、これはシリコン半導体
基板１をはじめ全てを反対導電型に設定しても良いこと
は云うまでもない。
本発明に依る半導体装置の製造方法に於いては、半導体
基板上の絶縁膜に形成されているソース領域形成用窓及
びドレイン領域形成用窓をシリコン膜で覆い、そのシリ
コン膜と金属膜とを反応させてシリサイド化すると共に
該シリコン膜が含有する不純物を半導体基板に拡散して
ソース領域及びドレイン領域を形成している。
基板上の絶縁膜に形成されているソース領域形成用窓及
びドレイン領域形成用窓をシリコン膜で覆い、そのシリ
コン膜と金属膜とを反応させてシリサイド化すると共に
該シリコン膜が含有する不純物を半導体基板に拡散して
ソース領域及びドレイン領域を形成している。
前記構成を採ることに依り、シリサイドを生成させる際
に半導体基板は殆ど費消されるこ占がなく、しかも、シ
リサイド化する際の熱処理でシリコン膜から不純物を拡
散してソース領域及びドレイン領域を形成しているので
浅いｐｎ接合を形成でき、また、サリサイドを採用した
ことに起因する低コンタクト抵抗、低拡散抵抗が得られ
るのは勿論であり、半導体装置の性能及び信頼性は向上
する。
に半導体基板は殆ど費消されるこ占がなく、しかも、シ
リサイド化する際の熱処理でシリコン膜から不純物を拡
散してソース領域及びドレイン領域を形成しているので
浅いｐｎ接合を形成でき、また、サリサイドを採用した
ことに起因する低コンタクト抵抗、低拡散抵抗が得られ
るのは勿論であり、半導体装置の性能及び信頼性は向上
する。
第１図乃至第７図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第８図乃至
第１２図は従来例を説明する為の工程要所に於ける半導
体装置の要部切断側面図をそれぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２はフィー
ルド絶縁膜、３はゲート絶縁膜、４は多結晶シリコンか
らなるゲート電極、５は側壁膜、６はｎ−型ソース領域
、７はｎ−型ドレイン領域、８は多結晶シリコン膜、９
はｎ＋＋ソース領域、１０はｎ＋型ドレイン領−域、１
１はフォト・レジスト膜、１２はシリサイドを生成する
為のチタン１１り、１３はチタン・シリサイドからなる
ソース電極、１４はチタン・シリサイドからなるドレイ
ン電極、１５はゲート電極をそれぞれ示している。 第１図 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第２図 第３図 第７図 第８図 第５図 ら 第９図 ら 第１０図
要所に於ける半導体装置の要部切断側面図、第８図乃至
第１２図は従来例を説明する為の工程要所に於ける半導
体装置の要部切断側面図をそれぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２はフィー
ルド絶縁膜、３はゲート絶縁膜、４は多結晶シリコンか
らなるゲート電極、５は側壁膜、６はｎ−型ソース領域
、７はｎ−型ドレイン領域、８は多結晶シリコン膜、９
はｎ＋＋ソース領域、１０はｎ＋型ドレイン領−域、１
１はフォト・レジスト膜、１２はシリサイドを生成する
為のチタン１１り、１３はチタン・シリサイドからなる
ソース電極、１４はチタン・シリサイドからなるドレイ
ン電極、１５はゲート電極をそれぞれ示している。 第１図 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第２図 第３図 第７図 第８図 第５図 ら 第９図 ら 第１０図
Claims (1)
- 【特許請求の範囲】 半導体基板上の絶縁膜にソース領域形成用窓及びドレイ
ン領域形成用窓を形成する工程と、次いで、該ソース領
域形成用窓並びに該ドレイン領域形成用窓を覆う不純物
含有シリコン膜を形成する工程と、 次いで、全面にシリサイド化可能な金属膜を形成する工
程と、 次いで、該金属膜と前記不純物含有シリコン膜とをシリ
サイド化し且つ該不純物含有シリコン膜から不純物を前
記半導体基板に拡散してソース領域並びにドレイン領域
を形成する為の熱処理を行う工程と を含んでなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14464788A JPH022136A (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14464788A JPH022136A (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022136A true JPH022136A (ja) | 1990-01-08 |
Family
ID=15366938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14464788A Pending JPH022136A (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022136A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02288236A (ja) * | 1989-04-28 | 1990-11-28 | Nec Corp | 半導体素子構造およびその製造方法 |
| JPH04219928A (ja) * | 1990-12-20 | 1992-08-11 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0661254A (ja) * | 1992-08-07 | 1994-03-04 | Toshiba Corp | 半導体装置の製造方法 |
| US5668027A (en) * | 1991-10-16 | 1997-09-16 | Nippon Steel Semiconductor Corporation | Method of manufacturing a MOS transistor semiconductor device |
| US5705417A (en) * | 1996-06-19 | 1998-01-06 | Vanguard International Semiconductor Corporation | Method for forming self-aligned silicide structure |
-
1988
- 1988-06-14 JP JP14464788A patent/JPH022136A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02288236A (ja) * | 1989-04-28 | 1990-11-28 | Nec Corp | 半導体素子構造およびその製造方法 |
| JPH04219928A (ja) * | 1990-12-20 | 1992-08-11 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5668027A (en) * | 1991-10-16 | 1997-09-16 | Nippon Steel Semiconductor Corporation | Method of manufacturing a MOS transistor semiconductor device |
| JPH0661254A (ja) * | 1992-08-07 | 1994-03-04 | Toshiba Corp | 半導体装置の製造方法 |
| US5705417A (en) * | 1996-06-19 | 1998-01-06 | Vanguard International Semiconductor Corporation | Method for forming self-aligned silicide structure |
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