JPH10125865A - 半導体装置、半導体記憶装置、およびその製造方法 - Google Patents
半導体装置、半導体記憶装置、およびその製造方法Info
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- JPH10125865A JPH10125865A JP8272679A JP27267996A JPH10125865A JP H10125865 A JPH10125865 A JP H10125865A JP 8272679 A JP8272679 A JP 8272679A JP 27267996 A JP27267996 A JP 27267996A JP H10125865 A JPH10125865 A JP H10125865A
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Abstract
(57)【要約】
【課題】 メモリセルキャパシタおよびビット線コンタ
クト構造を、それぞれの自己整合開口部に形成する構成
のＤＲＡＭにおいて、工程数を増加させることなく、ビ
ット線コンタクトの抵抗を減少させる。 【解決手段】 ビット線コンタクトの一部を構成する自
己整合開口部を含むように、層間絶縁膜中にスルーホー
ルを形成し、前記スルーホール内壁に沿って導体膜を、
前記導体膜の上部が前記層間絶縁膜の上面において、前
記スルーホールの内側へ向かって側方に延在するよう
に、オーバーハング領域を形成し、ビット線を前記導体
膜と、かかるオーバーハング領域においてコンタクトさ
せる。
クト構造を、それぞれの自己整合開口部に形成する構成
のＤＲＡＭにおいて、工程数を増加させることなく、ビ
ット線コンタクトの抵抗を減少させる。 【解決手段】 ビット線コンタクトの一部を構成する自
己整合開口部を含むように、層間絶縁膜中にスルーホー
ルを形成し、前記スルーホール内壁に沿って導体膜を、
前記導体膜の上部が前記層間絶縁膜の上面において、前
記スルーホールの内側へ向かって側方に延在するよう
に、オーバーハング領域を形成し、ビット線を前記導体
膜と、かかるオーバーハング領域においてコンタクトさ
せる。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に少ない工程数で形成できる高集積化半導体記
憶装置の構造およびその製造方法に関する。ＤＲＡＭ
は、情報をキャパシタ中に電荷の形で蓄積する高速で揮
発性の半導体記憶装置であり、各々メモリセルキャパシ
タとこれに協働するメモリセルトランジスタとよりなる
メモリセルを、多数集積して構成されている。かかる構
成のＤＲＡＭは、単純な構成を有するため、微細化によ
り高い集積密度を実現するのに特に有利である。
関し、特に少ない工程数で形成できる高集積化半導体記
憶装置の構造およびその製造方法に関する。ＤＲＡＭ
は、情報をキャパシタ中に電荷の形で蓄積する高速で揮
発性の半導体記憶装置であり、各々メモリセルキャパシ
タとこれに協働するメモリセルトランジスタとよりなる
メモリセルを、多数集積して構成されている。かかる構
成のＤＲＡＭは、単純な構成を有するため、微細化によ
り高い集積密度を実現するのに特に有利である。
【０００２】
【従来の技術】しかし、１Ｇビットを超えるような大容
量のＤＲＡＭを構成しようとすると、微細化されたメモ
リセルキャパシタに十分な容量を確保するのが困難にな
る。この問題を回避するため、従来より様々な提案がな
されている。
量のＤＲＡＭを構成しようとすると、微細化されたメモ
リセルキャパシタに十分な容量を確保するのが困難にな
る。この問題を回避するため、従来より様々な提案がな
されている。
【０００３】例えば、本発明の出願人は、先にスタック
トフィンキャパシタを有するＤＲＡＭの構成およびその
製造方法を提案した（例えば米国特許５４１４６３６
等）。スタックトフィンキャパシタは、複数のフィンを
積層した構成のキャパシタ電極を有し、微細化に伴うキ
ャパシタ総面積の減少を補償することができる。
トフィンキャパシタを有するＤＲＡＭの構成およびその
製造方法を提案した（例えば米国特許５４１４６３６
等）。スタックトフィンキャパシタは、複数のフィンを
積層した構成のキャパシタ電極を有し、微細化に伴うキ
ャパシタ総面積の減少を補償することができる。
【０００４】しかし、かかる構成によっても、２５６Ｍ
ビットを超えるような記憶容量を実現しようとすると、
キャパシタの高さを増大させることが不可避となるが、
キャパシタの高さを増大させた場合、記憶装置集積回路
上のメモリセル領域と周辺回路領域との間に段差が生
じ、微細な電極あるいはコンタクトホールの露光が困難
になる問題が生じる。特に、スタックトフィンキャパシ
タ構成のＤＲＡＭを製造する場合、深いコンタクトホー
ルを露光およびパターニングする工程が不可欠になる
が、焦点深度の浅い高解像度光学系を使ってこのような
深いコンタクトホールを露光するのは非常に困難であ
る。
ビットを超えるような記憶容量を実現しようとすると、
キャパシタの高さを増大させることが不可避となるが、
キャパシタの高さを増大させた場合、記憶装置集積回路
上のメモリセル領域と周辺回路領域との間に段差が生
じ、微細な電極あるいはコンタクトホールの露光が困難
になる問題が生じる。特に、スタックトフィンキャパシ
タ構成のＤＲＡＭを製造する場合、深いコンタクトホー
ルを露光およびパターニングする工程が不可欠になる
が、焦点深度の浅い高解像度光学系を使ってこのような
深いコンタクトホールを露光するのは非常に困難であ
る。
【０００５】この問題を解決するため、本出願人は、先
にメモリセルトランジスタのドレイン領域に自己整合工
程により微細な開口部を形成し、かかる開口部において
前記ドレイン領域に、シリンダ状のキャパシタ電極をコ
ンタクトさせる構成のＤＲＡＭを提案した。かかる構成
のＤＲＡＭでは、キャパシタ電極は、基板上に形成され
た層間絶縁膜中を、前記層間絶縁膜中に形成されたスル
ーホールに沿って上方に延在するが、かかるスルーホー
ルは前記開口部よりは大きいため、スルーホールのパタ
ーニングの際に、前記開口部に対する合わせ余裕を考慮
する必要がない。また、かかるスルーホールの露光は、
深い焦点深度を有する低解像度光学系により行うことが
できる。
にメモリセルトランジスタのドレイン領域に自己整合工
程により微細な開口部を形成し、かかる開口部において
前記ドレイン領域に、シリンダ状のキャパシタ電極をコ
ンタクトさせる構成のＤＲＡＭを提案した。かかる構成
のＤＲＡＭでは、キャパシタ電極は、基板上に形成され
た層間絶縁膜中を、前記層間絶縁膜中に形成されたスル
ーホールに沿って上方に延在するが、かかるスルーホー
ルは前記開口部よりは大きいため、スルーホールのパタ
ーニングの際に、前記開口部に対する合わせ余裕を考慮
する必要がない。また、かかるスルーホールの露光は、
深い焦点深度を有する低解像度光学系により行うことが
できる。
【０００６】図１０は、上記従来のＤＲＡＭメモリセル
１０の構成を示す。図１０を参照するに、メモリセル１
０は、Ｓｉ基板１１の表面上のフィールド酸化膜１１Ａ
により画成された活性領域１１Ｂ上に形成されたメモリ
セルトランジスタを含むが、一方前記メモリセルトラン
ジスタは、通常のＤＲＡＭのメモリセルトランジスタと
同様な、前記活性領域１１Ｂ上にゲート酸化膜１２を介
して堆積されたポリシリコンゲートパターン１３を含
む。前記ポリシリコンゲートパターン１２はワード線の
一部を構成し、さらに前記活性領域１１Ｂ中には、前記
ゲートパターン１３に対応して形成されるチャネル領域
ＣＨの両側に、それぞれメモリセルトランジスタのソー
ス領域およびドレイン領域を構成する拡散領域１１Ｃお
よび１１Ｄが、ゲートパターン１３をマスクとして、自
己整合的に形成される。
１０の構成を示す。図１０を参照するに、メモリセル１
０は、Ｓｉ基板１１の表面上のフィールド酸化膜１１Ａ
により画成された活性領域１１Ｂ上に形成されたメモリ
セルトランジスタを含むが、一方前記メモリセルトラン
ジスタは、通常のＤＲＡＭのメモリセルトランジスタと
同様な、前記活性領域１１Ｂ上にゲート酸化膜１２を介
して堆積されたポリシリコンゲートパターン１３を含
む。前記ポリシリコンゲートパターン１２はワード線の
一部を構成し、さらに前記活性領域１１Ｂ中には、前記
ゲートパターン１３に対応して形成されるチャネル領域
ＣＨの両側に、それぞれメモリセルトランジスタのソー
ス領域およびドレイン領域を構成する拡散領域１１Ｃお
よび１１Ｄが、ゲートパターン１３をマスクとして、自
己整合的に形成される。
【０００７】その際、図１０の構造では、ポリシリコン
ゲートパターン１３は、その上面および側面をゲートパ
ターン１３の断面形状に対応した形状の絶縁膜１３Ｃに
より覆われ、その結果、隣接する一対のゲートパターン
１３の間には、それぞれソース領域１１Ｃおよびドレイ
ン領域１１Ｄを露出する開口部（１１Ｃ）C および（１
１Ｄ）C が、自己整合的に形成される。
ゲートパターン１３は、その上面および側面をゲートパ
ターン１３の断面形状に対応した形状の絶縁膜１３Ｃに
より覆われ、その結果、隣接する一対のゲートパターン
１３の間には、それぞれソース領域１１Ｃおよびドレイ
ン領域１１Ｄを露出する開口部（１１Ｃ）C および（１
１Ｄ）C が、自己整合的に形成される。
【０００８】かかる自己整合開口部（１１Ｃ）C および
（１１Ｄ）C を含む構造上には、薄いＳｉＮ膜１４およ
び厚い層間絶縁膜１５が順次堆積され、さらに層間絶縁
膜１５中には、前記拡散領域１１Ｃ，１１Ｄに対応して
スルーホール１５Ａが、ＲＩＥ法により形成される。こ
のようにして形成されたスルーホール１５Ａでは、その
底部において、前記ＳｉＮ膜１４のうち、前記開口部
（１１Ｃ）C あるいは（１１Ｄ）C を介して拡散領域１
１Ｃあるいは１１Ｄに直接に接する部分が露出するが、
かかる露出したＳｉＮ膜１４を除去した後でポリシリコ
ンを堆積することにより、前記スルーホール１５Ａに沿
って延在し前記拡散領域１１Ｃあるいは１１Ｄにコンタ
クトするポリシリコン膜１６が形成される。
（１１Ｄ）C を含む構造上には、薄いＳｉＮ膜１４およ
び厚い層間絶縁膜１５が順次堆積され、さらに層間絶縁
膜１５中には、前記拡散領域１１Ｃ，１１Ｄに対応して
スルーホール１５Ａが、ＲＩＥ法により形成される。こ
のようにして形成されたスルーホール１５Ａでは、その
底部において、前記ＳｉＮ膜１４のうち、前記開口部
（１１Ｃ）C あるいは（１１Ｄ）C を介して拡散領域１
１Ｃあるいは１１Ｄに直接に接する部分が露出するが、
かかる露出したＳｉＮ膜１４を除去した後でポリシリコ
ンを堆積することにより、前記スルーホール１５Ａに沿
って延在し前記拡散領域１１Ｃあるいは１１Ｄにコンタ
クトするポリシリコン膜１６が形成される。
【０００９】さらに、前記ポリシリコン膜１６上にはＴ
ａ2 Ｏ5 や（Ｂａ，Ｓｒ）ＴｉＯ3等の薄い誘電体膜１
７が堆積され、さらにかかる誘電体膜１７上に、前記ス
ルーホール１５Ａに対応して形成される凹部を埋めるよ
うに厚くポリシリコンを堆積することにより、ポリシリ
コン領域１８が形成される。また、前記ドレイン領域１
１Ｄに対応して形成されたポリシリコン領域１８は層間
絶縁膜１５上に突出し、絶縁膜１９により覆われる。一
方、前記ソース領域１１Ｃに対応して形成されたポリシ
リコン領域１８上には、ビット線２０が形成されるが、
ビット線２０は前記ポリシリコン領域１８に対応するポ
リシリコン膜１６を介して前記ソース領域１１Ｃにコン
タクトする。換言すると、前記ソース領域１１Ｃに対応
するポリシリコン膜１６は、ソース領域１１Ｃをビット
線２０に接続するビット線コンタクト構造Ｌとして作用
する。
ａ2 Ｏ5 や（Ｂａ，Ｓｒ）ＴｉＯ3等の薄い誘電体膜１
７が堆積され、さらにかかる誘電体膜１７上に、前記ス
ルーホール１５Ａに対応して形成される凹部を埋めるよ
うに厚くポリシリコンを堆積することにより、ポリシリ
コン領域１８が形成される。また、前記ドレイン領域１
１Ｄに対応して形成されたポリシリコン領域１８は層間
絶縁膜１５上に突出し、絶縁膜１９により覆われる。一
方、前記ソース領域１１Ｃに対応して形成されたポリシ
リコン領域１８上には、ビット線２０が形成されるが、
ビット線２０は前記ポリシリコン領域１８に対応するポ
リシリコン膜１６を介して前記ソース領域１１Ｃにコン
タクトする。換言すると、前記ソース領域１１Ｃに対応
するポリシリコン膜１６は、ソース領域１１Ｃをビット
線２０に接続するビット線コンタクト構造Ｌとして作用
する。
【００１０】これに対し、ドレイン領域１１Ｄとコンタ
クトするポリシリコン膜１６は、誘電体膜１７およびポ
リシリコン領域１８と共に、メモリセルトランジスタの
ドレイン領域に接続されたメモリセルキャパシタＣを形
成する。かかる構成のメモリセル１０では、開口部（１
１Ｃ）C ，（１１Ｄ）C が自己整合的に形成されるた
め、開口部（１１Ｃ）C ，（１１Ｄ）C を形成する際に
マスク工程が不要で、マスク合わせのための余裕を設け
る必要がなくなる。換言すると、開口部（１１Ｃ）C ，
（１１Ｄ）C は、高集積化に対応して必要なだけ小さく
形成することができる。さらに、開口部（１１Ｃ）C ，
（１１Ｄ）C を形成する際にマスクが不要なため、製造
スループットも大きく向上する。また、電極２０が平坦
化された層間絶縁膜１５の表面に形成されるため、サブ
ミクロンルールの微細な配線パターンの形成が容易にな
る。
クトするポリシリコン膜１６は、誘電体膜１７およびポ
リシリコン領域１８と共に、メモリセルトランジスタの
ドレイン領域に接続されたメモリセルキャパシタＣを形
成する。かかる構成のメモリセル１０では、開口部（１
１Ｃ）C ，（１１Ｄ）C が自己整合的に形成されるた
め、開口部（１１Ｃ）C ，（１１Ｄ）C を形成する際に
マスク工程が不要で、マスク合わせのための余裕を設け
る必要がなくなる。換言すると、開口部（１１Ｃ）C ，
（１１Ｄ）C は、高集積化に対応して必要なだけ小さく
形成することができる。さらに、開口部（１１Ｃ）C ，
（１１Ｄ）C を形成する際にマスクが不要なため、製造
スループットも大きく向上する。また、電極２０が平坦
化された層間絶縁膜１５の表面に形成されるため、サブ
ミクロンルールの微細な配線パターンの形成が容易にな
る。
【００１１】
【発明が解決しようとする課題】しかし、図１０のよう
な構成では、ビット線コンタクト構造Ｌを形成するポリ
シリコン膜１６とビット線パターン２０との接触面積が
非常に限られてしまい、このためビット線コンタクト構
造Ｌの抵抗が大きくなってしまう問題点が生じていた。
な構成では、ビット線コンタクト構造Ｌを形成するポリ
シリコン膜１６とビット線パターン２０との接触面積が
非常に限られてしまい、このためビット線コンタクト構
造Ｌの抵抗が大きくなってしまう問題点が生じていた。
【００１２】同様な問題は、一般の半導体装置でも、コ
ンタクトホールの底面および側壁に沿ってアモルファス
あるいはポリシリコン膜等の導電膜を形成し、かかる導
電膜に配線パターンをコンタクトさせる場合に生じるこ
とが多い。図１１（Ａ）〜（Ｃ）は、かかる一般的なコ
ンタクトホールの形成工程を示す。
ンタクトホールの底面および側壁に沿ってアモルファス
あるいはポリシリコン膜等の導電膜を形成し、かかる導
電膜に配線パターンをコンタクトさせる場合に生じるこ
とが多い。図１１（Ａ）〜（Ｃ）は、かかる一般的なコ
ンタクトホールの形成工程を示す。
【００１３】まず図１１（Ａ）を参照するに、例えば拡
散領域１Ａが形成されたＳｉ基板１上に、ＳｉＯ2 ある
いはＢＰＳＧ等よりなる絶縁膜２が形成され、さらにか
かる絶縁膜２中に、コンタクトホール２Ａが、前記拡散
領域１Ａを露出するように形成される。さらに、その上
にドープされた導電性アモルファスシリコンあるいはポ
リシリコンよりなる導電膜３が、ＣＶＤ法により、前記
コンタクトホール２Ａの底部および側壁に沿って形成さ
れる。すなわち、導電膜３は、コンタクトホール２Ａの
底部において、前記基板１中の拡散領域１Ａと２次元的
に接触する。
散領域１Ａが形成されたＳｉ基板１上に、ＳｉＯ2 ある
いはＢＰＳＧ等よりなる絶縁膜２が形成され、さらにか
かる絶縁膜２中に、コンタクトホール２Ａが、前記拡散
領域１Ａを露出するように形成される。さらに、その上
にドープされた導電性アモルファスシリコンあるいはポ
リシリコンよりなる導電膜３が、ＣＶＤ法により、前記
コンタクトホール２Ａの底部および側壁に沿って形成さ
れる。すなわち、導電膜３は、コンタクトホール２Ａの
底部において、前記基板１中の拡散領域１Ａと２次元的
に接触する。
【００１４】次に、導電膜３は、図１１（Ａ）に示す化
学機械研磨（ＣＭＰ）工程により、絶縁膜２上に堆積さ
れた部分が除去され、得られた構造上にＳｉＯ2 膜４
が、図１１（Ｂ）に示すように堆積される。図１１
（Ｂ）よりわかるように、ＳｉＯ2膜４は、前記導電膜
３上に前記コンタクトホール２Ａに対応して形成された
凹部を埋めるように堆積される。
学機械研磨（ＣＭＰ）工程により、絶縁膜２上に堆積さ
れた部分が除去され、得られた構造上にＳｉＯ2 膜４
が、図１１（Ｂ）に示すように堆積される。図１１
（Ｂ）よりわかるように、ＳｉＯ2膜４は、前記導電膜
３上に前記コンタクトホール２Ａに対応して形成された
凹部を埋めるように堆積される。
【００１５】次に、図１１（Ｃ）の工程において、前記
ＳｉＯ2 膜４に、前記コンタクトホール２Ａ側壁に沿っ
て形成された導電膜３を露出するように、開口部４Ａが
形成され、さらに前記ＳｉＯ2 膜４上に、前記開口部４
Ａを含むように導電性ポリシリコン電極パターン５が堆
積される。
ＳｉＯ2 膜４に、前記コンタクトホール２Ａ側壁に沿っ
て形成された導電膜３を露出するように、開口部４Ａが
形成され、さらに前記ＳｉＯ2 膜４上に、前記開口部４
Ａを含むように導電性ポリシリコン電極パターン５が堆
積される。
【００１６】しかし、かかる構成のコンタクト構造で
は、前記導電膜３と電極パターン５とのコンタクトが、
図１１（Ｃ）中円で囲んだ領域に限定されるため、図１
０の構造と同様に、コンタクト抵抗が高くなる問題点が
避けられない。そこで、本発明は、上記の課題を解決し
た半導体装置およびその製造方法を提供することを概括
的目的とする。
は、前記導電膜３と電極パターン５とのコンタクトが、
図１１（Ｃ）中円で囲んだ領域に限定されるため、図１
０の構造と同様に、コンタクト抵抗が高くなる問題点が
避けられない。そこで、本発明は、上記の課題を解決し
た半導体装置およびその製造方法を提供することを概括
的目的とする。
【００１７】本発明のより具体的な課題は、コンタクト
抵抗を低減した半導体装置およびかかる半導体装置の製
造方法を提供することにある。本発明の別の課題は、工
程数を増加させることなくビット線コンタクトの抵抗を
低減できる半導体記憶装置およびその製造方法を提供す
ることにある。
抵抗を低減した半導体装置およびかかる半導体装置の製
造方法を提供することにある。本発明の別の課題は、工
程数を増加させることなくビット線コンタクトの抵抗を
低減できる半導体記憶装置およびその製造方法を提供す
ることにある。
【００１８】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、基板上に、第１の絶縁
膜を形成する工程と、前記第１の絶縁膜上にマスク層を
形成する工程と、前記第１の絶縁膜表面を露出する開口
部を形成するように前記マスク層をパターニングする工
程と、前記第１の絶縁膜を、前記マスク層よりも速いエ
ッチングレートで除去できるエッチャントを前記開口部
に作用させ、前記第１の絶縁膜中に、前記開口部に対応
したコンタクトホールを形成し、前記コンタクトホール
において、前記マスク層側面が前記第１の絶縁層側面に
対してオーバーハングに残るようにする工程と、前記コ
ンタクトホールの側面、前記コンタクトホールの底面、
前記マスク層のうち、前記オーバーハングを形成する部
分、および前記コンタクトホール外の前記マスク層上を
覆うように、導電膜を気相成長法により堆積する工程
と、少なくとも前記コンタクトホール上および前記コン
タクトホール近傍において、前記導電膜および前記マス
ク層を、前記第１の絶縁膜が露出するまで順次除去し、
前記導電膜をオーバーハング状態で残す工程と、前記オ
ーバーハングになった導電膜と積極的に接触するよう
に、導体膜を被着形成する工程とを有する半導体装置の
製造方法により、または請求項２に記載したように、前
記導電膜およびマスク層を除去する工程は、前記導電膜
および前記マスク層を、前記第１の絶縁膜が露出するま
で、化学機械研磨する工程を含むことを特徴とする請求
項１記載の半導体装置の製造方法により、または請求項
３に記載したように、前記導電膜およびマスク層を除去
する工程は、前記導電膜およびマスク層をエッチバック
する工程を含むことを特徴とする請求項１記載の半導体
装置の製造方法により、または請求項４に記載したよう
に、前記コンタクトホールを形成する工程は、ＨＦをエ
ッチャントとして使ったウェットエッチング法により実
行されることを特徴とする請求項１〜３のうち、いずれ
か一項記載の半導体装置の製造方法により、または請求
項５に記載したように、前記コンタクトホールを形成す
る工程は、緩衝ＨＦ溶液をエッチャントとして使ったウ
ェットエッチング法により実行されることを特徴とする
請求項１〜３のうち、いずれか一項記載の半導体装置の
製造方法により、または請求項６に記載したように、前
記マスク層はポリシリコン、アモルファスシリコンおよ
びＳｉＮよりなる群から選ばれることを特徴とする請求
項１〜５のうちいずれか一項記載の半導体装置の製造方
法により、または請求項７に記載したように、基板と、
前記基板上に、基板表面を露出するように形成された絶
縁膜と、前記絶縁膜中に形成されたコンタクトホールと
を含む半導体装置において、前記コンタクトホール中に
は、前記コンタクトホール側壁面および底面に沿って導
体膜が形成されており、前記導体膜は、前記絶縁膜の表
面に対応する位置においてコンタクトホール内側に向か
って実質的に水平に延在するオーバーハング部を含み、
前記絶縁膜上には、前記オーバーハング部と密接に接触
する配線パターンが形成されることを特徴とする半導体
装置により、または請求項８に記載したように、前記絶
縁膜上には、前記オーバーハング部を露出する開口部を
形成された別の絶縁膜が形成され、前記配線パターン
は、前記別の絶縁膜上に、前記開口部において前記オー
バーハング部と接触するように形成されることを特徴と
する請求項７記載の半導体装置により、または請求項９
に記載したように、半導体基板上に、ゲート酸化膜を介
して形成されたゲートパターンと、前記半導体基板中
に、前記ゲートパターンの一の側に隣接するように形成
された第１の拡散領域と、前記半導体基板中に、前記ゲ
ートパターンの他の側に隣接するように形成された第２
の拡散領域とよりなるメモリセルトランジスタと、前記
第１の拡散領域にコンタクトするメモリセルキャパシタ
とを含むメモリセルを配設した半導体記憶装置の製造方
法において、前記ゲートパターンの上面および側面を、
前記ゲートパターンの断面形状に対応した形状の絶縁膜
により覆い、一対の、互いに隣接する前記ゲートパター
ンの間に、それぞれ前記第１および第２の拡散領域を露
出する第１および第２の開口部を、前記第１および第２
の開口部の各々が、前記ゲートパターンを覆う前記絶縁
膜で画成されるように自己整合的に形成する工程と；前
記半導体層上に、前記ゲートパターンを埋めるように層
間絶縁膜を堆積する工程と；前記層間絶縁膜上にマスク
層を形成する工程と；前記マスク層に、前記第１および
第２の開口部にそれぞれ対応した第３および第４の開口
部を、前記層間絶縁膜表面が露出するように形成する工
程と；前記マスク層をマスクとして前記層間絶縁膜をエ
ッチングし、前記第３および第４の開口部にそれぞれ対
応した第１および第２のスルーホールを、前記第１のス
ルーホールが前記第３の開口部よりも大きい径を有し、
また前記２のスルーホールが前記第４の開口部よりも大
きい径を有するように、また前記第１のスルーホールが
前記第１の拡散領域を露出するように、さらに前記第２
のスルーホールが前記第２の拡散領域を露出するように
形成する工程と；導体膜を、前記導体膜が前記第１およ
び第２のスルーホールの内壁および前記露出された第１
および第２の拡散領域、さらに前記マスク層の露出面を
覆うように堆積する工程と；前記導体層のうち、前記マ
スク層上に位置する部分および前記マスク層を、前記層
間絶縁膜の表面が露出するまで順次除去し、前記第１お
よび第２のスルーホール内に、ぞれぞれのスルーホール
内側形状に対応した第１および第２の導体パターンを、
第１および第２のスルーホールのいずれもが、前記層間
絶縁膜表面に対応する位置において、スルーホール内側
に向かって実質的に基板主面に平行に延在するオーバー
ハング部を含むように形成する工程と；前記第１および
第２の導体パターン上に、誘電体膜を一様に堆積する工
程と；前記第１および第２のスルーホール中において、
誘電体膜上に導体層を堆積する工程と；前記層間絶縁膜
表面上において、前記導体膜および前記誘電体膜をパタ
ーニングし、前記導体膜および前記誘電体膜から、キャ
パシタ対向電極およびキャパシタ誘電体膜を、前記第１
のスルーホールにおいて前記第１の導体パターンおよび
前記キャパシタ対向電極が前記キャパシタ誘電体膜を挟
持するように、それぞれ形成する工程とよりなり、前記
層間絶縁膜表面上において前記導体膜および前記誘電体
膜をパターニングする工程は、前記第２のスルーホール
において、前記第２の導体パターンのオーバーハング部
を露出させする工程をさらに含み、前記露出した第２の
導体パターンのオーバーハング部に、ビット線パターン
をコンタクトさせることを特徴とする、半導体記憶装置
の製造方法により、または請求項１０に記載したよう
に、前記導体層および前記マスク層を順次除去する工程
は、化学機械研磨法により実行されることを特徴とする
請求項９記載の半導体記憶装置の製造方法により、また
は請求項１１に記載したように、前記導体層および前記
マスク層を順次除去する工程は、前記導体層およびマス
ク層をエッチバックする工程を含むことを特徴とする請
求項９記載の半導体記憶装置の製造方法により、または
請求項１２に記載したように、前記第１および第２のス
ルーホールを形成する工程は、前記層間絶縁膜をＨＦを
使ったウェットエッチングにより実行されることを特徴
とする請求項９〜１１のうち、いずれか一項記載の半導
体記憶装置の製造方法により、または請求項１３に記載
したように、前記マスク層は、ポリシリコン、アモルフ
ァスシリコンおよびＳｉＮよりなる群から選ばれること
を特徴とする請求項９〜１１のうち、いずれか一項記載
の半導体記憶装置の製造方法により、または請求項１４
に記載したように、半導体基板と；前記半導体基板上に
形成され、ワード線を構成するゲートパターンと；前記
半導体基板と前記ゲートパターンとの間に介在するゲー
ト絶縁膜と；前記半導体基板中、前記ゲートパターンの
両側に形成された第１および第２の拡散領域と；前記ゲ
ートパターン上に、前記ゲートパターンの断面形状に対
応して、前記ゲートパターンの上面および両側面を覆う
ように形成された第１の層間絶縁膜と；前記第１の層間
絶縁膜により画成され、前記第１の拡散領域を露出する
第１の自己整合開口部と；前記第１の層間絶縁膜により
画成され、前記第２の拡散領域を露出する第２の自己整
合開口部と；前記半導体基板上に、前記ゲートパターン
および前記第１の層間絶縁膜を覆うように形成された第
２の層間絶縁膜と；前記第２の層間絶縁膜中に形成さ
れ、それぞれ前記第１および第２の開口部を露出する第
１および第２のスルーホールと；前記第１のスルーホー
ル中に側壁に沿って形成され、前記第１のスルーホール
の底部において前記第１の開口部を介して前記第１の拡
散領域とコンタクトする第１の導体パターンと；前記第
２のスルーホール中に側壁に沿って形成され、前記第２
のスルーホールの底部において前記第２の開口部を介し
て前記第２の拡散領域とコンタクトする第２の導体パタ
ーンと；前記第１の導体パターンを覆うように形成され
た第１の誘電体膜と；前記第２の導体パターンを覆うよ
うに形成された第２の誘電体膜と；前記第１の誘電体パ
ターンを覆うように形成され、前記第１のスルーホール
を埋める第１の導体プラグと；前記第２の誘電体パター
ンを覆うように形成され、前記第２のする−ホールを埋
める第２の導体プラグと；前記第２の層間絶縁膜上に形
成され、前記第２の導体パターンとコンタクトし、前記
第２の導体パターンを介して前記第２の拡散領域に電気
的に接続されるビット線パターンとよりなり、前記第１
の導体パターン，第１の誘電体膜および第１の導体プラ
グはメモリセルキャパシタを形成し、少なくとも前記第
２の導体パターンは、前記第２の層間絶縁膜の表面に実
質的に一致する露出面を有し、前記第２の層間絶縁膜の
表面に対応する位置において、前記第２のスルーホール
の内側に向かって側方に延在するオーバーハング部を形
成し、前記オーバーハング部の上面が前記露出面を形成
することを特徴とする半導体記憶装置により、または請
求項１５に記載したように、前記オーバーハング部にお
いて、前記第２の導体パターンは、前記第２のスルーホ
ールの内径に対応する外径と、前記外径よりも実質的に
小さい内径とを有することを特徴とする請求項１４記載
の半導体記憶装置により、または請求項１６に記載した
ように、前記第２の層間絶縁膜は、実質的に平坦化され
た表面を有することを特徴とする請求項１４記載の半導
体記憶装置により、または請求項１７に記載したよう
に、前記第１の層間絶縁膜も、前記第２の層間絶縁膜の
表面に対応する位置において、前記第１のスルーホール
の内側に向かって側方に延在する別のオーバーハング部
を形成し、前記別のオーバーハング部の上面は前記第１
の誘電体膜に覆われ、さらに前記別のオーバーハング部
上の前記第１の誘電体膜の上面は、前記第１の導体プラ
グから連続する導体パターンにより覆われていることを
特徴とする請求項１４記載の半導体記憶装置により、解
決する。
を、請求項１に記載したように、基板上に、第１の絶縁
膜を形成する工程と、前記第１の絶縁膜上にマスク層を
形成する工程と、前記第１の絶縁膜表面を露出する開口
部を形成するように前記マスク層をパターニングする工
程と、前記第１の絶縁膜を、前記マスク層よりも速いエ
ッチングレートで除去できるエッチャントを前記開口部
に作用させ、前記第１の絶縁膜中に、前記開口部に対応
したコンタクトホールを形成し、前記コンタクトホール
において、前記マスク層側面が前記第１の絶縁層側面に
対してオーバーハングに残るようにする工程と、前記コ
ンタクトホールの側面、前記コンタクトホールの底面、
前記マスク層のうち、前記オーバーハングを形成する部
分、および前記コンタクトホール外の前記マスク層上を
覆うように、導電膜を気相成長法により堆積する工程
と、少なくとも前記コンタクトホール上および前記コン
タクトホール近傍において、前記導電膜および前記マス
ク層を、前記第１の絶縁膜が露出するまで順次除去し、
前記導電膜をオーバーハング状態で残す工程と、前記オ
ーバーハングになった導電膜と積極的に接触するよう
に、導体膜を被着形成する工程とを有する半導体装置の
製造方法により、または請求項２に記載したように、前
記導電膜およびマスク層を除去する工程は、前記導電膜
および前記マスク層を、前記第１の絶縁膜が露出するま
で、化学機械研磨する工程を含むことを特徴とする請求
項１記載の半導体装置の製造方法により、または請求項
３に記載したように、前記導電膜およびマスク層を除去
する工程は、前記導電膜およびマスク層をエッチバック
する工程を含むことを特徴とする請求項１記載の半導体
装置の製造方法により、または請求項４に記載したよう
に、前記コンタクトホールを形成する工程は、ＨＦをエ
ッチャントとして使ったウェットエッチング法により実
行されることを特徴とする請求項１〜３のうち、いずれ
か一項記載の半導体装置の製造方法により、または請求
項５に記載したように、前記コンタクトホールを形成す
る工程は、緩衝ＨＦ溶液をエッチャントとして使ったウ
ェットエッチング法により実行されることを特徴とする
請求項１〜３のうち、いずれか一項記載の半導体装置の
製造方法により、または請求項６に記載したように、前
記マスク層はポリシリコン、アモルファスシリコンおよ
びＳｉＮよりなる群から選ばれることを特徴とする請求
項１〜５のうちいずれか一項記載の半導体装置の製造方
法により、または請求項７に記載したように、基板と、
前記基板上に、基板表面を露出するように形成された絶
縁膜と、前記絶縁膜中に形成されたコンタクトホールと
を含む半導体装置において、前記コンタクトホール中に
は、前記コンタクトホール側壁面および底面に沿って導
体膜が形成されており、前記導体膜は、前記絶縁膜の表
面に対応する位置においてコンタクトホール内側に向か
って実質的に水平に延在するオーバーハング部を含み、
前記絶縁膜上には、前記オーバーハング部と密接に接触
する配線パターンが形成されることを特徴とする半導体
装置により、または請求項８に記載したように、前記絶
縁膜上には、前記オーバーハング部を露出する開口部を
形成された別の絶縁膜が形成され、前記配線パターン
は、前記別の絶縁膜上に、前記開口部において前記オー
バーハング部と接触するように形成されることを特徴と
する請求項７記載の半導体装置により、または請求項９
に記載したように、半導体基板上に、ゲート酸化膜を介
して形成されたゲートパターンと、前記半導体基板中
に、前記ゲートパターンの一の側に隣接するように形成
された第１の拡散領域と、前記半導体基板中に、前記ゲ
ートパターンの他の側に隣接するように形成された第２
の拡散領域とよりなるメモリセルトランジスタと、前記
第１の拡散領域にコンタクトするメモリセルキャパシタ
とを含むメモリセルを配設した半導体記憶装置の製造方
法において、前記ゲートパターンの上面および側面を、
前記ゲートパターンの断面形状に対応した形状の絶縁膜
により覆い、一対の、互いに隣接する前記ゲートパター
ンの間に、それぞれ前記第１および第２の拡散領域を露
出する第１および第２の開口部を、前記第１および第２
の開口部の各々が、前記ゲートパターンを覆う前記絶縁
膜で画成されるように自己整合的に形成する工程と；前
記半導体層上に、前記ゲートパターンを埋めるように層
間絶縁膜を堆積する工程と；前記層間絶縁膜上にマスク
層を形成する工程と；前記マスク層に、前記第１および
第２の開口部にそれぞれ対応した第３および第４の開口
部を、前記層間絶縁膜表面が露出するように形成する工
程と；前記マスク層をマスクとして前記層間絶縁膜をエ
ッチングし、前記第３および第４の開口部にそれぞれ対
応した第１および第２のスルーホールを、前記第１のス
ルーホールが前記第３の開口部よりも大きい径を有し、
また前記２のスルーホールが前記第４の開口部よりも大
きい径を有するように、また前記第１のスルーホールが
前記第１の拡散領域を露出するように、さらに前記第２
のスルーホールが前記第２の拡散領域を露出するように
形成する工程と；導体膜を、前記導体膜が前記第１およ
び第２のスルーホールの内壁および前記露出された第１
および第２の拡散領域、さらに前記マスク層の露出面を
覆うように堆積する工程と；前記導体層のうち、前記マ
スク層上に位置する部分および前記マスク層を、前記層
間絶縁膜の表面が露出するまで順次除去し、前記第１お
よび第２のスルーホール内に、ぞれぞれのスルーホール
内側形状に対応した第１および第２の導体パターンを、
第１および第２のスルーホールのいずれもが、前記層間
絶縁膜表面に対応する位置において、スルーホール内側
に向かって実質的に基板主面に平行に延在するオーバー
ハング部を含むように形成する工程と；前記第１および
第２の導体パターン上に、誘電体膜を一様に堆積する工
程と；前記第１および第２のスルーホール中において、
誘電体膜上に導体層を堆積する工程と；前記層間絶縁膜
表面上において、前記導体膜および前記誘電体膜をパタ
ーニングし、前記導体膜および前記誘電体膜から、キャ
パシタ対向電極およびキャパシタ誘電体膜を、前記第１
のスルーホールにおいて前記第１の導体パターンおよび
前記キャパシタ対向電極が前記キャパシタ誘電体膜を挟
持するように、それぞれ形成する工程とよりなり、前記
層間絶縁膜表面上において前記導体膜および前記誘電体
膜をパターニングする工程は、前記第２のスルーホール
において、前記第２の導体パターンのオーバーハング部
を露出させする工程をさらに含み、前記露出した第２の
導体パターンのオーバーハング部に、ビット線パターン
をコンタクトさせることを特徴とする、半導体記憶装置
の製造方法により、または請求項１０に記載したよう
に、前記導体層および前記マスク層を順次除去する工程
は、化学機械研磨法により実行されることを特徴とする
請求項９記載の半導体記憶装置の製造方法により、また
は請求項１１に記載したように、前記導体層および前記
マスク層を順次除去する工程は、前記導体層およびマス
ク層をエッチバックする工程を含むことを特徴とする請
求項９記載の半導体記憶装置の製造方法により、または
請求項１２に記載したように、前記第１および第２のス
ルーホールを形成する工程は、前記層間絶縁膜をＨＦを
使ったウェットエッチングにより実行されることを特徴
とする請求項９〜１１のうち、いずれか一項記載の半導
体記憶装置の製造方法により、または請求項１３に記載
したように、前記マスク層は、ポリシリコン、アモルフ
ァスシリコンおよびＳｉＮよりなる群から選ばれること
を特徴とする請求項９〜１１のうち、いずれか一項記載
の半導体記憶装置の製造方法により、または請求項１４
に記載したように、半導体基板と；前記半導体基板上に
形成され、ワード線を構成するゲートパターンと；前記
半導体基板と前記ゲートパターンとの間に介在するゲー
ト絶縁膜と；前記半導体基板中、前記ゲートパターンの
両側に形成された第１および第２の拡散領域と；前記ゲ
ートパターン上に、前記ゲートパターンの断面形状に対
応して、前記ゲートパターンの上面および両側面を覆う
ように形成された第１の層間絶縁膜と；前記第１の層間
絶縁膜により画成され、前記第１の拡散領域を露出する
第１の自己整合開口部と；前記第１の層間絶縁膜により
画成され、前記第２の拡散領域を露出する第２の自己整
合開口部と；前記半導体基板上に、前記ゲートパターン
および前記第１の層間絶縁膜を覆うように形成された第
２の層間絶縁膜と；前記第２の層間絶縁膜中に形成さ
れ、それぞれ前記第１および第２の開口部を露出する第
１および第２のスルーホールと；前記第１のスルーホー
ル中に側壁に沿って形成され、前記第１のスルーホール
の底部において前記第１の開口部を介して前記第１の拡
散領域とコンタクトする第１の導体パターンと；前記第
２のスルーホール中に側壁に沿って形成され、前記第２
のスルーホールの底部において前記第２の開口部を介し
て前記第２の拡散領域とコンタクトする第２の導体パタ
ーンと；前記第１の導体パターンを覆うように形成され
た第１の誘電体膜と；前記第２の導体パターンを覆うよ
うに形成された第２の誘電体膜と；前記第１の誘電体パ
ターンを覆うように形成され、前記第１のスルーホール
を埋める第１の導体プラグと；前記第２の誘電体パター
ンを覆うように形成され、前記第２のする−ホールを埋
める第２の導体プラグと；前記第２の層間絶縁膜上に形
成され、前記第２の導体パターンとコンタクトし、前記
第２の導体パターンを介して前記第２の拡散領域に電気
的に接続されるビット線パターンとよりなり、前記第１
の導体パターン，第１の誘電体膜および第１の導体プラ
グはメモリセルキャパシタを形成し、少なくとも前記第
２の導体パターンは、前記第２の層間絶縁膜の表面に実
質的に一致する露出面を有し、前記第２の層間絶縁膜の
表面に対応する位置において、前記第２のスルーホール
の内側に向かって側方に延在するオーバーハング部を形
成し、前記オーバーハング部の上面が前記露出面を形成
することを特徴とする半導体記憶装置により、または請
求項１５に記載したように、前記オーバーハング部にお
いて、前記第２の導体パターンは、前記第２のスルーホ
ールの内径に対応する外径と、前記外径よりも実質的に
小さい内径とを有することを特徴とする請求項１４記載
の半導体記憶装置により、または請求項１６に記載した
ように、前記第２の層間絶縁膜は、実質的に平坦化され
た表面を有することを特徴とする請求項１４記載の半導
体記憶装置により、または請求項１７に記載したよう
に、前記第１の層間絶縁膜も、前記第２の層間絶縁膜の
表面に対応する位置において、前記第１のスルーホール
の内側に向かって側方に延在する別のオーバーハング部
を形成し、前記別のオーバーハング部の上面は前記第１
の誘電体膜に覆われ、さらに前記別のオーバーハング部
上の前記第１の誘電体膜の上面は、前記第１の導体プラ
グから連続する導体パターンにより覆われていることを
特徴とする請求項１４記載の半導体記憶装置により、解
決する。
【００１９】以下、本発明の原理を、図１（Ａ）〜
（Ｃ）を参照しながら説明する。ただし、先に説明した
部分に対応する部分は同一の参照符号で示し、説明を省
略する。図１（Ａ）を参照するに、本発明では前記基板
２を覆う絶縁膜２上に、アモルファスシリコン、ポリシ
リコンあるいはＳｉＮよりなるマスク層２Ｂが形成さ
れ、さらにかかるマスク層２Ｂに小さな開口部２Ｂ’を
形成する。
（Ｃ）を参照しながら説明する。ただし、先に説明した
部分に対応する部分は同一の参照符号で示し、説明を省
略する。図１（Ａ）を参照するに、本発明では前記基板
２を覆う絶縁膜２上に、アモルファスシリコン、ポリシ
リコンあるいはＳｉＮよりなるマスク層２Ｂが形成さ
れ、さらにかかるマスク層２Ｂに小さな開口部２Ｂ’を
形成する。
【００２０】次に、前記マスク層２Ｂをマスクに使い、
前記開口部２Ｂ’から前記絶縁膜２をウェットエッチン
グ法等の等方性エッチング法によりエッチングする。そ
の結果、前記開口部２Ｂ’の径よりも大きい内径を有す
るスルーホール２Ａが、前記絶縁膜２中に形成される。
この状態では、前記マスク層２Ｂは前記スルーホール２
Ａ上においてオーバーハング構造を形成する。
前記開口部２Ｂ’から前記絶縁膜２をウェットエッチン
グ法等の等方性エッチング法によりエッチングする。そ
の結果、前記開口部２Ｂ’の径よりも大きい内径を有す
るスルーホール２Ａが、前記絶縁膜２中に形成される。
この状態では、前記マスク層２Ｂは前記スルーホール２
Ａ上においてオーバーハング構造を形成する。
【００２１】図１（Ａ）の工程では、さらにこのような
マスク層２Ｂがオーバーハングを形成している構造上
に、ポリシリコンあるいはアモルファス等の導体膜３
を、ＣＶＤ法等の気相成長法により、前記スルーホール
の形状に沿って堆積する。堆積は、前記マスク層２Ｂ上
にも生じ、その結果、図１（Ａ）に示すように、導体膜
３も、前記スルーホール２Ａ上において、マスク層２Ｂ
が形成するオーバーハングに対応した別のオーバーハン
グ構造を形成する。
マスク層２Ｂがオーバーハングを形成している構造上
に、ポリシリコンあるいはアモルファス等の導体膜３
を、ＣＶＤ法等の気相成長法により、前記スルーホール
の形状に沿って堆積する。堆積は、前記マスク層２Ｂ上
にも生じ、その結果、図１（Ａ）に示すように、導体膜
３も、前記スルーホール２Ａ上において、マスク層２Ｂ
が形成するオーバーハングに対応した別のオーバーハン
グ構造を形成する。
【００２２】さらに、図１（Ａ）の工程では、前記導体
膜３および前記マスク層２Ｂを、ＣＭＰ法により、前記
絶縁膜２の表面が露出するまで研磨し、前記導体膜２お
よびマスク層２Ｂを、前記導体膜３のうち前記マスク層
２Ｂの下側においてオーバーハングを形成する部分３Ａ
を除いて、除去する。
膜３および前記マスク層２Ｂを、ＣＭＰ法により、前記
絶縁膜２の表面が露出するまで研磨し、前記導体膜２お
よびマスク層２Ｂを、前記導体膜３のうち前記マスク層
２Ｂの下側においてオーバーハングを形成する部分３Ａ
を除いて、除去する。
【００２３】さらに図１（Ｂ）の工程において、かかる
ＣＭＰ工程の後、前記絶縁膜２上に別の絶縁膜４を、好
ましくは気相成長法により前記スルーホール２Ａを埋め
るように堆積する。ただし、この状態においては、スル
ーホール２Ａの底面および内壁は前記導体膜３により覆
われている。
ＣＭＰ工程の後、前記絶縁膜２上に別の絶縁膜４を、好
ましくは気相成長法により前記スルーホール２Ａを埋め
るように堆積する。ただし、この状態においては、スル
ーホール２Ａの底面および内壁は前記導体膜３により覆
われている。
【００２４】次に、図１（Ｃ）の工程において、前記別
の絶縁膜４をパターニングして前記スルーホール２Ａを
露出する開口部４Ａを形成し、さらにかかる構造上にポ
リシリコンあるいはＡｌ等の配線層５を、前記開口部４
Ａを含むように堆積する。かかる構造では、前記開口部
４Ａにおいて前記導体膜３が形成するオーバーハング部
３Ａが露出されているため、前記配線層５はオーバーハ
ング部３Ａと、図１（Ｃ）中に円で囲んだように、大き
な面積にわたり密接にコンタクトする。その結果、図１
１（Ｃ）で説明した接触面積が小さいことに起因するコ
ンタクト抵抗の像体の問題が回避される。
の絶縁膜４をパターニングして前記スルーホール２Ａを
露出する開口部４Ａを形成し、さらにかかる構造上にポ
リシリコンあるいはＡｌ等の配線層５を、前記開口部４
Ａを含むように堆積する。かかる構造では、前記開口部
４Ａにおいて前記導体膜３が形成するオーバーハング部
３Ａが露出されているため、前記配線層５はオーバーハ
ング部３Ａと、図１（Ｃ）中に円で囲んだように、大き
な面積にわたり密接にコンタクトする。その結果、図１
１（Ｃ）で説明した接触面積が小さいことに起因するコ
ンタクト抵抗の像体の問題が回避される。
【００２５】
【発明の実施の形態】図２（Ａ）〜図９（Ｏ）は、本発
明の一実施例によるＤＲＡＭ３０、特にメモリセルの製
造工程を示す。周辺回路部は、本発明とは無関係であ
り、説明を省略する。
明の一実施例によるＤＲＡＭ３０、特にメモリセルの製
造工程を示す。周辺回路部は、本発明とは無関係であ
り、説明を省略する。
【００２６】まず図２（Ａ）を参照するに、ｐ型Ｓｉ基
板３１上に、メモリセルが形成される活性領域３１Ｂを
囲むようにフィールド酸化膜３１Ａが、ウェット酸化工
程により、典型的には４００〜５００ｎｍの厚さに形成
され、さらに前記活性領域３１Ｂ上に、ゲート酸化膜３
２が、ドライ酸化工程により、典型的には２０〜３０ｎ
ｍの厚さに堆積される。
板３１上に、メモリセルが形成される活性領域３１Ｂを
囲むようにフィールド酸化膜３１Ａが、ウェット酸化工
程により、典型的には４００〜５００ｎｍの厚さに形成
され、さらに前記活性領域３１Ｂ上に、ゲート酸化膜３
２が、ドライ酸化工程により、典型的には２０〜３０ｎ
ｍの厚さに堆積される。
【００２７】次に、図２（Ｂ）の工程において、図２
（Ａ）の構造上にｎ+ 型のポリシリコン膜およびＳｉＯ
2 膜が順次、それぞれ２００ｎｍおよび３０ｎｍの厚さ
に堆積され、さらにこれを高解像度露光系を使ったフォ
トリソグラフィによりパターニングし、ポリシリコンゲ
ートパターン３３およびその上の酸化膜パターン３３Ａ
を形成する。通常の通り、各々のポリシリコンゲートパ
ターン３３は、ワード線の一部を構成する。なお、図２
（Ｂ）中、ポリシリコンゲートパターン３３の露光時に
必要な反射防止膜は、簡単のため、省略してある。
（Ａ）の構造上にｎ+ 型のポリシリコン膜およびＳｉＯ
2 膜が順次、それぞれ２００ｎｍおよび３０ｎｍの厚さ
に堆積され、さらにこれを高解像度露光系を使ったフォ
トリソグラフィによりパターニングし、ポリシリコンゲ
ートパターン３３およびその上の酸化膜パターン３３Ａ
を形成する。通常の通り、各々のポリシリコンゲートパ
ターン３３は、ワード線の一部を構成する。なお、図２
（Ｂ）中、ポリシリコンゲートパターン３３の露光時に
必要な反射防止膜は、簡単のため、省略してある。
【００２８】かかるポリシリコンゲートパターン３３に
対応して、Ｓｉ基板３１中にはチャネル領域ＣＨが形成
れ、さらにゲートパターン３３をマスクとしてＡｓ+ あ
るいはＰ+ をイオン注入することにより、ゲートパター
ン３３の両側にｎ+ 型の拡散領域３１Ｃおよび３１Ｄが
形成される。
対応して、Ｓｉ基板３１中にはチャネル領域ＣＨが形成
れ、さらにゲートパターン３３をマスクとしてＡｓ+ あ
るいはＰ+ をイオン注入することにより、ゲートパター
ン３３の両側にｎ+ 型の拡散領域３１Ｃおよび３１Ｄが
形成される。
【００２９】次に図３（Ｃ）の工程で、図２（Ｂ）の構
造上に、ＳｉＯ2 膜をＣＶＤ法により一様に、典型的に
は９０ｎｍの厚さに堆積し、ついで基板主面に実質的に
垂直に作用する異方性エッチングを、Ｃ2 Ｆ6 をエッチ
ングガスとして使ったＲＩＥ法により、拡散領域３１
Ｃ，３１Ｄにおいて基板表面が露出するまで行い、図３
（Ｃ）に示す構造を得る。図３（Ｃ）の構造では、ゲー
トパターン３３は、上面が前記ＳｉＯ2 膜３３Ａで覆わ
れているのみならず、側面がＳｉＯ2 膜３３Ｂにより覆
われる。以下、ＳｉＯ2 膜３３Ａおよび３３Ｂを、符号
３３Ｃで表記する。
造上に、ＳｉＯ2 膜をＣＶＤ法により一様に、典型的に
は９０ｎｍの厚さに堆積し、ついで基板主面に実質的に
垂直に作用する異方性エッチングを、Ｃ2 Ｆ6 をエッチ
ングガスとして使ったＲＩＥ法により、拡散領域３１
Ｃ，３１Ｄにおいて基板表面が露出するまで行い、図３
（Ｃ）に示す構造を得る。図３（Ｃ）の構造では、ゲー
トパターン３３は、上面が前記ＳｉＯ2 膜３３Ａで覆わ
れているのみならず、側面がＳｉＯ2 膜３３Ｂにより覆
われる。以下、ＳｉＯ2 膜３３Ａおよび３３Ｂを、符号
３３Ｃで表記する。
【００３０】図３（Ｃ）の構造では、前記拡散領域３１
Ｃ，３１Ｄの表面が前記ＳｉＯ2 膜３３Ｃで画成された
開口部において露出するが、かかる開口部は、自己整合
的に、マスクを使うことなく形成される。さらに、図３
（Ｃ）の構造が形成された後、前記ゲートパターン３３
および酸化膜３３Ｃをマスクとして再びＡｓ+ あるいは
Ｐ+ のイオン注入を行い、いわゆるＬＤＤ（lightly do
ped drain ）構造を形成してもよい。
Ｃ，３１Ｄの表面が前記ＳｉＯ2 膜３３Ｃで画成された
開口部において露出するが、かかる開口部は、自己整合
的に、マスクを使うことなく形成される。さらに、図３
（Ｃ）の構造が形成された後、前記ゲートパターン３３
および酸化膜３３Ｃをマスクとして再びＡｓ+ あるいは
Ｐ+ のイオン注入を行い、いわゆるＬＤＤ（lightly do
ped drain ）構造を形成してもよい。
【００３１】次に、図３（Ｄ）の工程で、前記図３
（Ｃ）の構造上に、エッチングストッパとして作用する
ＳｉＮ膜３４が、ＣＶＤ法により一様な厚さ、典型的に
は４０ｎｍに形成され、さらに、図４（Ｅ）の工程で、
図３（Ｄ）の構造上にＳｉＯ2 あるいはＢＰＳＧ等の珪
酸塩ガラスよりなる層間絶縁膜３５を、例えば２μｍの
厚さに堆積し、その表面をＣＭＰ（化学機械研磨）によ
り平坦化する。さらに、平坦化の後、図４（Ｆ）の工程
で、前記層間絶縁膜３５上にアモルファスシリコンある
いはポリシリコンよりなるマスク層３５Ｘを、典型的に
は１００ｎｍの厚さに堆積する。
（Ｃ）の構造上に、エッチングストッパとして作用する
ＳｉＮ膜３４が、ＣＶＤ法により一様な厚さ、典型的に
は４０ｎｍに形成され、さらに、図４（Ｅ）の工程で、
図３（Ｄ）の構造上にＳｉＯ2 あるいはＢＰＳＧ等の珪
酸塩ガラスよりなる層間絶縁膜３５を、例えば２μｍの
厚さに堆積し、その表面をＣＭＰ（化学機械研磨）によ
り平坦化する。さらに、平坦化の後、図４（Ｆ）の工程
で、前記層間絶縁膜３５上にアモルファスシリコンある
いはポリシリコンよりなるマスク層３５Ｘを、典型的に
は１００ｎｍの厚さに堆積する。
【００３２】次に、図５（Ｇ）の工程において、前記マ
スク層３５Ｘ上に前記拡散領域３１Ｃ，３１Ｄに対応す
るレジストパターン（図示せず）を形成し、かかるレジ
ストパターンをマスクに前記マスク層３５Ｘに、典型的
には０．３μｍの内径を有する開口部を形成し、さらに
かかる開口部から、前記層間絶縁膜３５を、ＨＦあるい
は緩衝ＨＦ水溶液をエッチャントとしたウェットエッチ
ング法により等方的にエッチングして、スルーホール３
５Ａおよび３５Ｃを前記拡散領域３１Ｄに対応して、ま
たスルーホール３５Ｂを前記拡散領域３１Ｃに対応して
形成する。スルーホール３５Ａ〜３５Ｃを形成するエッ
チングはＳｉＯ2 膜３５に対して選択的に作用し、前記
ＳｉＮ膜３４が露出した時点で自動的に停止する。図５
（Ｇ）の構造では、かかる等方的エッチングの結果、ス
ルーホール３５Ａ〜３５Ｃは前記マスク層３５Ｘに形成
した開口部よりも大きい径を有し、その結果マスク層３
５Ｘの一部３５Ｘ’はスルーホール３５Ａ〜３５Ｃ上に
おいてオーバーハングを形成する。
スク層３５Ｘ上に前記拡散領域３１Ｃ，３１Ｄに対応す
るレジストパターン（図示せず）を形成し、かかるレジ
ストパターンをマスクに前記マスク層３５Ｘに、典型的
には０．３μｍの内径を有する開口部を形成し、さらに
かかる開口部から、前記層間絶縁膜３５を、ＨＦあるい
は緩衝ＨＦ水溶液をエッチャントとしたウェットエッチ
ング法により等方的にエッチングして、スルーホール３
５Ａおよび３５Ｃを前記拡散領域３１Ｄに対応して、ま
たスルーホール３５Ｂを前記拡散領域３１Ｃに対応して
形成する。スルーホール３５Ａ〜３５Ｃを形成するエッ
チングはＳｉＯ2 膜３５に対して選択的に作用し、前記
ＳｉＮ膜３４が露出した時点で自動的に停止する。図５
（Ｇ）の構造では、かかる等方的エッチングの結果、ス
ルーホール３５Ａ〜３５Ｃは前記マスク層３５Ｘに形成
した開口部よりも大きい径を有し、その結果マスク層３
５Ｘの一部３５Ｘ’はスルーホール３５Ａ〜３５Ｃ上に
おいてオーバーハングを形成する。
【００３３】次に、図５（Ｈ）の工程において、熱燐酸
を使ったエッチング工程により、前記スルーホール３５
Ａ〜３５Ｃの底部において露出されたＳｉＮ膜３４を選
択的に除去し、拡散領域３１Ｃ，３１Ｄを露出する。さ
らに、図６（Ｉ）の工程において、図５（Ｈ）の構造上
に、ＣＶＤ法によりドーピングにより導電性を付与され
たポリシリコン膜３６を堆積する。図６（Ｉ）の構造に
おいて、前記ポリシリコン膜３６は前記オーバーハング
部３５Ｂを含む前記マスク層３５Ｘの上面からオーバー
ハング部３５Ｘ’の側面および下面、さらに各々のスル
ーホール３５Ａ〜３５Ｃの側壁面から前記拡散領域３１
Ｃ，３１Ｄまで、スルーホールの形状に沿って略一様な
厚さで延在する。
を使ったエッチング工程により、前記スルーホール３５
Ａ〜３５Ｃの底部において露出されたＳｉＮ膜３４を選
択的に除去し、拡散領域３１Ｃ，３１Ｄを露出する。さ
らに、図６（Ｉ）の工程において、図５（Ｈ）の構造上
に、ＣＶＤ法によりドーピングにより導電性を付与され
たポリシリコン膜３６を堆積する。図６（Ｉ）の構造に
おいて、前記ポリシリコン膜３６は前記オーバーハング
部３５Ｂを含む前記マスク層３５Ｘの上面からオーバー
ハング部３５Ｘ’の側面および下面、さらに各々のスル
ーホール３５Ａ〜３５Ｃの側壁面から前記拡散領域３１
Ｃ，３１Ｄまで、スルーホールの形状に沿って略一様な
厚さで延在する。
【００３４】次に、図６（Ｊ）の工程において、前記図
６（Ｉ）の構造に対して図面中上方から、コロイダルシ
リカあるいはヒュームドシリカ等のシリカ系スラリを使
ったＣＭＰプロセスを適用し、前記ポリシリコン膜３６
のうち、マスク層３５Ｘ上に位置する部分およびマスク
層３５Ｘ自体を順次研磨して除去する。研磨は前記層間
絶縁膜３５の表面が露出した時点で実質的に停止し、そ
の結果図６（Ｊ）に示すように、ポリシリコン膜３６
が、層間絶縁膜３５の表面において、スルーホール内側
に向かって側方に延在するオーバーハング部３６Ａ形成
する構造が得られる。ただし、オーバーハング部３６Ａ
が側方に延在する距離は２０ｎｍ程度、またスル−ホ−
ル３５Ａ〜３５Ｃの内径は０．３５μｍ程度である。
６（Ｉ）の構造に対して図面中上方から、コロイダルシ
リカあるいはヒュームドシリカ等のシリカ系スラリを使
ったＣＭＰプロセスを適用し、前記ポリシリコン膜３６
のうち、マスク層３５Ｘ上に位置する部分およびマスク
層３５Ｘ自体を順次研磨して除去する。研磨は前記層間
絶縁膜３５の表面が露出した時点で実質的に停止し、そ
の結果図６（Ｊ）に示すように、ポリシリコン膜３６
が、層間絶縁膜３５の表面において、スルーホール内側
に向かって側方に延在するオーバーハング部３６Ａ形成
する構造が得られる。ただし、オーバーハング部３６Ａ
が側方に延在する距離は２０ｎｍ程度、またスル−ホ−
ル３５Ａ〜３５Ｃの内径は０．３５μｍ程度である。
【００３５】ただし、図６（Ｊ）の工程において、ポリ
シリコン膜３６のかわりにアモルファスシリコン膜を使
うことも可能である。また、図６（Ｉ）〜６（Ｊ）の工
程において、スルーホール３５Ａ〜３５ＣをＳＯＧによ
って充填し、ＲＩＥ法により、図６（Ｉ）の構造上に堆
積したＳＯＧを除去した後、前記マスク層３６Ｘ上の前
記ポリシリコン層３６およびマスク層３６Ｘを、さらに
ＲＩＥ法あるいはウェットエッチング法により順次エッ
チバックして除去、その後でスルーホール３５Ａ〜３５
Ｃを充填しているＳＯＧを、ウェットエッチング法によ
り除去するようにしてもよい。また、この工程におい
て、ＳＯＧのかわりにレジストを使うこともできる。か
かる工程においては、スルーホール中のポリシリコン層
３６がＳＯＧあるいはレジストにより保護されるため、
前記マスク層Ｘ上のポリシリコン層３６をエッチバック
する際に、損傷することがない。
シリコン膜３６のかわりにアモルファスシリコン膜を使
うことも可能である。また、図６（Ｉ）〜６（Ｊ）の工
程において、スルーホール３５Ａ〜３５ＣをＳＯＧによ
って充填し、ＲＩＥ法により、図６（Ｉ）の構造上に堆
積したＳＯＧを除去した後、前記マスク層３６Ｘ上の前
記ポリシリコン層３６およびマスク層３６Ｘを、さらに
ＲＩＥ法あるいはウェットエッチング法により順次エッ
チバックして除去、その後でスルーホール３５Ａ〜３５
Ｃを充填しているＳＯＧを、ウェットエッチング法によ
り除去するようにしてもよい。また、この工程におい
て、ＳＯＧのかわりにレジストを使うこともできる。か
かる工程においては、スルーホール中のポリシリコン層
３６がＳＯＧあるいはレジストにより保護されるため、
前記マスク層Ｘ上のポリシリコン層３６をエッチバック
する際に、損傷することがない。
【００３６】次に、図７（Ｋ）の工程において、図７
（Ｊ）の構造上にＴａ2 Ｏ5 や（Ｂａ，Ｓｒ）ＴｉＯ3
等の誘電体膜３７が、ＣＶＤ法により、典型的には＊＊
ｎｍ程度の厚さに堆積される。その結果、前記層間絶縁
膜３５の表面、さらにスルーホール３５Ａ〜３５Ｃの各
々において前記オーバーハング部３６Ａを含むポリシリ
コン膜３６の表面が、前記誘電体膜３７により覆われ
る。さらに、図７（Ｌ）の工程において、図７（Ｋ）の
構造上に、導電性を付与されたポリシリコン膜３８を、
ＣＶＤ法により、典型的には８０ｎｍの厚さに、かつ前
記ポリシリコン膜３６および誘電体膜３７で覆われた前
記スルーホール３５Ａ〜３５Ｃの各々を埋めるように堆
積する。
（Ｊ）の構造上にＴａ2 Ｏ5 や（Ｂａ，Ｓｒ）ＴｉＯ3
等の誘電体膜３７が、ＣＶＤ法により、典型的には＊＊
ｎｍ程度の厚さに堆積される。その結果、前記層間絶縁
膜３５の表面、さらにスルーホール３５Ａ〜３５Ｃの各
々において前記オーバーハング部３６Ａを含むポリシリ
コン膜３６の表面が、前記誘電体膜３７により覆われ
る。さらに、図７（Ｌ）の工程において、図７（Ｋ）の
構造上に、導電性を付与されたポリシリコン膜３８を、
ＣＶＤ法により、典型的には８０ｎｍの厚さに、かつ前
記ポリシリコン膜３６および誘電体膜３７で覆われた前
記スルーホール３５Ａ〜３５Ｃの各々を埋めるように堆
積する。
【００３７】さらに、図８（Ｍ）の工程において、前記
層間絶縁膜３５上の誘電体膜３７およびポリシリコン膜
３８をパターニングし、前記コンタクトホール３５Ａお
よび３５Ｃに対応して電極パターン３８3 および３８1
をそれぞれ形成する。ただし、電極パターン３８1 ある
いは３８3 は誘電体膜３７により前記ポリシリコン膜３
６から隔てられており、その結果、拡散領域３１Ｄに接
続されたメモリセルキャパシタが形成される。
層間絶縁膜３５上の誘電体膜３７およびポリシリコン膜
３８をパターニングし、前記コンタクトホール３５Ａお
よび３５Ｃに対応して電極パターン３８3 および３８1
をそれぞれ形成する。ただし、電極パターン３８1 ある
いは３８3 は誘電体膜３７により前記ポリシリコン膜３
６から隔てられており、その結果、拡散領域３１Ｄに接
続されたメモリセルキャパシタが形成される。
【００３８】図８（Ｍ）のパターニング工程において
は、また前記コンタクトホール３５Ｂを覆う誘電体膜お
よびポリシリコン膜３６が除去され、その結果前記層間
絶縁膜３５の表面において、前記ポリシリコン膜３６の
オーバーハング部３６Ａが露出される。
は、また前記コンタクトホール３５Ｂを覆う誘電体膜お
よびポリシリコン膜３６が除去され、その結果前記層間
絶縁膜３５の表面において、前記ポリシリコン膜３６の
オーバーハング部３６Ａが露出される。
【００３９】次に、図８（Ｎ）の工程において、図８
（Ｍ）の構造上に絶縁膜３９が堆積され、さらに図９
（Ｏ）の工程において前記絶縁膜３９中に、前記スル−
ホール３５Ｂに対応した開口部３９Ａを形成する。開口
部３９Ａは前記スルーホール３５Ｂ中に形成された前記
ポリシリコン膜３６のオーバーハング部３６Ａを露出す
る。従って、前記開口部３９Ａにビット線パターン４０
を形成することにより、前記スルーホール３５Ｂ中の導
体膜３６を介してビット線パターン４０が拡散領域３１
Ｃと接続される。
（Ｍ）の構造上に絶縁膜３９が堆積され、さらに図９
（Ｏ）の工程において前記絶縁膜３９中に、前記スル−
ホール３５Ｂに対応した開口部３９Ａを形成する。開口
部３９Ａは前記スルーホール３５Ｂ中に形成された前記
ポリシリコン膜３６のオーバーハング部３６Ａを露出す
る。従って、前記開口部３９Ａにビット線パターン４０
を形成することにより、前記スルーホール３５Ｂ中の導
体膜３６を介してビット線パターン４０が拡散領域３１
Ｃと接続される。
【００４０】図９（Ｏ）の構造では、スルーホール３５
Ｂ中において、前記導体膜３６が、前記層間絶縁膜３５
の表面に対応する位置においてオーバーハング３６Ａを
形成するため、導電膜３６とビット線４０とのコンタク
トのために十分な面積が確保でき、コンタクト抵抗を低
減させることができる。
Ｂ中において、前記導体膜３６が、前記層間絶縁膜３５
の表面に対応する位置においてオーバーハング３６Ａを
形成するため、導電膜３６とビット線４０とのコンタク
トのために十分な面積が確保でき、コンタクト抵抗を低
減させることができる。
【００４１】以上説明した本発明の実施例において、前
記層間絶縁膜３５としては、ＳｉＯ 2 やＢＰＳＧの他に
ＰＳＧを使うこともできる。また、ビット線パターン４
０のかわりに、Ｔｉ／ＴｉＮ積層構造を含む電極を形成
してもよい。
記層間絶縁膜３５としては、ＳｉＯ 2 やＢＰＳＧの他に
ＰＳＧを使うこともできる。また、ビット線パターン４
０のかわりに、Ｔｉ／ＴｉＮ積層構造を含む電極を形成
してもよい。
【００４２】本実施例において、図４（Ｅ）の絶縁膜３
５を堆積する工程と、図４（Ｆ）のマスク層３５Ｘを堆
積する工程とは、同一の気相堆積装置中において、連続
して実行することができ、このため図４（Ｆ）の工程を
行っても、実質的な工程数の増大は生じない。また、図
５（Ｇ），（Ｈ）の工程においても、マスク層３５Ｘが
図５（Ｈ）の工程においてマスクとして作用するため、
図５（Ｇ），（Ｈ）の各工程で別々にマスク工程を行う
必要がなく、従ってマスク工程数が増加することもな
い。さらに、図６（Ｊ）のＣＭＰ工程も、マスク層３５
Ｘと導体膜３６とを同一の材料、あるいは使用するスラ
リに対して同程度の研磨速度を示す材料により形成する
ことにより、実質的に単一の工程により実行することが
できる。また、図７（Ｋ）以降の工程においても、図１
０に示した従来のＤＲＡＭを形成する工程に追加する工
程は必要ない。
５を堆積する工程と、図４（Ｆ）のマスク層３５Ｘを堆
積する工程とは、同一の気相堆積装置中において、連続
して実行することができ、このため図４（Ｆ）の工程を
行っても、実質的な工程数の増大は生じない。また、図
５（Ｇ），（Ｈ）の工程においても、マスク層３５Ｘが
図５（Ｈ）の工程においてマスクとして作用するため、
図５（Ｇ），（Ｈ）の各工程で別々にマスク工程を行う
必要がなく、従ってマスク工程数が増加することもな
い。さらに、図６（Ｊ）のＣＭＰ工程も、マスク層３５
Ｘと導体膜３６とを同一の材料、あるいは使用するスラ
リに対して同程度の研磨速度を示す材料により形成する
ことにより、実質的に単一の工程により実行することが
できる。また、図７（Ｋ）以降の工程においても、図１
０に示した従来のＤＲＡＭを形成する工程に追加する工
程は必要ない。
【００４３】図５（Ｈ）のエッチング工程において、前
記マスク層３５Ｘは保護膜３４に対して選択性を示すも
のであるのが好ましく、膜３４がＳｉＮの場合には先に
も説明したようにアモルファスシリコンあるいはポリシ
リコンより形成するのが好ましい。一方、図１（Ａ）〜
（Ｃ）の場合には、アモルファスシリコンやポリシリコ
ンの他に、ＳｉＯ2 ，ＢＰＳＧあるいはＰＳＧ等よりな
る絶縁膜２に対して選択性を示すＳｉＮ等の窒化膜も、
マスク層２Ｂとして使うことができる。
記マスク層３５Ｘは保護膜３４に対して選択性を示すも
のであるのが好ましく、膜３４がＳｉＮの場合には先に
も説明したようにアモルファスシリコンあるいはポリシ
リコンより形成するのが好ましい。一方、図１（Ａ）〜
（Ｃ）の場合には、アモルファスシリコンやポリシリコ
ンの他に、ＳｉＯ2 ，ＢＰＳＧあるいはＰＳＧ等よりな
る絶縁膜２に対して選択性を示すＳｉＮ等の窒化膜も、
マスク層２Ｂとして使うことができる。
【００４４】さらに、図６（Ｉ）の工程において、アモ
ルファスシリコン膜３６のかわりにポリシリコン膜を使
い、これを後から結晶化することも可能である。以上、
本発明を好ましい実施例について説明したが、本発明は
かかる実施例に限定されるものではなく、特許請求の範
囲に記載の要旨内において様々な変形・変更が可能であ
る。
ルファスシリコン膜３６のかわりにポリシリコン膜を使
い、これを後から結晶化することも可能である。以上、
本発明を好ましい実施例について説明したが、本発明は
かかる実施例に限定されるものではなく、特許請求の範
囲に記載の要旨内において様々な変形・変更が可能であ
る。
【００４５】
【発明の効果】請求項１〜１７記載の本発明の特徴によ
れば、コンタクトホールの内壁に沿って、導電膜を、前
記コンタクトホールの上側開口部にコンタクトホール内
側に向かって側方に延在するオーバーハングを、余計な
追加工程なしに形成することができ、コンタクトホール
のコンタクト抵抗を実質的に低減させることができる。
れば、コンタクトホールの内壁に沿って、導電膜を、前
記コンタクトホールの上側開口部にコンタクトホール内
側に向かって側方に延在するオーバーハングを、余計な
追加工程なしに形成することができ、コンタクトホール
のコンタクト抵抗を実質的に低減させることができる。
【００４６】特に、本発明は、請求項９〜１７に記載し
たように、メモリセルキャパシタとビット線コンタクト
構造とが、同時に、自己整合して形成される構成のＤＲ
ＡＭにおいて、ビット線コンタクトのコンタクト抵抗を
減少させるのに有効である。
たように、メモリセルキャパシタとビット線コンタクト
構造とが、同時に、自己整合して形成される構成のＤＲ
ＡＭにおいて、ビット線コンタクトのコンタクト抵抗を
減少させるのに有効である。
【図１】（Ａ）〜（Ｃ）は本発明の原理を説明する図で
ある。
ある。
【図２】（Ａ），（Ｂ）は本発明の一実施例による半導
体記憶装置の製造工程を示す図（その一）である。
体記憶装置の製造工程を示す図（その一）である。
【図３】（Ｃ），（Ｄ）は本発明の一実施例による半導
体記憶装置の製造工程を示す図（その二）である。
体記憶装置の製造工程を示す図（その二）である。
【図４】（Ｅ），（Ｆ）は本発明の一実施例による半導
体記憶装置の製造工程を示す図（その三）である。
体記憶装置の製造工程を示す図（その三）である。
【図５】（Ｇ），（Ｈ）は本発明の一実施例による半導
体記憶装置の製造工程を示す図（その四）である。
体記憶装置の製造工程を示す図（その四）である。
【図６】（Ｉ），（Ｊ）は本発明の一実施例による半導
体記憶装置の製造工程を示す図（その五）である。
体記憶装置の製造工程を示す図（その五）である。
【図７】（Ｋ），（Ｌ）は本発明の一実施例による半導
体記憶装置の製造工程を示す図（その六）である。
体記憶装置の製造工程を示す図（その六）である。
【図８】（Ｍ），（Ｎ）は本発明の一実施例による半導
体記憶装置の製造工程を示す図（その七）である。
体記憶装置の製造工程を示す図（その七）である。
【図９】（Ｏ）は本発明の一実施例による半導体記憶装
置の製造工程を示す図（その八）である。
置の製造工程を示す図（その八）である。
【図１０】従来の半導体記憶装置の構成を示す図であ
る。
る。
【図１１】（Ａ）〜（Ｃ）は従来のコンタクト構造の問
題点を説明する図である。
題点を説明する図である。
１，１１，３１ 基板 ２，１５，３５ 第２の層間絶縁膜 ２Ａ，１５Ａ，３５Ａ，３５Ｂ，３５Ｃ スルーホール ２Ｂ．３５Ｘ マスク層 ２Ｂ’，３５Ｘ’マスク層オーバーハング ３，１６，３６ 導体膜 ３Ａ，３６Ａ 導体膜オーバーハング ４ 絶縁膜 ４Ａ 開口部 ５ 配線層 １１Ａ，３１Ａ フィールド酸化膜 １Ａ，１１Ｃ，１１Ｄ 拡散領域 （１１Ｃ）C ，（１１Ｄ）C 自己整合開口部 １２，３２ ゲート絶縁膜 １３，３３ ゲートパターン １３Ｃ，３３Ａ，３３Ｂ，３３Ｃ 第１の層間絶縁膜 １４，３４ ＳｉＮ膜 １７ 誘電体膜 １８，３８1 ，３８2 ，３８3 導体プラグ １９，３９ 保護絶縁膜 ２０，４０ ビット線パターンまはた電極 ３８ 導体層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822
Claims (17)
- 【請求項１】 基板上に、第１の絶縁膜を形成する工程
と、 前記第１の絶縁膜上にマスク層を形成する工程と、 前記第１の絶縁膜表面を露出する開口部を形成するよう
に前記マスク層をパターニングする工程と、 前記第１の絶縁膜を、前記マスク層よりも速いエッチン
グレートで除去できるエッチャントを前記開口部に作用
させ、前記第１の絶縁膜中に、前記開口部に対応したコ
ンタクトホールを形成し、前記コンタクトホールにおい
て、前記マスク層側面が前記第１の絶縁層側面に対して
オーバーハングに残るようにする工程と、 前記コンタクトホールの側面、前記コンタクトホールの
底面、前記マスク層のうち、前記オーバーハングを形成
する部分、および前記コンタクトホール外の前記マスク
層上を覆うように、導電膜を気相成長法により堆積する
工程と、 少なくとも前記コンタクトホール上および前記コンタク
トホール近傍において、前記導電膜および前記マスク層
を、前記第１の絶縁膜が露出するまで順次除去し、前記
導電膜をオーバーハング状態で残す工程と、 前記オーバーハングになった導電膜と積極的に接触する
ように、導体膜を被着形成する工程とを有する半導体装
置の製造方法。 - 【請求項２】 前記導電膜およびマスク層を除去する工
程は、前記導電膜および前記マスク層を、前記第１の絶
縁膜が露出するまで、化学機械研磨する工程を含むこと
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記導電膜およびマスク層を除去する工
程は、前記導電膜およびマスク層をエッチバックする工
程を含むことを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項４】 前記コンタクトホールを形成する工程
は、ＨＦをエッチャントとして使ったウェットエッチン
グ法により実行されることを特徴とする請求項１〜３の
うち、いずれか一項記載の半導体装置の製造方法。 - 【請求項５】 前記コンタクトホールを形成する工程
は、緩衝ＨＦ溶液をエッチャントとして使ったウェット
エッチング法により実行されることを特徴とする請求項
１〜３のうち、いずれか一項記載の半導体装置の製造方
法。 - 【請求項６】 前記マスク層はポリシリコン、アモルフ
ァスシリコンおよびＳｉＮよりなる群から選ばれること
を特徴とする請求項１〜５のうちいずれか一項記載の半
導体装置の製造方法。 - 【請求項７】 基板と、前記基板上に、基板表面を露出
するように形成された絶縁膜と、前記絶縁膜中に形成さ
れたコンタクトホールとを含む半導体装置において、 前記コンタクトホール中には、前記コンタクトホール側
壁面および底面に沿って導体膜が形成されており、 前記導体膜は、前記絶縁膜の表面に対応する位置におい
てコンタクトホール内側に向かって実質的に水平に延在
するオーバーハング部を含み、 前記絶縁膜上には、前記オーバーハング部と密接に接触
する配線パターンが形成されることを特徴とする半導体
装置。 - 【請求項８】 前記絶縁膜上には、前記オーバーハング
部を露出する開口部を形成された別の絶縁膜が形成さ
れ、前記配線パターンは、前記別の絶縁膜上に、前記開
口部において前記オーバーハング部と接触するように形
成されることを特徴とする請求項７記載の半導体装置。 - 【請求項９】 半導体基板上に、ゲート酸化膜を介して
形成されたゲートパターンと、前記半導体基板中に、前
記ゲートパターンの一の側に隣接するように形成された
第１の拡散領域と、前記半導体基板中に、前記ゲートパ
ターンの他の側に隣接するように形成された第２の拡散
領域とよりなるメモリセルトランジスタと、前記第１の
拡散領域にコンタクトするメモリセルキャパシタとを含
むメモリセルを配設した半導体記憶装置の製造方法にお
いて、 前記ゲートパターンの上面および側面を、前記ゲートパ
ターンの断面形状に対応した形状の絶縁膜により覆い、
一対の、互いに隣接する前記ゲートパターンの間に、そ
れぞれ前記第１および第２の拡散領域を露出する第１お
よび第２の開口部を、前記第１および第２の開口部の各
々が、前記ゲートパターンを覆う前記絶縁膜で画成され
るように自己整合的に形成する工程と；前記半導体層上
に、前記ゲートパターンを埋めるように層間絶縁膜を堆
積する工程と；前記層間絶縁膜上にマスク層を形成する
工程と；前記マスク層に、前記第１および第２の開口部
にそれぞれ対応した第３および第４の開口部を、前記層
間絶縁膜表面が露出するように形成する工程と；前記マ
スク層をマスクとして前記層間絶縁膜をエッチングし、
前記第３および第４の開口部にそれぞれ対応した第１お
よび第２のスルーホールを、前記第１のスルーホールが
前記第３の開口部よりも大きい径を有し、また前記２の
スルーホールが前記第４の開口部よりも大きい径を有す
るように、また前記第１のスルーホールが前記第１の拡
散領域を露出するように、さらに前記第２のスルーホー
ルが前記第２の拡散領域を露出するように形成する工程
と；導体膜を、前記導体膜が前記第１および第２のスル
ーホールの内壁および前記露出された第１および第２の
拡散領域、さらに前記マスク層の露出面を覆うように堆
積する工程と；前記導体層のうち、前記マスク層上に位
置する部分および前記マスク層を、前記層間絶縁膜の表
面が露出するまで順次除去し、前記第１および第２のス
ルーホール内に、ぞれぞれのスルーホール内側形状に対
応した第１および第２の導体パターンを、第１および第
２のスルーホールのいずれもが、前記層間絶縁膜表面に
対応する位置において、スルーホール内側に向かって実
質的に基板主面に平行に延在するオーバーハング部を含
むように形成する工程と；前記第１および第２の導体パ
ターン上に、誘電体膜を一様に堆積する工程と；前記第
１および第２のスルーホール中において、誘電体膜上に
導体層を堆積する工程と；前記層間絶縁膜表面上におい
て、前記導体膜および前記誘電体膜をパターニングし、
前記導体膜および前記誘電体膜から、キャパシタ対向電
極およびキャパシタ誘電体膜を、前記第１のスルーホー
ルにおいて前記第１の導体パターンおよび前記キャパシ
タ対向電極が前記キャパシタ誘電体膜を挟持するよう
に、それぞれ形成する工程とよりなり、 前記層間絶縁膜表面上において前記導体膜および前記誘
電体膜をパターニングする工程は、前記第２のスルーホ
ールにおいて、前記第２の導体パターンのオーバーハン
グ部を露出させする工程をさらに含み、 前記露出した第２の導体パターンのオーバーハング部
に、ビット線パターンをコンタクトさせることを特徴と
する、半導体記憶装置の製造方法。 - 【請求項１０】 前記導体層および前記マスク層を順次
除去する工程は、化学機械研磨法により実行されること
を特徴とする請求項９記載の半導体記憶装置の製造方
法。 - 【請求項１１】 前記導体層および前記マスク層を順次
除去する工程は、前記導体層およびマスク層をエッチバ
ックする工程を含むことを特徴とする請求項９記載の半
導体記憶装置の製造方法。 - 【請求項１２】 前記第１および第２のスルーホールを
形成する工程は、前記層間絶縁膜をＨＦを使ったウェッ
トエッチングにより実行されることを特徴とする請求項
９〜１１のうち、いずれか一項記載の半導体記憶装置の
製造方法。 - 【請求項１３】 前記マスク層は、ポリシリコン、アモ
ルファスシリコンおよびＳｉＮよりなる群から選ばれる
ことを特徴とする請求項９〜１１のうち、いずれか一項
記載の半導体記憶装置の製造方法。 - 【請求項１４】 半導体基板と；前記半導体基板上に形
成され、ワード線を構成するゲートパターンと；前記半
導体基板と前記ゲートパターンとの間に介在するゲート
絶縁膜と；前記半導体基板中、前記ゲートパターンの両
側に形成された第１および第２の拡散領域と；前記ゲー
トパターン上に、前記ゲートパターンの断面形状に対応
して、前記ゲートパターンの上面および両側面を覆うよ
うに形成された第１の層間絶縁膜と；前記第１の層間絶
縁膜により画成され、前記第１の拡散領域を露出する第
１の自己整合開口部と；前記第１の層間絶縁膜により画
成され、前記第２の拡散領域を露出する第２の自己整合
開口部と；前記半導体基板上に、前記ゲートパターンお
よび前記第１の層間絶縁膜を覆うように形成された第２
の層間絶縁膜と；前記第２の層間絶縁膜中に形成され、
それぞれ前記第１および第２の開口部を露出する第１お
よび第２のスルーホールと；前記第１のスルーホール中
に側壁に沿って形成され、前記第１のスルーホールの底
部において前記第１の開口部を介して前記第１の拡散領
域とコンタクトする第１の導体パターンと；前記第２の
スルーホール中に側壁に沿って形成され、前記第２のス
ルーホールの底部において前記第２の開口部を介して前
記第２の拡散領域とコンタクトする第２の導体パターン
と；前記第１の導体パターンを覆うように形成された第
１の誘電体膜と；前記第２の導体パターンを覆うように
形成された第２の誘電体膜と；前記第１の誘電体パター
ンを覆うように形成され、前記第１のスルーホールを埋
める第１の導体プラグと；前記第２の誘電体パターンを
覆うように形成され、前記第２のする−ホールを埋める
第２の導体プラグと；前記第２の層間絶縁膜上に形成さ
れ、前記第２の導体パターンとコンタクトし、前記第２
の導体パターンを介して前記第２の拡散領域に電気的に
接続されるビット線パターンとよりなり、 前記第１の導体パターン，第１の誘電体膜および第１の
導体プラグはメモリセルキャパシタを形成し、 少なくとも前記第２の導体パターンは、前記第２の層間
絶縁膜の表面に実質的に一致する露出面を有し、前記第
２の層間絶縁膜の表面に対応する位置において、前記第
２のスルーホールの内側に向かって側方に延在するオー
バーハング部を形成し、前記オーバーハング部の上面が
前記露出面を形成することを特徴とする半導体記憶装
置。 - 【請求項１５】 前記オーバーハング部において、前記
第２の導体パターンは、前記第２のスルーホールの内径
に対応する外径と、前記外径よりも実質的に小さい内径
とを有することを特徴とする請求項１４記載の半導体記
憶装置。 - 【請求項１６】 前記第２の層間絶縁膜は、実質的に平
坦化された表面を有することを特徴とする請求項１４記
載の半導体記憶装置。 - 【請求項１７】 前記第１の層間絶縁膜も、前記第２の
層間絶縁膜の表面に対応する位置において、前記第１の
スルーホールの内側に向かって側方に延在する別のオー
バーハング部を形成し、前記別のオーバーハング部の上
面は前記第１の誘電体膜に覆われ、さらに前記別のオー
バーハング部上の前記第１の誘電体膜の上面は、前記第
１の導体プラグから連続する導体パターンにより覆われ
ていることを特徴とする請求項１４記載の半導体記憶装
置。
Priority Applications (4)
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|---|---|---|---|
| JP8272679A JPH10125865A (ja) | 1996-10-15 | 1996-10-15 | 半導体装置、半導体記憶装置、およびその製造方法 |
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|---|---|---|---|
| JP8272679A JPH10125865A (ja) | 1996-10-15 | 1996-10-15 | 半導体装置、半導体記憶装置、およびその製造方法 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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