JPH10126316A - 終端装置 - Google Patents
終端装置Info
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- JPH10126316A JPH10126316A JP8289327A JP28932796A JPH10126316A JP H10126316 A JPH10126316 A JP H10126316A JP 8289327 A JP8289327 A JP 8289327A JP 28932796 A JP28932796 A JP 28932796A JP H10126316 A JPH10126316 A JP H10126316A
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- transmission line
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ＤＣノイズ・マージンを狭めることなく、二
値信号用の伝送線路における反射波形ひずみを防止す
る。 【解決手段】 信号端子１０ａとＨレベル側の電源電圧
端子（Ｖcc）との間には、スイッチ２０および抵抗２２
が直列に接続される。信号端子１０ａとＬレベル側のア
ース端子との間には、スイッチ２４および抵抗２６が直
列に接続される。抵抗２２の抵抗値とスイッチ２０のオ
ン抵抗値との和で表されるＨレベル側終端抵抗の抵抗値
および抵抗２６の抵抗値とスイッチ２４のオン抵抗値と
の和で表されるＬレベル側終端抵抗の抵抗値は、伝送線
路１２の特性インピーダンスＺo にほぼ等しくなるよう
に選ばれる。スイッチ切換回路２８は、入力電圧Ｓ’が
ＴＴＬレベルのＨレベル入力のしきい値よりも高い時は
スイッチ２０をオン、スイッチ２４をオフにし、入力電
圧Ｓ’がＴＴＬレベルのＬレベル入力のしきい値よりも
低い時はスイッチ２４をオン、スイッチ２０をオフにす
る。
値信号用の伝送線路における反射波形ひずみを防止す
る。 【解決手段】 信号端子１０ａとＨレベル側の電源電圧
端子（Ｖcc）との間には、スイッチ２０および抵抗２２
が直列に接続される。信号端子１０ａとＬレベル側のア
ース端子との間には、スイッチ２４および抵抗２６が直
列に接続される。抵抗２２の抵抗値とスイッチ２０のオ
ン抵抗値との和で表されるＨレベル側終端抵抗の抵抗値
および抵抗２６の抵抗値とスイッチ２４のオン抵抗値と
の和で表されるＬレベル側終端抵抗の抵抗値は、伝送線
路１２の特性インピーダンスＺo にほぼ等しくなるよう
に選ばれる。スイッチ切換回路２８は、入力電圧Ｓ’が
ＴＴＬレベルのＨレベル入力のしきい値よりも高い時は
スイッチ２０をオン、スイッチ２４をオフにし、入力電
圧Ｓ’がＴＴＬレベルのＬレベル入力のしきい値よりも
低い時はスイッチ２４をオン、スイッチ２０をオフにす
る。
Description
【００１０】
【発明の属する技術分野】本発明は、ディジタル信号等
の二値信号を伝送する線路に用いて好適な終端装置に関
する。
の二値信号を伝送する線路に用いて好適な終端装置に関
する。
【００２０】
【従来の技術】一般に電気信号の伝送線路では、線路の
インピーダンスが受信側の入力インピータンスと一致し
ていないと、線路の端で信号が反射し、これが波形ひず
みの原因となる。従来より、このような反射による波形
ひずみを防止するために、伝送線路の特性インピーダン
スに等しい抵抗値を有する抵抗を線路端に接続すること
が行われている。
インピーダンスが受信側の入力インピータンスと一致し
ていないと、線路の端で信号が反射し、これが波形ひず
みの原因となる。従来より、このような反射による波形
ひずみを防止するために、伝送線路の特性インピーダン
スに等しい抵抗値を有する抵抗を線路端に接続すること
が行われている。
【００３０】図９および図１０に、ディジタル伝送回路
で用いられている従来の代表的な終端装置の構成を示
す。図示のように、一般のディジタル伝送回路は、ライ
ン・ドライバ１００と、伝送線路（電気ケーブルまたは
プリント配線等）１０２と、ライン・レシーバ１０４と
で構成される。
で用いられている従来の代表的な終端装置の構成を示
す。図示のように、一般のディジタル伝送回路は、ライ
ン・ドライバ１００と、伝送線路（電気ケーブルまたは
プリント配線等）１０２と、ライン・レシーバ１０４と
で構成される。
【００４０】図９では、伝送線路１０２の終端１０２ａ
とアース端子との間に抵抗１０６を接続している。この
抵抗１０６の抵抗値Ｒ106 は、伝送線路１０２の特性イ
ンピータンスＺo に等しい値に選ばれる。一般にＩＣ
（集積回路）からなるレシーバ１０４の入力インピーダ
ンスは非常に高いため、伝送線路１０２側から見ると開
放端とみなすことができる。したがって、伝送線路１０
２の特性インピーダンスＺo が抵抗１０６の抵抗値Ｒ10
6 でマッチングされる。これにより、伝送線路１０２の
受信端（終端）１０２ａで反射が起こらず、レシーバ１
０４は波形ひずみのないパルス（ディジタル信号）を受
信する。
とアース端子との間に抵抗１０６を接続している。この
抵抗１０６の抵抗値Ｒ106 は、伝送線路１０２の特性イ
ンピータンスＺo に等しい値に選ばれる。一般にＩＣ
（集積回路）からなるレシーバ１０４の入力インピーダ
ンスは非常に高いため、伝送線路１０２側から見ると開
放端とみなすことができる。したがって、伝送線路１０
２の特性インピーダンスＺo が抵抗１０６の抵抗値Ｒ10
6 でマッチングされる。これにより、伝送線路１０２の
受信端（終端）１０２ａで反射が起こらず、レシーバ１
０４は波形ひずみのないパルス（ディジタル信号）を受
信する。
【００５０】図１０では、伝送線路１０２の端部１０２
ａを、抵抗１０８を介してアース端子に終端（接続）す
るとともに、抵抗１１０を介して電源電圧端子Ｖccに終
端（接続）している。両抵抗１０８，１１０の抵抗値Ｒ
108,Ｒ110 は、それらの並列合成抵抗値Ｒ108 ・Ｒ110
／（Ｒ108 ＋Ｒ110 ）が伝送線路１０２の特性インピー
ダンスＺo に等しく、かつ電源電圧Ｖccとグランド電位
との間における両抵抗による分圧電圧（線路終端１０２
ａの直流バイアス電位）がＴＴＬレベル（またはＣＭＯ
Ｓレベル）のしきい値より所定値だけオフセットした値
に選ばれる。この方式でも、伝送線路１０２の終端１０
２ａでの反射をなくし、伝送による波形ひずみを防ぐこ
とができる。
ａを、抵抗１０８を介してアース端子に終端（接続）す
るとともに、抵抗１１０を介して電源電圧端子Ｖccに終
端（接続）している。両抵抗１０８，１１０の抵抗値Ｒ
108,Ｒ110 は、それらの並列合成抵抗値Ｒ108 ・Ｒ110
／（Ｒ108 ＋Ｒ110 ）が伝送線路１０２の特性インピー
ダンスＺo に等しく、かつ電源電圧Ｖccとグランド電位
との間における両抵抗による分圧電圧（線路終端１０２
ａの直流バイアス電位）がＴＴＬレベル（またはＣＭＯ
Ｓレベル）のしきい値より所定値だけオフセットした値
に選ばれる。この方式でも、伝送線路１０２の終端１０
２ａでの反射をなくし、伝送による波形ひずみを防ぐこ
とができる。
【００６０】
【発明が解決しようとする課題】しかしながら、図９の
従来方式では、ドライバ１００がＨレベルの信号を出力
している時に伝送線路１０２側から終端抵抗１０６を介
してアース側へ電流が流れ、電力が無駄に消費されると
いう問題がある。また、伝送線路１０２の終端１０２ａ
におけるＨレベルの静止電圧はドライバ１００の出力オ
ン抵抗と終端抵抗１０６との分圧によって決まるため、
ドライバ１００がＨレベルの電圧を出力していても、そ
の出力オン抵抗が大きい、すなわちドライブ能力が小さ
い場合は、線路終端１０２ａで得られる電圧レベルはド
ライバ１００の出力Ｈレベル（たとえば５Ｖ）よりもか
なり低くなる。このため、Ｈレベル側のＤＣノイズ・マ
ージンが小さくなるという問題がある。
従来方式では、ドライバ１００がＨレベルの信号を出力
している時に伝送線路１０２側から終端抵抗１０６を介
してアース側へ電流が流れ、電力が無駄に消費されると
いう問題がある。また、伝送線路１０２の終端１０２ａ
におけるＨレベルの静止電圧はドライバ１００の出力オ
ン抵抗と終端抵抗１０６との分圧によって決まるため、
ドライバ１００がＨレベルの電圧を出力していても、そ
の出力オン抵抗が大きい、すなわちドライブ能力が小さ
い場合は、線路終端１０２ａで得られる電圧レベルはド
ライバ１００の出力Ｈレベル（たとえば５Ｖ）よりもか
なり低くなる。このため、Ｈレベル側のＤＣノイズ・マ
ージンが小さくなるという問題がある。
【００７０】一方、図１０の従来方式では、電源電圧端
子Ｖcc側の終端抵抗１１０がプルアップ抵抗として作用
するためＨレベル側のＤＣノイズ・マージンを確保でき
る。しかし、電源電圧端子Ｖccからアース端子へ抵抗１
１０，１０８を介して電流が常時流れるために、消費電
力が著しく増加するという問題がある。
子Ｖcc側の終端抵抗１１０がプルアップ抵抗として作用
するためＨレベル側のＤＣノイズ・マージンを確保でき
る。しかし、電源電圧端子Ｖccからアース端子へ抵抗１
１０，１０８を介して電流が常時流れるために、消費電
力が著しく増加するという問題がある。
【００８０】本発明は、かかる従来技術の問題点に鑑み
てなされたもので、消費電力が少なく、かつＤＣノイズ
・マージンを狭めることなく、二値信号用の伝送線路に
おける反射による波形ひずみを効果的に防止するように
した終端装置を提供することを目的とする。
てなされたもので、消費電力が少なく、かつＤＣノイズ
・マージンを狭めることなく、二値信号用の伝送線路に
おける反射による波形ひずみを効果的に防止するように
した終端装置を提供することを目的とする。
【００９０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の終端装置は、第１および第２の論
理レベルを有する二値信号を伝送するための伝送線路を
終端する終端装置において、前記伝送線路の一端と前記
第１の論理レベルに対応する第１の基準電圧の端子との
間に電気的に接続された第１のスイッチ手段と、前記伝
送線路の一端と前記第２の論理レベルに対応する第２の
基準電圧の端子との間に電気的に接続された第２のスイ
ッチ手段と、前記伝送線路の一端と前記第１の基準電圧
端子との間に電気的に接続され、前記伝送線路の特性イ
ンピーダンスに対応した抵抗値を有する第１の終端抵抗
と、前記伝送線路の一端と前記第２の基準電圧端子との
間に電気的に接続され、前記伝送線路の特性インピーダ
ンスに対応した抵抗値を有する第２の終端抵抗と、前記
伝送線路の一端の電位に応じて前記第１および第２のス
イッチ手段をそれぞれ相補的にオン状態またはオフ状態
のいずれかに切り換えるスイッチ切換手段とを有する。
めに、本発明の第１の終端装置は、第１および第２の論
理レベルを有する二値信号を伝送するための伝送線路を
終端する終端装置において、前記伝送線路の一端と前記
第１の論理レベルに対応する第１の基準電圧の端子との
間に電気的に接続された第１のスイッチ手段と、前記伝
送線路の一端と前記第２の論理レベルに対応する第２の
基準電圧の端子との間に電気的に接続された第２のスイ
ッチ手段と、前記伝送線路の一端と前記第１の基準電圧
端子との間に電気的に接続され、前記伝送線路の特性イ
ンピーダンスに対応した抵抗値を有する第１の終端抵抗
と、前記伝送線路の一端と前記第２の基準電圧端子との
間に電気的に接続され、前記伝送線路の特性インピーダ
ンスに対応した抵抗値を有する第２の終端抵抗と、前記
伝送線路の一端の電位に応じて前記第１および第２のス
イッチ手段をそれぞれ相補的にオン状態またはオフ状態
のいずれかに切り換えるスイッチ切換手段とを有する。
【０１００】また、本発明の第２の終端装置は、上記第
１の終端装置において、前記第１および第２の終端抵抗
の各々が前記伝送線路の特性インピーダンスにほぼ等し
い抵抗値を有することを特徴とする。
１の終端装置において、前記第１および第２の終端抵抗
の各々が前記伝送線路の特性インピーダンスにほぼ等し
い抵抗値を有することを特徴とする。
【０１１０】また、本発明の第３の終端装置は、上記第
２の終端装置において、前記第１のスイッチ手段と前記
第２のスイッチ手段とが前記第１の基準電圧端子と前記
第２の基準電圧端子との間に直列に接続され、それらス
イッチ手段の間の接続点と前記伝送線路の一端との間に
前記第１および第２の終端抵抗のそれぞれの少なくとも
一部を構成する共通抵抗が接続されていることを特徴と
する。
２の終端装置において、前記第１のスイッチ手段と前記
第２のスイッチ手段とが前記第１の基準電圧端子と前記
第２の基準電圧端子との間に直列に接続され、それらス
イッチ手段の間の接続点と前記伝送線路の一端との間に
前記第１および第２の終端抵抗のそれぞれの少なくとも
一部を構成する共通抵抗が接続されていることを特徴と
する。
【０１２０】また、本発明の第４の終端装置は、上記第
１ないし第３のいずれかの終端装置において、前記スイ
ッチ切換手段が、入力端子が前記伝送線路の一端に電気
的に接続されるとともに、出力端子が前記第１および第
２のスイッチ手段の制御端子に電気的に接続され、入力
した信号の論理レベルを反転して出力するインバータか
ら構成されていることを特徴とする。
１ないし第３のいずれかの終端装置において、前記スイ
ッチ切換手段が、入力端子が前記伝送線路の一端に電気
的に接続されるとともに、出力端子が前記第１および第
２のスイッチ手段の制御端子に電気的に接続され、入力
した信号の論理レベルを反転して出力するインバータか
ら構成されていることを特徴とする。
【０１３０】また、本発明の第５の終端装置は、上記第
１ないし第４のいずれかの終端装置において、前記第１
のスイッチ手段が第１導電型のＭＯＳトランジスタから
構成され、前記第２のスイッチ手段が第２導電型のＭＯ
Ｓトランジスタから構成されることを特徴とする。
１ないし第４のいずれかの終端装置において、前記第１
のスイッチ手段が第１導電型のＭＯＳトランジスタから
構成され、前記第２のスイッチ手段が第２導電型のＭＯ
Ｓトランジスタから構成されることを特徴とする。
【０１４０】
【発明の実施の形態】以下、図１〜図８を参照して本発
明の実施例を説明する。
明の実施例を説明する。
【０１５０】図１に、本発明による終端装置を適用した
ディジタル伝送回路の典型的な構成を示す。このディジ
タル伝送回路において、ライン・ドライバ１４はＴＴＬ
レベル（またはＣＭＯＳレベル）のディジタル信号また
はパルス信号Ｓを出力する。ドライバ１４より出力され
たディジタル信号Ｓは、伝送線路（電気ケーブルまたは
プリント配線等）１２の中を伝わって、ライン・レシー
バ１６に受信される。レシーバ１６は、入力した信号の
電圧レベルがＴＴＬレベルのＨレベル入力またはＬレベ
ル入力のしきい値より高いか低いかに応じてＨレベルか
Ｌレベルかを判別する。本発明による終端装置１０は、
図示のように、一般的には伝送線路１２の終端または受
信端１２ａを終端する。すなわち、終端装置１０の信号
端子１０ａが伝送線路１２の受信端１２ａ（レシーバ１
６の近傍）に接続される。
ディジタル伝送回路の典型的な構成を示す。このディジ
タル伝送回路において、ライン・ドライバ１４はＴＴＬ
レベル（またはＣＭＯＳレベル）のディジタル信号また
はパルス信号Ｓを出力する。ドライバ１４より出力され
たディジタル信号Ｓは、伝送線路（電気ケーブルまたは
プリント配線等）１２の中を伝わって、ライン・レシー
バ１６に受信される。レシーバ１６は、入力した信号の
電圧レベルがＴＴＬレベルのＨレベル入力またはＬレベ
ル入力のしきい値より高いか低いかに応じてＨレベルか
Ｌレベルかを判別する。本発明による終端装置１０は、
図示のように、一般的には伝送線路１２の終端または受
信端１２ａを終端する。すなわち、終端装置１０の信号
端子１０ａが伝送線路１２の受信端１２ａ（レシーバ１
６の近傍）に接続される。
【０１６０】図２に、本発明による終端装置１０の基本
的な回路構成を示す。この終端装置１０において、信号
端子１０ａとＨレベルに対応する基準電圧Ｖccたとえば
＋５Ｖの電源電圧端子との間には、Ｈレベル側のスイッ
チ２０および１個または複数個（図示の例では３箇所）
の抵抗２２が直列に接続されている。また、信号端子１
０ａとＬレベルに対応する基準電圧たとえば０Ｖのアー
ス端子との間には、Ｌレベル側のスイッチ２４および１
個または複数個（図示の例では３箇所）の抵抗２６が直
列に接続されている。そして、信号端子１０ａがスイッ
チ切換回路２８の入力端子に接続され、スイッチ切換回
路２８の出力端子が両スイッチ２０，２４の制御端子に
接続されている。
的な回路構成を示す。この終端装置１０において、信号
端子１０ａとＨレベルに対応する基準電圧Ｖccたとえば
＋５Ｖの電源電圧端子との間には、Ｈレベル側のスイッ
チ２０および１個または複数個（図示の例では３箇所）
の抵抗２２が直列に接続されている。また、信号端子１
０ａとＬレベルに対応する基準電圧たとえば０Ｖのアー
ス端子との間には、Ｌレベル側のスイッチ２４および１
個または複数個（図示の例では３箇所）の抵抗２６が直
列に接続されている。そして、信号端子１０ａがスイッ
チ切換回路２８の入力端子に接続され、スイッチ切換回
路２８の出力端子が両スイッチ２０，２４の制御端子に
接続されている。
【０１７０】Ｈレベル側のスイッチ２０がオンになって
いる時の信号端子１０ａと電源電圧端子との間の全抵抗
（Ｈレベル側終端抵抗）の抵抗値は、抵抗２２の抵抗値
とスイッチ２０のオン抵抗値（オン状態の抵抗値）との
和で表される。このＨレベル側終端抵抗の抵抗値が伝送
線路１２の特性インピーダンスＺo にほぼ等しくなるよ
うに、抵抗２２の抵抗値が選ばれる。もっとも、スイッ
チ２０のオン抵抗値を伝送線路１２の特性インピーダン
スＺo に一致させた場合には、抵抗２２を省くことがで
きる。
いる時の信号端子１０ａと電源電圧端子との間の全抵抗
（Ｈレベル側終端抵抗）の抵抗値は、抵抗２２の抵抗値
とスイッチ２０のオン抵抗値（オン状態の抵抗値）との
和で表される。このＨレベル側終端抵抗の抵抗値が伝送
線路１２の特性インピーダンスＺo にほぼ等しくなるよ
うに、抵抗２２の抵抗値が選ばれる。もっとも、スイッ
チ２０のオン抵抗値を伝送線路１２の特性インピーダン
スＺo に一致させた場合には、抵抗２２を省くことがで
きる。
【０１８０】一方、Ｌレベル側のスイッチ２４がオンに
なっている時の信号端子１０ａとアース端子との間の全
抵抗（Ｌレベル側終端抵抗）の抵抗値は、抵抗２６の抵
抗値とスイッチ２４のオン抵抗値（オン状態の抵抗値）
との和で表される。このＬレベル側終端抵抗の抵抗値が
伝送線路１２の特性インピーダンスＺo にほぼ等しくな
るように、抵抗２６の抵抗値が選ばれる。スイッチ２４
のオン抵抗値を伝送線路１２の特性インピーダンスＺo
に一致させた場合には、抵抗２６を省くことができる。
なっている時の信号端子１０ａとアース端子との間の全
抵抗（Ｌレベル側終端抵抗）の抵抗値は、抵抗２６の抵
抗値とスイッチ２４のオン抵抗値（オン状態の抵抗値）
との和で表される。このＬレベル側終端抵抗の抵抗値が
伝送線路１２の特性インピーダンスＺo にほぼ等しくな
るように、抵抗２６の抵抗値が選ばれる。スイッチ２４
のオン抵抗値を伝送線路１２の特性インピーダンスＺo
に一致させた場合には、抵抗２６を省くことができる。
【０１９０】スイッチ切換回路２８は、信号端子１０ａ
の電圧つまり伝送線路１２の受信端１２ａの電圧Ｓ’を
入力し、その入力電圧レベルがＴＴＬレベルのＨレベル
入力のしきい値よりも高い時つまりＨレベルの時はＨレ
ベル側のスイッチ２０をオンにすると同時にＬレベル側
のスイッチ２４をオフにし、入力電圧レベルがＴＴＬレ
ベルのＬレベル入力のしきい値よりも低い時つまりＬレ
ベルの時はＬレベル側のスイッチ２４をオンにすると同
時にＨレベル側のスイッチ２０をオフにする。
の電圧つまり伝送線路１２の受信端１２ａの電圧Ｓ’を
入力し、その入力電圧レベルがＴＴＬレベルのＨレベル
入力のしきい値よりも高い時つまりＨレベルの時はＨレ
ベル側のスイッチ２０をオンにすると同時にＬレベル側
のスイッチ２４をオフにし、入力電圧レベルがＴＴＬレ
ベルのＬレベル入力のしきい値よりも低い時つまりＬレ
ベルの時はＬレベル側のスイッチ２４をオンにすると同
時にＨレベル側のスイッチ２０をオフにする。
【０２００】図１のディジタル伝送回路において、いま
ドライバ１４が出力をＬレベルからＨレベルに立ち上げ
たとする。そうすると、伝送線路１２における一定の伝
播遅延時間の経過後に、線路受信端１２ａの電圧Ｓ’が
Ｌレベルから立ち上がる。この場合、終端装置１０で
は、線路受信端１２ａの電圧Ｓ’がＴＴＬレベルのＨレ
ベル入力のしきい値ＨTHに達するまでは、Ｈレベル側の
スイッチ２０がオフ状態でＬレベル側のスイッチ２４が
オン状態に保持されており、線路受信端１２ａないし信
号端子１０ａは抵抗２６およびスイッチ２４を介してア
ース端子側に電気的に接続されている。
ドライバ１４が出力をＬレベルからＨレベルに立ち上げ
たとする。そうすると、伝送線路１２における一定の伝
播遅延時間の経過後に、線路受信端１２ａの電圧Ｓ’が
Ｌレベルから立ち上がる。この場合、終端装置１０で
は、線路受信端１２ａの電圧Ｓ’がＴＴＬレベルのＨレ
ベル入力のしきい値ＨTHに達するまでは、Ｈレベル側の
スイッチ２０がオフ状態でＬレベル側のスイッチ２４が
オン状態に保持されており、線路受信端１２ａないし信
号端子１０ａは抵抗２６およびスイッチ２４を介してア
ース端子側に電気的に接続されている。
【０２１０】そして、線路受信端１２ａの電圧Ｓ’が上
記しきい値ＨTHを越えると、これに応動してスイッチ切
換回路２８がＬレベル側のスイッチ２４をオフ状態に切
り替えると同時にＨレベル側のスイッチ２０をオン状態
に切り替える。これにより、線路受信端１２ａないし信
号端子１０ａは抵抗２２およびスイッチ２０を介して電
源電圧端子側に電気的に接続され、線路受信端１２ａの
電圧Ｓ’が電源電圧Ｖccによって引き上げられる。この
引き上げの際、電源電圧端子から抵抗２２およびスイッ
チ２０を介して線路受信端１２ａ側に電流が流れる。し
かし、線路受信端１２ａの電圧Ｓ’が基準Ｈレベルに達
すると電流は止まる。以後、電圧Ｓ’がＬレベルに立ち
下がるまで電流は殆ど流れない。
記しきい値ＨTHを越えると、これに応動してスイッチ切
換回路２８がＬレベル側のスイッチ２４をオフ状態に切
り替えると同時にＨレベル側のスイッチ２０をオン状態
に切り替える。これにより、線路受信端１２ａないし信
号端子１０ａは抵抗２２およびスイッチ２０を介して電
源電圧端子側に電気的に接続され、線路受信端１２ａの
電圧Ｓ’が電源電圧Ｖccによって引き上げられる。この
引き上げの際、電源電圧端子から抵抗２２およびスイッ
チ２０を介して線路受信端１２ａ側に電流が流れる。し
かし、線路受信端１２ａの電圧Ｓ’が基準Ｈレベルに達
すると電流は止まる。以後、電圧Ｓ’がＬレベルに立ち
下がるまで電流は殆ど流れない。
【０２２０】ドライバ１４が出力をＨレベルからＬレベ
ルに立ち下げたときは、終端装置１０において上記と逆
方向の動作が行われる。すなわち、線路受信端１２ａの
電圧Ｓ’がＴＴＬレベルのＬレベル入力のしきい値ＬTH
よりも低くなるまではＨレベル側のスイッチ２０がオン
状態でＬレベル側のスイッチ２４がオフ状態に保持され
ており、線路受信端１２ａないし信号端子１０ａは抵抗
２２およびスイッチ２０を介して電源電圧端子側に電気
的に接続されている。
ルに立ち下げたときは、終端装置１０において上記と逆
方向の動作が行われる。すなわち、線路受信端１２ａの
電圧Ｓ’がＴＴＬレベルのＬレベル入力のしきい値ＬTH
よりも低くなるまではＨレベル側のスイッチ２０がオン
状態でＬレベル側のスイッチ２４がオフ状態に保持され
ており、線路受信端１２ａないし信号端子１０ａは抵抗
２２およびスイッチ２０を介して電源電圧端子側に電気
的に接続されている。
【０２３０】そして、線路受信端１２ａの電圧Ｓ’がＴ
ＴＬレベルのＬレベル入力のしきい値ＬTHより下がる
と、スイッチ切換回路２８がＨレベル側のスイッチ２０
をオフにすると同時にＬレベル側のスイッチ２４をオン
にする。これにより、線路受信端１２ａないし信号端子
１０ａは抵抗２６およびスイッチ２４を介してアース端
子側に電気的に接続され、線路受信端１２ａの電圧Ｓ’
はアース電位（０Ｖ）側に引き下げられる。この引き下
げの際、線路受信端１２ａ側から抵抗２６およびスイッ
チ２４を介してアース端子側に電流が流れる。そして、
線路受信端１２ａの電圧Ｓ’が基準のＬレベルに達する
と電流は止まり、以後電圧Ｓ’がＨレベルに立ち上がる
まで電流は殆ど流れない。
ＴＬレベルのＬレベル入力のしきい値ＬTHより下がる
と、スイッチ切換回路２８がＨレベル側のスイッチ２０
をオフにすると同時にＬレベル側のスイッチ２４をオン
にする。これにより、線路受信端１２ａないし信号端子
１０ａは抵抗２６およびスイッチ２４を介してアース端
子側に電気的に接続され、線路受信端１２ａの電圧Ｓ’
はアース電位（０Ｖ）側に引き下げられる。この引き下
げの際、線路受信端１２ａ側から抵抗２６およびスイッ
チ２４を介してアース端子側に電流が流れる。そして、
線路受信端１２ａの電圧Ｓ’が基準のＬレベルに達する
と電流は止まり、以後電圧Ｓ’がＨレベルに立ち上がる
まで電流は殆ど流れない。
【０２４０】このように、本発明の終端装置１０では、
ドライバ１４より送信されてきた信号Ｓ’の論理レベル
に応じて、その論理レベルと同一の論理レベルの基準電
圧に線路受信端１２ａを終端するように動作する。すな
わち、受信信号Ｓ’がＨレベルの時は線路受信端１２ａ
を電源電圧Ｖcc（５Ｖ）に終端し、受信信号Ｓ’がＬレ
ベルの時は線路受信端１２ａをアース電位（０Ｖ）に終
端するように切り換わる。
ドライバ１４より送信されてきた信号Ｓ’の論理レベル
に応じて、その論理レベルと同一の論理レベルの基準電
圧に線路受信端１２ａを終端するように動作する。すな
わち、受信信号Ｓ’がＨレベルの時は線路受信端１２ａ
を電源電圧Ｖcc（５Ｖ）に終端し、受信信号Ｓ’がＬレ
ベルの時は線路受信端１２ａをアース電位（０Ｖ）に終
端するように切り換わる。
【０２５０】受信信号Ｓ’がいずれの論理レベルにあっ
ても、Ｈレベル側の終端抵抗２２（信号端子１０ａから
電源電圧端子までの抵抗値）およびＬレベル側の終端抵
抗２６（信号端子１０ａからアース端子までの抵抗値）
の各々が伝送線路１２の特性インピーダンスＺo に整合
しているので、受信端１２ａでの反射はなく、波形ひず
みは生じない。また、受信信号Ｓ’の論理レベルが変化
する際に線路受信端１２ａと基準電圧端子との間で電流
がわずかに流れるが、信号の伝送が行われない間はもち
ろん、受信信号Ｓ’の論理レベルが一定に止まっている
間は電流が流れない。したがって、無駄に消費される電
力が非常に少ない。
ても、Ｈレベル側の終端抵抗２２（信号端子１０ａから
電源電圧端子までの抵抗値）およびＬレベル側の終端抵
抗２６（信号端子１０ａからアース端子までの抵抗値）
の各々が伝送線路１２の特性インピーダンスＺo に整合
しているので、受信端１２ａでの反射はなく、波形ひず
みは生じない。また、受信信号Ｓ’の論理レベルが変化
する際に線路受信端１２ａと基準電圧端子との間で電流
がわずかに流れるが、信号の伝送が行われない間はもち
ろん、受信信号Ｓ’の論理レベルが一定に止まっている
間は電流が流れない。したがって、無駄に消費される電
力が非常に少ない。
【０２６０】さらに、線路受信端１２ａにおける受信信
号Ｓ’は、終端装置１０によってその論理レベルを標準
レベル（５Ｖ／０Ｖ）まで引き上げ／引き下げられる。
したがって、ＤＣノイズ・マージンが狭められることは
ない。
号Ｓ’は、終端装置１０によってその論理レベルを標準
レベル（５Ｖ／０Ｖ）まで引き上げ／引き下げられる。
したがって、ＤＣノイズ・マージンが狭められることは
ない。
【０２７０】なお、この終端装置１０によれば、線路受
信端１２ａに必ずＨレベルまたはＬレベルのどちらかの
状態を与えるため、線路受信端１２ａをフローティング
状態に置くことはない。このため、フローティングを回
避するためのプルアップ抵抗またはプルダウン抵抗も不
要である。
信端１２ａに必ずＨレベルまたはＬレベルのどちらかの
状態を与えるため、線路受信端１２ａをフローティング
状態に置くことはない。このため、フローティングを回
避するためのプルアップ抵抗またはプルダウン抵抗も不
要である。
【０２８０】図３に、終端回路１０の好適な具体的構成
例を示す。この構成例では、Ｈレベル側のスイッチ２０
がＰ型ＭＯＳトランジスタからなり、Ｌレベル側のスイ
ッチ２４がＮ型ＭＯＳトランジスタからなり、スイッチ
切換回路２８がインバータからなり、信号端子１０ａと
両トランジスタ２２，２４の接続点Ｆとの間にＨレベル
側およびＬレベル側に共通の抵抗２２（２６）が接続さ
れている。Ｈレベル側では抵抗２２とＰ型ＭＯＳトラン
ジスタ２０のオン抵抗との合成抵抗が伝送線路１２の特
性インピーダンスＺo に整合した終端抵抗を形成し、Ｌ
レベル側では抵抗２６とＮ型ＭＯＳトランジスタ２４の
オン抵抗との合成抵抗が伝送線路１２の特性インピーダ
ンスＺo に整合した終端抵抗を形成する。インバータ２
８はＣＭＯＳ回路で構成される。この実施例による終端
装置１０は最小限の素子数で実現されている。
例を示す。この構成例では、Ｈレベル側のスイッチ２０
がＰ型ＭＯＳトランジスタからなり、Ｌレベル側のスイ
ッチ２４がＮ型ＭＯＳトランジスタからなり、スイッチ
切換回路２８がインバータからなり、信号端子１０ａと
両トランジスタ２２，２４の接続点Ｆとの間にＨレベル
側およびＬレベル側に共通の抵抗２２（２６）が接続さ
れている。Ｈレベル側では抵抗２２とＰ型ＭＯＳトラン
ジスタ２０のオン抵抗との合成抵抗が伝送線路１２の特
性インピーダンスＺo に整合した終端抵抗を形成し、Ｌ
レベル側では抵抗２６とＮ型ＭＯＳトランジスタ２４の
オン抵抗との合成抵抗が伝送線路１２の特性インピーダ
ンスＺo に整合した終端抵抗を形成する。インバータ２
８はＣＭＯＳ回路で構成される。この実施例による終端
装置１０は最小限の素子数で実現されている。
【０２９０】信号端子１０ａは、共通抵抗２２（２６）
を介してＰ型ＭＯＳトランジスタ２０およびＮ型ＭＯＳ
トランジスタ２４のそれぞれのドレイン端子に接続され
るとともに、インバータ２８の入力端子に接続される。
Ｐ型ＭＯＳトランジスタ２０のソース端子は標準Ｈレベ
ル（Ｖcc）の電源電圧の端子に接続され、Ｎ型ＭＯＳト
ランジスタ２４のソース端子は標準Ｌレベル（０Ｖ）の
アース端子に接続される。インバータ２８の出力端子
は、両ＭＯＳトランジスタ２０，２４のそれぞれのゲー
ト端子に接続される。
を介してＰ型ＭＯＳトランジスタ２０およびＮ型ＭＯＳ
トランジスタ２４のそれぞれのドレイン端子に接続され
るとともに、インバータ２８の入力端子に接続される。
Ｐ型ＭＯＳトランジスタ２０のソース端子は標準Ｈレベ
ル（Ｖcc）の電源電圧の端子に接続され、Ｎ型ＭＯＳト
ランジスタ２４のソース端子は標準Ｌレベル（０Ｖ）の
アース端子に接続される。インバータ２８の出力端子
は、両ＭＯＳトランジスタ２０，２４のそれぞれのゲー
ト端子に接続される。
【０３００】かかる回路構成において、信号端子１０ａ
の電圧Ｓ’がＬレベルの時は、インバータ２８の出力電
圧がＨレベルで、Ｎ型ＭＯＳトランジスタ２４がオン、
Ｐ型ＭＯＳトランジスタ２０がオフとなり、信号端子１
０ａは共通抵抗２２（２６）およびＮ型ＭＯＳトランジ
スタ２４を介してアース端子側に接続される。信号端子
１０ａの電圧がＨレベルの時は、反対に、インバータ２
８の出力電圧がＬレベルで、Ｎ型ＭＯＳトランジスタ２
４がオフ、Ｐ型ＭＯＳトランジスタ２０がオンとなり、
信号端子１０ａは共通抵抗２２（２６）およびＰ型ＭＯ
Ｓトランジスタ２０を介して電源電圧端子側に接続され
る。
の電圧Ｓ’がＬレベルの時は、インバータ２８の出力電
圧がＨレベルで、Ｎ型ＭＯＳトランジスタ２４がオン、
Ｐ型ＭＯＳトランジスタ２０がオフとなり、信号端子１
０ａは共通抵抗２２（２６）およびＮ型ＭＯＳトランジ
スタ２４を介してアース端子側に接続される。信号端子
１０ａの電圧がＨレベルの時は、反対に、インバータ２
８の出力電圧がＬレベルで、Ｎ型ＭＯＳトランジスタ２
４がオフ、Ｐ型ＭＯＳトランジスタ２０がオンとなり、
信号端子１０ａは共通抵抗２２（２６）およびＰ型ＭＯ
Ｓトランジスタ２０を介して電源電圧端子側に接続され
る。
【０３１０】図４に、図３の回路構成の一変形例を示
す。この変形例では、Ｈレベル側の抵抗２２とＬレベル
側の抵抗２６とを別個にし、共通抵抗２２（２６）を省
いている。Ｈレベル側では抵抗２２とＰ型ＭＯＳトラン
ジスタ２０のオン抵抗との合成抵抗が伝送線路１２の特
性インピーダンスＺo に整合した終端抵抗を形成し、Ｌ
レベル側では抵抗２６とＮ型ＭＯＳトランジスタ２４の
オン抵抗との合成抵抗が伝送線路１２の特性インピーダ
ンスＺo に整合した終端抵抗を形成する。
す。この変形例では、Ｈレベル側の抵抗２２とＬレベル
側の抵抗２６とを別個にし、共通抵抗２２（２６）を省
いている。Ｈレベル側では抵抗２２とＰ型ＭＯＳトラン
ジスタ２０のオン抵抗との合成抵抗が伝送線路１２の特
性インピーダンスＺo に整合した終端抵抗を形成し、Ｌ
レベル側では抵抗２６とＮ型ＭＯＳトランジスタ２４の
オン抵抗との合成抵抗が伝送線路１２の特性インピーダ
ンスＺo に整合した終端抵抗を形成する。
【０３２０】図５に、図３の回路構成を有する本発明の
終端装置１０を適用したディジタル伝送回路におけるパ
ルス伝送特性を示す。図中、Ｓはドライバ１４側のパル
ス波形であり、Ｓ’は伝送線路１２の受信端１２ａない
しレシーバ１６側のパルス波形である。両パルス波形
Ｓ，Ｓ’は極く近似しており、反射による波形ひずみは
非常に小さい。
終端装置１０を適用したディジタル伝送回路におけるパ
ルス伝送特性を示す。図中、Ｓはドライバ１４側のパル
ス波形であり、Ｓ’は伝送線路１２の受信端１２ａない
しレシーバ１６側のパルス波形である。両パルス波形
Ｓ，Ｓ’は極く近似しており、反射による波形ひずみは
非常に小さい。
【０３３０】図６に、本発明の終端装置１０を外した場
合のパルス伝送特性を示す。レシーバ１４は集積回路で
構成されるため、その入力インピーダンスが非常に高
く、伝送線路１２側から見ると開放端とみなすことがで
きる。したがって、伝送線路１２の受信端１２ａが終端
装置１０で終端されていなければ、ここで大きな反射が
起こり、パルスの立ち上がりや立ち下がりでオーバーシ
ュートやアンダーシュートが発生しやすい。さらに、線
路受信端１２ａで反射した信号が伝送線路１２を伝わっ
て線路送信端側へ達することにより、ドライバ１４側の
パルス波形Ｓにも波形ひずみが現れる。
合のパルス伝送特性を示す。レシーバ１４は集積回路で
構成されるため、その入力インピーダンスが非常に高
く、伝送線路１２側から見ると開放端とみなすことがで
きる。したがって、伝送線路１２の受信端１２ａが終端
装置１０で終端されていなければ、ここで大きな反射が
起こり、パルスの立ち上がりや立ち下がりでオーバーシ
ュートやアンダーシュートが発生しやすい。さらに、線
路受信端１２ａで反射した信号が伝送線路１２を伝わっ
て線路送信端側へ達することにより、ドライバ１４側の
パルス波形Ｓにも波形ひずみが現れる。
【０３４０】図７および図８に、本発明の終端装置１０
をバック・プレーンに適用した例を模式的に示す。
をバック・プレーンに適用した例を模式的に示す。
【０３５０】バック・プレーンは、バック・プレート３
０上に配線された共通バス（バック・プレーン・バス）
３２を介して複数（ｎ）枚のプリント基板３６(1) ，
…，３６(n) 上の回路を相互に電気的に接続するもので
ある。バック・プレート３０の共通バス３２上には適当
な間隔を置いて複数（ｎ）個のコネクタ３４(1) ，…，
３４(n) が設けられており、それぞれのコネクタ３４
(1) ，…，３４(n) にプリント基板３６(1) ，…，３６
(n) が装着される。各プリント基板３６(1) ，…，３６
(n) 上の配線３８(1) ，…，３８(n) の端部にはバス・
トランシーバー４０(1) ，…，４０(n) が設けられてお
り、１つのプリント基板３６上のトランシーバー４０か
らバック・プレーン・バス３２を介して他のいずれかの
プリント基板３６上のトランシーバー４０へ選択的にデ
ィジタル信号が伝送される。図７および図８では、図解
の簡略化のため、共通バス３２および各プリント基板３
６上の配線３８のうちそれぞれライン（伝送線路）１本
分の伝送回路を示している。
０上に配線された共通バス（バック・プレーン・バス）
３２を介して複数（ｎ）枚のプリント基板３６(1) ，
…，３６(n) 上の回路を相互に電気的に接続するもので
ある。バック・プレート３０の共通バス３２上には適当
な間隔を置いて複数（ｎ）個のコネクタ３４(1) ，…，
３４(n) が設けられており、それぞれのコネクタ３４
(1) ，…，３４(n) にプリント基板３６(1) ，…，３６
(n) が装着される。各プリント基板３６(1) ，…，３６
(n) 上の配線３８(1) ，…，３８(n) の端部にはバス・
トランシーバー４０(1) ，…，４０(n) が設けられてお
り、１つのプリント基板３６上のトランシーバー４０か
らバック・プレーン・バス３２を介して他のいずれかの
プリント基板３６上のトランシーバー４０へ選択的にデ
ィジタル信号が伝送される。図７および図８では、図解
の簡略化のため、共通バス３２および各プリント基板３
６上の配線３８のうちそれぞれライン（伝送線路）１本
分の伝送回路を示している。
【０３６０】このようなバック・プレーンでは、バック
・プレーン・バス３２の両端が終端となり得るので、バ
ック・プレーン・バス３２の両端部に本発明の終端装置
１０を接続することができる。
・プレーン・バス３２の両端が終端となり得るので、バ
ック・プレーン・バス３２の両端部に本発明の終端装置
１０を接続することができる。
【０３７０】なお、図１のような一般のディジタル伝送
回路において、送信側の出力論理を保存する目的で、送
信端側に本発明の終端装置１０を接続してもよい。本発
明の終端装置が適用可能な伝送線路は、データ、アドレ
ス、制御信号、クロック等の任意の二値信号を伝送する
線路が可能である。ライン・ドライバは、任意の回路構
成を有する駆動回路または出力バッファ回路等として構
成できる。ライン・レシーバも、任意の回路構成を有す
る受信回路または入力バッファ回路等として構成でき
る。
回路において、送信側の出力論理を保存する目的で、送
信端側に本発明の終端装置１０を接続してもよい。本発
明の終端装置が適用可能な伝送線路は、データ、アドレ
ス、制御信号、クロック等の任意の二値信号を伝送する
線路が可能である。ライン・ドライバは、任意の回路構
成を有する駆動回路または出力バッファ回路等として構
成できる。ライン・レシーバも、任意の回路構成を有す
る受信回路または入力バッファ回路等として構成でき
る。
【０３８０】上記した実施例における終端装置１０では
スイッチ２０，２２およびスイッチ切換回路２８をＣＭ
ＯＳ回路で構成したが、これらのＣＭＯＳ回路を他の集
積回路や素子で置き換えることももちろん可能である。
スイッチ２０，２２およびスイッチ切換回路２８をＣＭ
ＯＳ回路で構成したが、これらのＣＭＯＳ回路を他の集
積回路や素子で置き換えることももちろん可能である。
【０３９０】また、上述の実施例ではＴＴＬレベルを例
に説明したが、本発明の終端装置はＣＭＯＳレベル、Ｅ
ＣＬレベル等の伝送線路にも適用できることはいうまで
もない。
に説明したが、本発明の終端装置はＣＭＯＳレベル、Ｅ
ＣＬレベル等の伝送線路にも適用できることはいうまで
もない。
【０４００】
【発明の効果】以上説明したように、本発明の終端装置
によれば、伝送線路の一端における信号または電圧の論
理レベルに応じて該伝送線路の一端を線路の特性インピ
ーダンスに適合した終端抵抗で該信号の論理レベルと同
一の論理レベルの基準電圧に終端するようにしたので、
消費電力が少なく、かつＤＣノイズ・マージンを狭める
ことなく、二値信号用の伝送線路における反射による波
形ひずみを効果的に防止することができる。
によれば、伝送線路の一端における信号または電圧の論
理レベルに応じて該伝送線路の一端を線路の特性インピ
ーダンスに適合した終端抵抗で該信号の論理レベルと同
一の論理レベルの基準電圧に終端するようにしたので、
消費電力が少なく、かつＤＣノイズ・マージンを狭める
ことなく、二値信号用の伝送線路における反射による波
形ひずみを効果的に防止することができる。
【図１】本発明による終端装置を適用したディジタル伝
送回路の典型的な構成を示すブロック図である。
送回路の典型的な構成を示すブロック図である。
【図２】本発明による終端装置内の基本的な回路構成を
示すブロック図である。
示すブロック図である。
【図３】一実施例による終端装置の具体的な構成を示す
回路図である。
回路図である。
【図４】一変形例による終端装置の構成を示す回路図で
ある。
ある。
【図５】本発明の終端装置を適用したディジタル伝送回
路におけるパルス伝送特性を示す図である。
路におけるパルス伝送特性を示す図である。
【図６】本発明の終端装置を外したディジタル伝送回路
におけるパルス伝送特性を示す図である。
におけるパルス伝送特性を示す図である。
【図７】本発明の終端装置を適用したバック・プレーン
の構成例を模式的に示す回路図である。
の構成例を模式的に示す回路図である。
【図８】本発明の終端装置を適用したバック・プレーン
の構成例を模式的に示す斜視図である。
の構成例を模式的に示す斜視図である。
【図９】従来の終端装置を適用したディジタル伝送回路
の一般的な構成を示すブロック図である。
の一般的な構成を示すブロック図である。
【図１０】従来の別の終端装置を適用したディジタル伝
送回路の一般的な構成を示すブロック図である。
送回路の一般的な構成を示すブロック図である。
１０ 終端装置 １２ 伝送線路 １４ ライン・ドライバ １６ ライン・レシーバ ２０，２４ スイッチ ２２，２６ 抵抗 ２８ スイッチ切換回路 ３０ バック・プレート ３２ バック・プレーン・バス ３４ コネクタ ３６ プリント基板 ３８ プリント配線 ４０ バス・トランシーバー
Claims (5)
- 【請求項１】 第１および第２の論理レベルを有する二
値信号を伝送するための伝送線路を終端する終端装置に
おいて、 前記伝送線路の一端と前記第１の論理レベルに対応する
第１の基準電圧の端子との間に電気的に接続された第１
のスイッチ手段と、 前記伝送線路の一端と前記第２の論理レベルに対応する
第２の基準電圧の端子との間に電気的に接続された第２
のスイッチ手段と、 前記伝送線路の一端と前記第１の基準電圧端子との間に
電気的に接続され、前記伝送線路の特性インピーダンス
に対応した抵抗値を有する第１の終端抵抗と、 前記伝送線路の一端と前記第２の基準電圧端子との間に
電気的に接続され、前記伝送線路の特性インピーダンス
に対応した抵抗値を有する第２の終端抵抗と、 前記伝送線路の一端の電位に応じて前記第１および第２
のスイッチ手段をそれぞれ相補的にオン状態またはオフ
状態のいずれかに切り換えるスイッチ切換手段とを有す
る終端装置。 - 【請求項２】 前記第１および第２の終端抵抗の各々が
前記伝送線路の特性インピーダンスにほぼ等しい抵抗値
を有する請求項１に記載の終端装置。 - 【請求項３】 前記第１のスイッチ手段と前記第２のス
イッチ手段とが前記第１の基準電圧端子と前記第２の基
準電圧端子との間に直列に接続され、それらスイッチ手
段の間の接続点と前記伝送線路の端部との間に前記第１
および第２の終端抵抗のそれぞれの少なくとも一部を構
成する共通抵抗が接続されていることを特徴とする請求
項２に記載の終端装置。 - 【請求項４】 前記スイッチ切換手段が、入力端子が前
記伝送線路の端部に電気的に接続されるとともに、出力
端子が前記第１および第２のスイッチ手段の制御端子に
電気的に接続され、入力した電圧の論理レベルを反転し
て出力するインバータから構成されていることを特徴と
する請求項１ないし３のいずれかに記載の終端装置。 - 【請求項５】 前記第１のスイッチ手段が第１導電型の
ＭＯＳトランジスタから構成され、前記第２のスイッチ
手段が第２導電型のＭＯＳトランジスタから構成される
ことを特徴とする請求項１ないし４のいずれかに記載の
終端装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8289327A JPH10126316A (ja) | 1996-10-11 | 1996-10-11 | 終端装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8289327A JPH10126316A (ja) | 1996-10-11 | 1996-10-11 | 終端装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10126316A true JPH10126316A (ja) | 1998-05-15 |
Family
ID=17741766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8289327A Withdrawn JPH10126316A (ja) | 1996-10-11 | 1996-10-11 | 終端装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10126316A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285209B1 (en) | 1998-09-16 | 2001-09-04 | Nec Corporation | Interface circuit and input buffer integrated circuit including the same |
| JP2003087108A (ja) * | 2001-09-07 | 2003-03-20 | Nec Corp | ドライバ回路 |
| JP2006162828A (ja) * | 2004-12-06 | 2006-06-22 | Seiko Epson Corp | 電気光学装置の駆動回路、電気光学装置および電子機器 |
| KR100691351B1 (ko) | 2005-07-25 | 2007-03-12 | 삼성전자주식회사 | 반도체 집적회로 |
| JP2008276361A (ja) * | 2007-04-26 | 2008-11-13 | Kyocera Corp | 電子機器 |
| US8107271B2 (en) | 2006-02-20 | 2012-01-31 | Samsung Electronics Co., Ltd. | Termination circuits and semiconductor memory devices having the same |
| US8396164B2 (en) | 2008-03-17 | 2013-03-12 | Denso Corporation | Receiving device including impedance control circuit and semiconductor device including impedance control circuit |
| JP2016111416A (ja) * | 2014-12-03 | 2016-06-20 | 日本電信電話株式会社 | ドライバ |
-
1996
- 1996-10-11 JP JP8289327A patent/JPH10126316A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285209B1 (en) | 1998-09-16 | 2001-09-04 | Nec Corporation | Interface circuit and input buffer integrated circuit including the same |
| JP2003087108A (ja) * | 2001-09-07 | 2003-03-20 | Nec Corp | ドライバ回路 |
| JP2006162828A (ja) * | 2004-12-06 | 2006-06-22 | Seiko Epson Corp | 電気光学装置の駆動回路、電気光学装置および電子機器 |
| KR100691351B1 (ko) | 2005-07-25 | 2007-03-12 | 삼성전자주식회사 | 반도체 집적회로 |
| US8107271B2 (en) | 2006-02-20 | 2012-01-31 | Samsung Electronics Co., Ltd. | Termination circuits and semiconductor memory devices having the same |
| JP2008276361A (ja) * | 2007-04-26 | 2008-11-13 | Kyocera Corp | 電子機器 |
| US8396164B2 (en) | 2008-03-17 | 2013-03-12 | Denso Corporation | Receiving device including impedance control circuit and semiconductor device including impedance control circuit |
| JP2016111416A (ja) * | 2014-12-03 | 2016-06-20 | 日本電信電話株式会社 | ドライバ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |