JPH10126329A - 移動体通信装置の受信回路 - Google Patents
移動体通信装置の受信回路Info
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- JPH10126329A JPH10126329A JP8273321A JP27332196A JPH10126329A JP H10126329 A JPH10126329 A JP H10126329A JP 8273321 A JP8273321 A JP 8273321A JP 27332196 A JP27332196 A JP 27332196A JP H10126329 A JPH10126329 A JP H10126329A
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- 238000010295 mobile communication Methods 0.000 title claims abstract description 11
- 238000001514 detection method Methods 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 23
- 239000013078 crystal Substances 0.000 claims description 14
- 238000012545 processing Methods 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 230000010363 phase shift Effects 0.000 claims description 6
- 238000004891 communication Methods 0.000 abstract description 10
- 238000011084 recovery Methods 0.000 abstract 3
- 230000000630 rising effect Effects 0.000 description 13
- 238000012937 correction Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 5
- 238000012546 transfer Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2201/00—Aspects of oscillators relating to varying the frequency of the oscillations
- H03B2201/02—Varying the frequency of the oscillations by electronic means
- H03B2201/0225—Varying the frequency of the oscillations by electronic means the means being associated with an element comprising distributed inductances and capacitances
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- Synchronisation In Digital Transmission Systems (AREA)
- Mobile Radio Communication Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 ビットクロックを同期補正することにより、
精度の高い通信を行う移動体通信の受信回路を提供す
る。 【解決手段】 動作クロック生成回路７にプログラマブ
ルカウンタ８が使用される。復調部３では受信したデジ
タル信号から再生クロック（ＲＣＬＫ）が生成される。
復調部３で、ユニークワードを検出し、ビットクロック
（ＢＣＬＫ）に同期した検出信号（ＵＷＤＥＴ）が出力
される。検出信号（ＵＷＤＥＴ）と再生クロック（ＲＣ
ＬＫ）の位相の進み／遅れを判定するコンパレータ４
と、ビットクロック（ＢＣＬＫ）と再生クロック（ＲＣ
ＬＫ）との位相のずれをクロック（ＭＣＬＫ）でカウン
トするカウンタ５を設ける。コンパレータ４の判定結果
及びカウンタ４のカウント値に基づいてプログラマブル
カウンタ８の分周比を可変する。
精度の高い通信を行う移動体通信の受信回路を提供す
る。 【解決手段】 動作クロック生成回路７にプログラマブ
ルカウンタ８が使用される。復調部３では受信したデジ
タル信号から再生クロック（ＲＣＬＫ）が生成される。
復調部３で、ユニークワードを検出し、ビットクロック
（ＢＣＬＫ）に同期した検出信号（ＵＷＤＥＴ）が出力
される。検出信号（ＵＷＤＥＴ）と再生クロック（ＲＣ
ＬＫ）の位相の進み／遅れを判定するコンパレータ４
と、ビットクロック（ＢＣＬＫ）と再生クロック（ＲＣ
ＬＫ）との位相のずれをクロック（ＭＣＬＫ）でカウン
トするカウンタ５を設ける。コンパレータ４の判定結果
及びカウンタ４のカウント値に基づいてプログラマブル
カウンタ８の分周比を可変する。
Description
【０００１】
【発明の属する技術分野】本発明はＰＨＳ（Personal H
andyphon System）等の中継局及び端末に使用される移
動体通信の受信回路に関する。
andyphon System）等の中継局及び端末に使用される移
動体通信の受信回路に関する。
【０００２】
【従来の技術】移動体通信として、ＰＨＳの基地局、中
継局と端末との関係を図７に示す。ＰＨＳ基地局６１と
端末６３は矢印Ｒに示すように双方向に無線通信する。
基地局６１は例えば電話ボックス等に設けられており、
ＩＳＤＮ回線で通信する。端末６３が屋内等で通信が困
難な場合には、建物の窓際等に中継局６２を設置する。
中継局６２を介することにより、矢印Ｓ、Ｔのように基
地局６１と端末６３が双方向に通信する。
継局と端末との関係を図７に示す。ＰＨＳ基地局６１と
端末６３は矢印Ｒに示すように双方向に無線通信する。
基地局６１は例えば電話ボックス等に設けられており、
ＩＳＤＮ回線で通信する。端末６３が屋内等で通信が困
難な場合には、建物の窓際等に中継局６２を設置する。
中継局６２を介することにより、矢印Ｓ、Ｔのように基
地局６１と端末６３が双方向に通信する。
【０００３】従来の中継局６２の構成の概略を図８に示
す。受信アンテナ６４で受信したＰＨＳ信号は高周波回
路（ＲＦ）６５で増幅等を行う。そして、復調部６６に
送られる。復調部６６は信号を復調し、受信データ（Ｒ
ＤＡＴＡ）及び３８４ｋＨｚの再生クロック（ＲＣＬ
Ｋ）を出力する。そして、受信データ（ＲＤＡＴＡ）及
び再生クロック（ＲＣＬＫ）を次段の処理部（図示せ
ず）に送る。
す。受信アンテナ６４で受信したＰＨＳ信号は高周波回
路（ＲＦ）６５で増幅等を行う。そして、復調部６６に
送られる。復調部６６は信号を復調し、受信データ（Ｒ
ＤＡＴＡ）及び３８４ｋＨｚの再生クロック（ＲＣＬ
Ｋ）を出力する。そして、受信データ（ＲＤＡＴＡ）及
び再生クロック（ＲＣＬＫ）を次段の処理部（図示せ
ず）に送る。
【０００４】復調部６６が動作するためにはクロック
（ＭＣＬＫ）が必要である。そのため、温度補償形水晶
発振器（以下、「ＴＣＸＯ」という）６７を設ける。Ｔ
ＣＸＯ６７は１９．２ＭＨｚのクロック（ＭＣＬＫ）を
出力する。クロック（ＭＣＬＫ）は動作クロック生成回
路６８に送られる。
（ＭＣＬＫ）が必要である。そのため、温度補償形水晶
発振器（以下、「ＴＣＸＯ」という）６７を設ける。Ｔ
ＣＸＯ６７は１９．２ＭＨｚのクロック（ＭＣＬＫ）を
出力する。クロック（ＭＣＬＫ）は動作クロック生成回
路６８に送られる。
【０００５】動作クロック生成回路６８より復調部６６
にクロック（ＭＣＬＫ）が送られる。また、動作クロッ
ク生成回路６８では、クロック（ＭＣＬＫ）を１／５０
分周することにより、３８４ｋＨｚのビットクロック
（ＢＣＬＫ）が生成される。クロック（ＭＣＬＫ）を１
／９６０００分周することにより、２００Ｈｚのフレー
ム同期クロック（ＦＳＹＮＣ）が生成される。
にクロック（ＭＣＬＫ）が送られる。また、動作クロッ
ク生成回路６８では、クロック（ＭＣＬＫ）を１／５０
分周することにより、３８４ｋＨｚのビットクロック
（ＢＣＬＫ）が生成される。クロック（ＭＣＬＫ）を１
／９６０００分周することにより、２００Ｈｚのフレー
ム同期クロック（ＦＳＹＮＣ）が生成される。
【０００６】ビットクロック（ＢＣＬＫ）とフレーム同
期クロック（ＦＳＹＮＣ）は上記次段の処理部（図示せ
ず）に送られる。その処理部（図示せず）では、受信デ
ータ（ＲＤＡＴＡ）をビットクロック（ＢＣＬＫ）とフ
レーム同期クロック（ＦＳＹＮＣ）を使用して処理して
いく。これにより、図９に示すような信号の波形図が得
られる。
期クロック（ＦＳＹＮＣ）は上記次段の処理部（図示せ
ず）に送られる。その処理部（図示せず）では、受信デ
ータ（ＲＤＡＴＡ）をビットクロック（ＢＣＬＫ）とフ
レーム同期クロック（ＦＳＹＮＣ）を使用して処理して
いく。これにより、図９に示すような信号の波形図が得
られる。
【０００７】
【発明が解決しようとする課題】しかしながら、図７に
おいて、基地局６１と中継局６２がそれぞれ独立したク
ロックで動作している。中継局６２において再生クロッ
ク（ＲＣＬＫ）は基地局６１からの受信信号で生成さ
れ、ビットクロック（ＢＣＬＫ）はＴＣＸＯ６７のクロ
ック（ＭＣＬＫ）を分周することにより生成される。
おいて、基地局６１と中継局６２がそれぞれ独立したク
ロックで動作している。中継局６２において再生クロッ
ク（ＲＣＬＫ）は基地局６１からの受信信号で生成さ
れ、ビットクロック（ＢＣＬＫ）はＴＣＸＯ６７のクロ
ック（ＭＣＬＫ）を分周することにより生成される。
【０００８】中継局６２においてＴＣＸＯ６７に誤差が
あると、再生クロック（ＲＣＬＫ）とビットクロック
（ＢＣＬＫ）に誤差が生じる。この誤差により、データ
エラーが発生する可能性がある。また、再生クロック
（ＲＣＬＫ）とビットクロック（ＢＣＬＫ）の周波数が
一致していても、位相がずれる場合がある。この場合、
位相がずれて信号処理されるので、端末６３にとって基
地局６１と中継局６２が信号的に区別される。端末６３
にとって基地局６１と中継局６２は信号的に区別がない
ほうがよい。
あると、再生クロック（ＲＣＬＫ）とビットクロック
（ＢＣＬＫ）に誤差が生じる。この誤差により、データ
エラーが発生する可能性がある。また、再生クロック
（ＲＣＬＫ）とビットクロック（ＢＣＬＫ）の周波数が
一致していても、位相がずれる場合がある。この場合、
位相がずれて信号処理されるので、端末６３にとって基
地局６１と中継局６２が信号的に区別される。端末６３
にとって基地局６１と中継局６２は信号的に区別がない
ほうがよい。
【０００９】本発明はこのような課題を解決し、中継局
６２において、ビットクロック（ＢＣＬＫ）の同期補正
を行うことにより、精度の高い移動体通信の受信回路を
提供することを目的とする。
６２において、ビットクロック（ＢＣＬＫ）の同期補正
を行うことにより、精度の高い移動体通信の受信回路を
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の構成では、デジタル信号を受信する
受信部と、前記デジタル信号を復調して受信データを出
力する復調部と、水晶発振器が出力するクロックより前
記受信データの処理に使用されるビットクロックを生成
する動作クロック生成回路とを備えた受信回路におい
て、前記動作クロック生成回路にプログラマブルカウン
タを設け、前記プログラマブルカウンタが前記水晶発振
器より出力されるクロックを分周することにより、前記
ビットクロックが生成され、前記復調部では前記デジタ
ル信号から再生クロックが生成され、前記デジタル信号
に含まれる所定の符号を検出する手段により、前記ビッ
トクロックに同期した検出信号が出力され、前記検出信
号と前記再生クロックの位相の進み／遅れを判定するコ
ンパレータと、前記検出信号を使用して前記ビットクロ
ックと前記再生クロックとの位相のずれを前記水晶発振
器が出力するクロックでカウントするカウンタとを設
け、前記コンパレータの判定結果及び前記カウンタのカ
ウント値に基づいて前記プログラマブルカウンタの分周
比を可変している。
め、本発明の第１の構成では、デジタル信号を受信する
受信部と、前記デジタル信号を復調して受信データを出
力する復調部と、水晶発振器が出力するクロックより前
記受信データの処理に使用されるビットクロックを生成
する動作クロック生成回路とを備えた受信回路におい
て、前記動作クロック生成回路にプログラマブルカウン
タを設け、前記プログラマブルカウンタが前記水晶発振
器より出力されるクロックを分周することにより、前記
ビットクロックが生成され、前記復調部では前記デジタ
ル信号から再生クロックが生成され、前記デジタル信号
に含まれる所定の符号を検出する手段により、前記ビッ
トクロックに同期した検出信号が出力され、前記検出信
号と前記再生クロックの位相の進み／遅れを判定するコ
ンパレータと、前記検出信号を使用して前記ビットクロ
ックと前記再生クロックとの位相のずれを前記水晶発振
器が出力するクロックでカウントするカウンタとを設
け、前記コンパレータの判定結果及び前記カウンタのカ
ウント値に基づいて前記プログラマブルカウンタの分周
比を可変している。
【００１１】このような構成では、デジタル信号は受信
部で受信される。そのデジタル信号は復調部で復調され
る。そして、受信データが復調部より出力される。ま
た、復調部で再生クロックが生成される。動作クロック
生成回路より、ビットクロックが生成される。ビットク
ロックは受信データを処理するときに使用される。デジ
タル信号に含まれる所定の符号を検出する手段により、
ビットクロックに同期した検出信号が出力される。そし
て、コンパレータで検出信号と再生クロックとの位相の
進み／遅れを判定する。カウンタによってビットクロッ
クと再生クロックとの位相のずれをカウントする。コン
パレータの判定結果とカウント値に基づいてプログラマ
ブルカウンタの分周比を可変する。これにより、ビット
クロックが再生クロックに同期補正される。
部で受信される。そのデジタル信号は復調部で復調され
る。そして、受信データが復調部より出力される。ま
た、復調部で再生クロックが生成される。動作クロック
生成回路より、ビットクロックが生成される。ビットク
ロックは受信データを処理するときに使用される。デジ
タル信号に含まれる所定の符号を検出する手段により、
ビットクロックに同期した検出信号が出力される。そし
て、コンパレータで検出信号と再生クロックとの位相の
進み／遅れを判定する。カウンタによってビットクロッ
クと再生クロックとの位相のずれをカウントする。コン
パレータの判定結果とカウント値に基づいてプログラマ
ブルカウンタの分周比を可変する。これにより、ビット
クロックが再生クロックに同期補正される。
【００１２】また、本発明の第２の構成では、上記第１
の構成において、前記所定の符号はユニークワードであ
り、前記動作クロック生成回路において前記水晶発振器
が出力するクロックを分周することにより生成されるフ
レーム同期クロックに同期して、前記プログラマブルカ
ウンタの分周比を可変している。
の構成において、前記所定の符号はユニークワードであ
り、前記動作クロック生成回路において前記水晶発振器
が出力するクロックを分周することにより生成されるフ
レーム同期クロックに同期して、前記プログラマブルカ
ウンタの分周比を可変している。
【００１３】このような構成では、ユニークワードを検
出したときに、検出手段より検出信号が出力される。そ
して、カウンタで位相のずれが水晶発振器が出力するク
ロックでカウントされる。動作クロック生成回路で生成
されたフレーム同期クロックに同期してプログラマブル
カウンタの分周比を変更する。このように、フレーム同
期クロックのタイミングで同期補正する。
出したときに、検出手段より検出信号が出力される。そ
して、カウンタで位相のずれが水晶発振器が出力するク
ロックでカウントされる。動作クロック生成回路で生成
されたフレーム同期クロックに同期してプログラマブル
カウンタの分周比を変更する。このように、フレーム同
期クロックのタイミングで同期補正する。
【００１４】また、本発明の第３の構成では、上記第２
の構成において、前記水晶発振器が出力するクロックは
１９．２ＭＨｚであり、前記プログラマブルカウンタは
前記水晶発振器が出力するクロックを１／ｎ（ただし、
ｎ＝１、２・・・３４）分周し、前記プログラマブルカ
ウンタより出力される信号を１／５分周することにより
ビットクロックが生成され、前記プログラマブルカウン
タより出力される信号を１／９６００分周することによ
り、前記フレーム同期クロックが生成されるようにして
いる。
の構成において、前記水晶発振器が出力するクロックは
１９．２ＭＨｚであり、前記プログラマブルカウンタは
前記水晶発振器が出力するクロックを１／ｎ（ただし、
ｎ＝１、２・・・３４）分周し、前記プログラマブルカ
ウンタより出力される信号を１／５分周することにより
ビットクロックが生成され、前記プログラマブルカウン
タより出力される信号を１／９６００分周することによ
り、前記フレーム同期クロックが生成されるようにして
いる。
【００１５】このような構成では、水晶発振器より、１
９．２ＭＨｚのクロックが出力される。プログラマブル
カウンタで１／ｎ分周する。同期補正していないとき、
１／１０分周する。更に、１／５分周することにより、
３８４ｋＨｚのビットクロックが発生する。また、プロ
グラマブルカウンタより出力される信号を１／９６００
分周することにより、２００Ｈｚのフレーム同期クロッ
クが生成される。同期補正する際には、プログラマブル
カウンタで分周比を変更する。分周比が変更されてもフ
レーム同期クロックとビットクロックとの同期関係は保
たれる。
９．２ＭＨｚのクロックが出力される。プログラマブル
カウンタで１／ｎ分周する。同期補正していないとき、
１／１０分周する。更に、１／５分周することにより、
３８４ｋＨｚのビットクロックが発生する。また、プロ
グラマブルカウンタより出力される信号を１／９６００
分周することにより、２００Ｈｚのフレーム同期クロッ
クが生成される。同期補正する際には、プログラマブル
カウンタで分周比を変更する。分周比が変更されてもフ
レーム同期クロックとビットクロックとの同期関係は保
たれる。
【００１６】また、本発明の第４の構成では、上記第１
の構成乃至上記第３の構成のいずれかにおいて、ＰＨＳ
基地局と端末との間に介在して、前記デジタル信号を中
継する中継局に使用されている。
の構成乃至上記第３の構成のいずれかにおいて、ＰＨＳ
基地局と端末との間に介在して、前記デジタル信号を中
継する中継局に使用されている。
【００１７】このような構成では、中継局で信号処理す
るときに使用されるビットクロックが基地局から送られ
てくる信号に同期したものとなる。そのため、端末にと
っては中継局と基地局は信号的に区別がない。中継局が
介在しても、高精度の信号の中継ができる。
るときに使用されるビットクロックが基地局から送られ
てくる信号に同期したものとなる。そのため、端末にと
っては中継局と基地局は信号的に区別がない。中継局が
介在しても、高精度の信号の中継ができる。
【００１８】
【発明の実施の形態】本発明の一実施形態を図１〜図６
を用いて説明する。移動体通信としてＰＨＳを例にと
る。図１は本実施形態の中継局の概略を示すブロック図
である。ＰＨＳのデジタル信号はアンテナ１で受信され
る。受信されたデジタル信号は高周波回路（ＲＦ）２で
増幅等を行う。そして、その信号は復調部３に送られ
る。
を用いて説明する。移動体通信としてＰＨＳを例にと
る。図１は本実施形態の中継局の概略を示すブロック図
である。ＰＨＳのデジタル信号はアンテナ１で受信され
る。受信されたデジタル信号は高周波回路（ＲＦ）２で
増幅等を行う。そして、その信号は復調部３に送られ
る。
【００１９】復調部３で信号が復調される。そして、復
調部３より受信データ（ＲＤＡＴＡ）と３８４ｋＨｚの
再生クロック（ＲＣＬＫ）を出力する。更に、復調部３
は信号に含まれるユニークワード（後述する）を検出し
て、ユニークワード検出ＯＫ信号（ＵＷＤＥＴ）を出力
する。このユニークワード検出信号はビットクロック
（ＢＣＬＫ）に同期した信号である。
調部３より受信データ（ＲＤＡＴＡ）と３８４ｋＨｚの
再生クロック（ＲＣＬＫ）を出力する。更に、復調部３
は信号に含まれるユニークワード（後述する）を検出し
て、ユニークワード検出ＯＫ信号（ＵＷＤＥＴ）を出力
する。このユニークワード検出信号はビットクロック
（ＢＣＬＫ）に同期した信号である。
【００２０】次に、ユニークワードについて説明する。
ＰＨＳの通信データの構造を図２に示す。図２（ａ）に
示すように、１フレームの期間Ｋは５ｍｓである。１フ
レームは８個のスロットから成り、１スロットの期間Ｌ
は６２５μｓである。図７において、基地局６１では、
各スロットは送信１〜送信４、受信１〜受信４の順とな
る。これにより、４チャネルの多重通信を行う。１個の
スロットは６２５μｓで２４０ビットの情報を含んでい
る。そのため、ビットクロック（ＢＣＬＫ）は３８４ｋ
Ｈｚとなる。各スロットには、制御符号やデータの他
に、ユニークワードという符号が含まれる。
ＰＨＳの通信データの構造を図２に示す。図２（ａ）に
示すように、１フレームの期間Ｋは５ｍｓである。１フ
レームは８個のスロットから成り、１スロットの期間Ｌ
は６２５μｓである。図７において、基地局６１では、
各スロットは送信１〜送信４、受信１〜受信４の順とな
る。これにより、４チャネルの多重通信を行う。１個の
スロットは６２５μｓで２４０ビットの情報を含んでい
る。そのため、ビットクロック（ＢＣＬＫ）は３８４ｋ
Ｈｚとなる。各スロットには、制御符号やデータの他
に、ユニークワードという符号が含まれる。
【００２１】図１において、ＴＣＸＯ６より１９．２Ｍ
Ｈｚのクロック（ＭＣＬＫ）が出力される。クロック
（ＭＣＬＫ）は動作クロック生成回路７に送られる。動
作クロック生成回路６に送られたクロック（ＭＣＬＫ）
は、まず、プログラマブルカウンタ８で分周される。次
に、分周器１１で１／５分周することにより、ビットク
ロック（ＢＣＬＫ）が生成される。
Ｈｚのクロック（ＭＣＬＫ）が出力される。クロック
（ＭＣＬＫ）は動作クロック生成回路７に送られる。動
作クロック生成回路６に送られたクロック（ＭＣＬＫ）
は、まず、プログラマブルカウンタ８で分周される。次
に、分周器１１で１／５分周することにより、ビットク
ロック（ＢＣＬＫ）が生成される。
【００２２】また、プログラマブルカウンタ８の出力を
分周器９で１／９６００分周する。更に、立ち上がり検
出器１０でビットクロック（ＢＣＬＫ）の立ち上がりと
フレーム同期クロック（ＦＳＹＮＣ）の立ち上がりを一
致させる。これにより、フレーム同期クロック（ＦＳＹ
ＮＣ）が生成される。
分周器９で１／９６００分周する。更に、立ち上がり検
出器１０でビットクロック（ＢＣＬＫ）の立ち上がりと
フレーム同期クロック（ＦＳＹＮＣ）の立ち上がりを一
致させる。これにより、フレーム同期クロック（ＦＳＹ
ＮＣ）が生成される。
【００２３】コンパレータ４にユニークワード検出ＯＫ
信号（ＵＷＤＥＴ）、再生クロック（ＲＣＬＫ）及びフ
レーム同期クロック（ＦＳＹＮＣ）を入力する。コンパ
レータ４でユニークワード検出ＯＫ信号（ＵＷＤＥＴ）
の立ち上がり時に、再生クロック（ＲＣＬＫ）とフレー
ム同期クロック（ＦＳＹＮＣ）を比較する。これによ
り、再生クロック（ＲＣＬＫ）とビットクロック（ＢＣ
ＬＫ）の位相の進み／遅れを判定する。その判定結果を
プログラマブルカウンタ８に出力する。
信号（ＵＷＤＥＴ）、再生クロック（ＲＣＬＫ）及びフ
レーム同期クロック（ＦＳＹＮＣ）を入力する。コンパ
レータ４でユニークワード検出ＯＫ信号（ＵＷＤＥＴ）
の立ち上がり時に、再生クロック（ＲＣＬＫ）とフレー
ム同期クロック（ＦＳＹＮＣ）を比較する。これによ
り、再生クロック（ＲＣＬＫ）とビットクロック（ＢＣ
ＬＫ）の位相の進み／遅れを判定する。その判定結果を
プログラマブルカウンタ８に出力する。
【００２４】コンパレータ４から再生クロック（ＲＣＬ
Ｋ）とフレーム同期クロック（ＦＳＹＮＣ）を出力し、
カウンタ５に入力する。カウンタ５はユニークワード検
出ＯＫ信号（ＵＷＤＥＴ）の立ち上がりを利用して、ビ
ットクロック（ＢＣＬＫ）と再生クロック（ＲＣＬＫ）
とのずれをクロック（ＭＣＬＫ）のクロック数でカウン
トする。そして、カウント結果をフレーム同期クロック
（ＦＳＹＮＣ）に同期してプログラマブルカウンタ８に
出力する。プログラマブルカウンタ８で分周比を変更し
て同期補正する。
Ｋ）とフレーム同期クロック（ＦＳＹＮＣ）を出力し、
カウンタ５に入力する。カウンタ５はユニークワード検
出ＯＫ信号（ＵＷＤＥＴ）の立ち上がりを利用して、ビ
ットクロック（ＢＣＬＫ）と再生クロック（ＲＣＬＫ）
とのずれをクロック（ＭＣＬＫ）のクロック数でカウン
トする。そして、カウント結果をフレーム同期クロック
（ＦＳＹＮＣ）に同期してプログラマブルカウンタ８に
出力する。プログラマブルカウンタ８で分周比を変更し
て同期補正する。
【００２５】進み／遅れの判定と位相のずれの検出は次
のように行う。図４に信号の一例の波形図を示す。ユニ
ークワード検出ＯＫ信号（ＵＷＤＥＴ）はビットクロッ
ク（ＢＣＬＫ）と同期して出力される。再生クロック
（ＲＣＬＫ）に対してビットクロック（ＢＣＬＫ）が遅
れている場合、ユニークワード検出ＯＫ信号（ＵＷＤＥ
Ｔ）の立ち上がりの時間ｔに、再生クロック（ＲＣＬ
Ｋ）は、（ａ）に示すように、ハイレベル（以下、
「Ｈ」という）となる。
のように行う。図４に信号の一例の波形図を示す。ユニ
ークワード検出ＯＫ信号（ＵＷＤＥＴ）はビットクロッ
ク（ＢＣＬＫ）と同期して出力される。再生クロック
（ＲＣＬＫ）に対してビットクロック（ＢＣＬＫ）が遅
れている場合、ユニークワード検出ＯＫ信号（ＵＷＤＥ
Ｔ）の立ち上がりの時間ｔに、再生クロック（ＲＣＬ
Ｋ）は、（ａ）に示すように、ハイレベル（以下、
「Ｈ」という）となる。
【００２６】時間ｔから再生クロック（ＲＣＬＫ）がロ
ーレベル（以下、「Ｌ」という）になるまでの期間Ａを
クロック（ＭＣＬＫ）でカウントすることにより、ビッ
トクロック（ＢＣＬＫ）の遅れのずれが、２５−（Ａの
カウント値）で与えられる。
ーレベル（以下、「Ｌ」という）になるまでの期間Ａを
クロック（ＭＣＬＫ）でカウントすることにより、ビッ
トクロック（ＢＣＬＫ）の遅れのずれが、２５−（Ａの
カウント値）で与えられる。
【００２７】一方、ビットクロック（ＢＣＬＫ）が再生
クロック（ＲＣＬＫ）に対して進んでいる場合、時間ｔ
に再生クロック（ＲＣＬＫ）は、（ｂ）に示すように、
Ｌとなる。時間ｔから再生クロック（ＲＣＬＫ）がＨと
なるまでの期間Ｂをクロック（ＭＣＬＫ）でカウントす
る。これにより、進みのずれがＢのカウント値で与えら
れる。
クロック（ＲＣＬＫ）に対して進んでいる場合、時間ｔ
に再生クロック（ＲＣＬＫ）は、（ｂ）に示すように、
Ｌとなる。時間ｔから再生クロック（ＲＣＬＫ）がＨと
なるまでの期間Ｂをクロック（ＭＣＬＫ）でカウントす
る。これにより、進みのずれがＢのカウント値で与えら
れる。
【００２８】次に、同期補正の処理のフローチャートを
図３に示す。処理が開始されると、まずステップＳ１で
ユニークワード検出ＯＫ信号（ＵＷＤＥＴ）の立ち上が
りがコンパレータ４（図１参照）で検出される。もし、
検出されなければ、処理がＳ７に進み、１９．２ＭＨｚ
のクロック（ＭＣＬＫ）を初段のプログラマブルカウン
タ８で１／１０分周する。そして、処理がステップＳ１
に戻る。
図３に示す。処理が開始されると、まずステップＳ１で
ユニークワード検出ＯＫ信号（ＵＷＤＥＴ）の立ち上が
りがコンパレータ４（図１参照）で検出される。もし、
検出されなければ、処理がＳ７に進み、１９．２ＭＨｚ
のクロック（ＭＣＬＫ）を初段のプログラマブルカウン
タ８で１／１０分周する。そして、処理がステップＳ１
に戻る。
【００２９】一方、ステップＳ１でユニークワード検出
ＯＫ信号（ＵＷＤＥＴ）の立ち上がりが検出される。処
理がステップＳ２に進み、再生クロック（ＲＣＬＫ）が
ローレベルであるか判断する。
ＯＫ信号（ＵＷＤＥＴ）の立ち上がりが検出される。処
理がステップＳ２に進み、再生クロック（ＲＣＬＫ）が
ローレベルであるか判断する。
【００３０】もし、ステップＳ２で、再生クロック（Ｒ
ＣＬＫ）がＬであれば、処理がステップＳ３に進む。こ
の場合、前述したようにビットクロック（ＢＣＬＫ）が
再生クロック（ＲＣＬＫ）に対して進んでいる。ステッ
プＳ３で、再生クロック（ＲＣＬＫ）がＨかどうか判断
される。
ＣＬＫ）がＬであれば、処理がステップＳ３に進む。こ
の場合、前述したようにビットクロック（ＢＣＬＫ）が
再生クロック（ＲＣＬＫ）に対して進んでいる。ステッ
プＳ３で、再生クロック（ＲＣＬＫ）がＨかどうか判断
される。
【００３１】もし、ステップＳ３で、再生クロック（Ｒ
ＣＬＫ）がＨでなければ、処理がステップＳ４に進み、
１９．２ＭＨｚのクロック（ＭＣＬＫ）の立ち上がりを
カウンタ５（図１参照）カウントする。そして、カウン
ト値ｎを保存する。ステップＳ３で再生クロック（ＲＣ
ＬＫ）がＨとなるまで、ステップＳ４でカウントする。
ＣＬＫ）がＨでなければ、処理がステップＳ４に進み、
１９．２ＭＨｚのクロック（ＭＣＬＫ）の立ち上がりを
カウンタ５（図１参照）カウントする。そして、カウン
ト値ｎを保存する。ステップＳ３で再生クロック（ＲＣ
ＬＫ）がＨとなるまで、ステップＳ４でカウントする。
【００３２】ステップＳ３で再生クロック（ＲＣＬＫ）
がＨとなると、処理がステップＳ５に進む。ステップＳ
５で、フレーム同期クロック（ＦＳＹＮＣ）の立ち上が
りが検出される。もし、フレーム同期クロック（ＦＳＹ
ＮＣ）の立ち上がりが検出されなければ、フレーム同期
クロック（ＦＳＹＮＣ）の立ち上がりが検出されるまで
ステップＳ５の処理を繰り返す。
がＨとなると、処理がステップＳ５に進む。ステップＳ
５で、フレーム同期クロック（ＦＳＹＮＣ）の立ち上が
りが検出される。もし、フレーム同期クロック（ＦＳＹ
ＮＣ）の立ち上がりが検出されなければ、フレーム同期
クロック（ＦＳＹＮＣ）の立ち上がりが検出されるまで
ステップＳ５の処理を繰り返す。
【００３３】ステップＳ５で、フレーム同期クロック
（ＦＳＹＮＣ）の立ち上がりが検出されると、処理がス
テップＳ６に進む。ステップＳ６で１９．２ＭＨｚのク
ロック（ＭＣＬＫ）を、初段のプログラマブルカウンタ
８（図１参照）で１回だけ、カウント値ｎを使用して、
１／（１０＋ｎ）分周する。その後、ステップＳ７で、
プログラマブルカウンタ８で、クロック（ＭＣＬＫ）を
１／１０分周する。そして、処理がステップＳ１に戻
る。
（ＦＳＹＮＣ）の立ち上がりが検出されると、処理がス
テップＳ６に進む。ステップＳ６で１９．２ＭＨｚのク
ロック（ＭＣＬＫ）を、初段のプログラマブルカウンタ
８（図１参照）で１回だけ、カウント値ｎを使用して、
１／（１０＋ｎ）分周する。その後、ステップＳ７で、
プログラマブルカウンタ８で、クロック（ＭＣＬＫ）を
１／１０分周する。そして、処理がステップＳ１に戻
る。
【００３４】ステップＳ２で、再生クロック（ＲＣＬ
Ｋ）がＨの場合、ステップＳ２からステップＳ８に処理
が進む。この場合、ビットクロック（ＢＣＬＫ）が再生
クロック（ＲＣＬＫ）に対して遅れている。ステップＳ
８で、再生クロック（ＲＣＬＫ）がＬであるか判断され
る。
Ｋ）がＨの場合、ステップＳ２からステップＳ８に処理
が進む。この場合、ビットクロック（ＢＣＬＫ）が再生
クロック（ＲＣＬＫ）に対して遅れている。ステップＳ
８で、再生クロック（ＲＣＬＫ）がＬであるか判断され
る。
【００３５】もし、ステップＳ８で、再生クロックがＬ
でなければ処理がステップＳ９に進み、１９．２ＭＨｚ
のクロック（ＭＣＬＫ）の立ち上がりをカウンタ５（図
１参照）でカウントし、カウント値ｎを保存する。そし
て、処理をステップＳ８に戻す。このように、再生クロ
ック（ＲＣＬＫ）がＬになるまでステップＳ７でカウン
トする。
でなければ処理がステップＳ９に進み、１９．２ＭＨｚ
のクロック（ＭＣＬＫ）の立ち上がりをカウンタ５（図
１参照）でカウントし、カウント値ｎを保存する。そし
て、処理をステップＳ８に戻す。このように、再生クロ
ック（ＲＣＬＫ）がＬになるまでステップＳ７でカウン
トする。
【００３６】ステップＳ８で再生クロック（ＲＣＬＫ）
がＬとなれば、処理がＳ１０に進む。ステップＳ１０で
カウント値ｎが１６から２５までの範囲にあるか判断す
る。もし、カウント値ｎが１６から２５までの範囲にな
ければ、処理がステップＳ１１に進み、ｎを２５とす
る。これにより、電源を入れた瞬間のように、不適当な
信号が送られてきて補正できない場合、同期補正しない
ようになる。そして、処理がステップＳ１２に進む。
がＬとなれば、処理がＳ１０に進む。ステップＳ１０で
カウント値ｎが１６から２５までの範囲にあるか判断す
る。もし、カウント値ｎが１６から２５までの範囲にな
ければ、処理がステップＳ１１に進み、ｎを２５とす
る。これにより、電源を入れた瞬間のように、不適当な
信号が送られてきて補正できない場合、同期補正しない
ようになる。そして、処理がステップＳ１２に進む。
【００３７】一方、ステップＳ１０でカウント値ｎが１
６から２５までの範囲にある場合、処理が直接ステップ
Ｓ１２に進む。ステップＳ１２でフレーム同期クロック
（ＦＳＹＮＣ）の立ち上がりが検出される。もし、検出
されなければ、立ち上がりが検出されるまでステップＳ
１２の処理を繰り返す。ステップＳ１２でフレーム同期
クロック（ＦＳＹＮＣ）の立ち上がりが検出されると、
処理がステップＳ１３に進む。
６から２５までの範囲にある場合、処理が直接ステップ
Ｓ１２に進む。ステップＳ１２でフレーム同期クロック
（ＦＳＹＮＣ）の立ち上がりが検出される。もし、検出
されなければ、立ち上がりが検出されるまでステップＳ
１２の処理を繰り返す。ステップＳ１２でフレーム同期
クロック（ＦＳＹＮＣ）の立ち上がりが検出されると、
処理がステップＳ１３に進む。
【００３８】ステップＳ１３で１９．２ＭＨｚのクロッ
ク（ＭＣＬＫ）を初段のプログラマブルカウンタ８（図
１参照）で１回だけ、カウント値ｎを使用して、１／
｛１０−（２５−ｎ）｝分周する。その後、ステップＳ
７で、１９．２ＭＨｚのクロック（ＭＣＬＫ）をプログ
ラマブルカウンタ８で１／１０分周するようにする。
ク（ＭＣＬＫ）を初段のプログラマブルカウンタ８（図
１参照）で１回だけ、カウント値ｎを使用して、１／
｛１０−（２５−ｎ）｝分周する。その後、ステップＳ
７で、１９．２ＭＨｚのクロック（ＭＣＬＫ）をプログ
ラマブルカウンタ８で１／１０分周するようにする。
【００３９】尚、ステップＳ１０で、カウント値ｎは１
６から２５までの範囲に制限される。ビットクロック
（ＢＣＬＫ）と再生クロック（ＲＣＬＫ）のずれは、Ｔ
ＣＸＯ６の誤差を考慮しても、最大９カウントとなるの
で、同期補正するのに十分な範囲となっている。また、
フレーム同期クロック（ＦＳＹＮＣ）に同期して補正し
ているので、温度等の影響のため水晶発振器に誤差が生
じ、ずれが蓄積されて大きくなってしまうことが防止さ
れる。
６から２５までの範囲に制限される。ビットクロック
（ＢＣＬＫ）と再生クロック（ＲＣＬＫ）のずれは、Ｔ
ＣＸＯ６の誤差を考慮しても、最大９カウントとなるの
で、同期補正するのに十分な範囲となっている。また、
フレーム同期クロック（ＦＳＹＮＣ）に同期して補正し
ているので、温度等の影響のため水晶発振器に誤差が生
じ、ずれが蓄積されて大きくなってしまうことが防止さ
れる。
【００４０】補正の様子を示す信号波形図を図５、図６
に示す。図５はビットクロック（ＢＣＬＫ）が再生クロ
ック（ＲＣＬＫ）に対して進んでいる場合の例の信号の
波形図である。時間ｔ０でユニークワード検出ＯＫ信号
（ＵＷＤＥＴ）が立ち上がると、前述したように、ビッ
トクロック（ＢＣＬＫ）と再生クロック（ＲＣＬＫ）の
ずれをクロック（ＭＣＬＫ）でカウントする。そして、
カウント値ｎを保存する。
に示す。図５はビットクロック（ＢＣＬＫ）が再生クロ
ック（ＲＣＬＫ）に対して進んでいる場合の例の信号の
波形図である。時間ｔ０でユニークワード検出ＯＫ信号
（ＵＷＤＥＴ）が立ち上がると、前述したように、ビッ
トクロック（ＢＣＬＫ）と再生クロック（ＲＣＬＫ）の
ずれをクロック（ＭＣＬＫ）でカウントする。そして、
カウント値ｎを保存する。
【００４１】そして、時間ｔ１でフレーム同期クロック
（ＦＳＹＮＣ）の立ち上がると、プログラマブルカウン
タ８（図１参照）の分周比が変更される。これにより、
期間Ｅがカウント値ｎに対応する時間だけ延長される。
そのため、時間ｔ２において、ビットクロック（ＢＣＬ
Ｋ）と再生クロック（ＲＣＬＫ）の位相が一致する。
（ＦＳＹＮＣ）の立ち上がると、プログラマブルカウン
タ８（図１参照）の分周比が変更される。これにより、
期間Ｅがカウント値ｎに対応する時間だけ延長される。
そのため、時間ｔ２において、ビットクロック（ＢＣＬ
Ｋ）と再生クロック（ＲＣＬＫ）の位相が一致する。
【００４２】一方、図６はビットクロック（ＢＣＬＫ）
が再生クロック（ＲＣＬＫ）に対して遅れている場合の
例の信号の波形図である。時間ｔ０でユニークワード検
出ＯＫ信号（ＵＷＤＥＴ）が立ち上がると、ビットクロ
ック（ＢＣＬＫ）と再生クロック（ＲＣＬＫ）のずれを
クロック（ＭＣＬＫ）でカウントする。そして、カウン
ト値ｎを保存する。
が再生クロック（ＲＣＬＫ）に対して遅れている場合の
例の信号の波形図である。時間ｔ０でユニークワード検
出ＯＫ信号（ＵＷＤＥＴ）が立ち上がると、ビットクロ
ック（ＢＣＬＫ）と再生クロック（ＲＣＬＫ）のずれを
クロック（ＭＣＬＫ）でカウントする。そして、カウン
ト値ｎを保存する。
【００４３】そして、時間ｔ３でフレーム同期クロック
（ＦＳＹＮＣ）の立ち上がると、プログラマブルカウン
タ８（図１参照）の分周比が変更される。これにより、
期間Ｆがカウント値ｎから導かれる位相のずれの時間だ
け短縮される。そのため、時間ｔ４において、ビットク
ロック（ＢＣＬＫ）と再生クロック（ＲＣＬＫ）の位相
が一致する。尚、プログラマブルカウンタ８（図１参
照）で分周比が変更されると、フレーム同期クロック
（ＦＳＹＮＣ）も同時にタイミングが調整される。
（ＦＳＹＮＣ）の立ち上がると、プログラマブルカウン
タ８（図１参照）の分周比が変更される。これにより、
期間Ｆがカウント値ｎから導かれる位相のずれの時間だ
け短縮される。そのため、時間ｔ４において、ビットク
ロック（ＢＣＬＫ）と再生クロック（ＲＣＬＫ）の位相
が一致する。尚、プログラマブルカウンタ８（図１参
照）で分周比が変更されると、フレーム同期クロック
（ＦＳＹＮＣ）も同時にタイミングが調整される。
【００４４】このように、図７において、中継局６２で
はＰＨＳ基地局６１から送信される信号と同期したビッ
トクロック（ＢＣＬＫ）で処理される。そのため、中継
局６２では基地局６１と同じデータ転送クロックの周波
数、位相が得られる。これにより、精度の高い通信を行
うことができる。また、端末６３にとって、ＰＨＳ基地
局６１と中継局６２は信号的に区別がなくなる。中継局
６２を設けることによってもデータエラー等が発生しな
くなる。
はＰＨＳ基地局６１から送信される信号と同期したビッ
トクロック（ＢＣＬＫ）で処理される。そのため、中継
局６２では基地局６１と同じデータ転送クロックの周波
数、位相が得られる。これにより、精度の高い通信を行
うことができる。また、端末６３にとって、ＰＨＳ基地
局６１と中継局６２は信号的に区別がなくなる。中継局
６２を設けることによってもデータエラー等が発生しな
くなる。
【００４５】また、図７においては１台の中継局６２で
ＰＨＳ基地局６１と端末６３が通信するが、中継局６２
を多段に設けて、信号が複数の中継局６２を経由するよ
うなシステムでも、それぞれの中継局６２ではＰＨＳ基
地局６１とクロックの位相が一致している。そのため、
データエラー等が発生せず、高精度の通信が行われる。
ＰＨＳ基地局６１と端末６３が通信するが、中継局６２
を多段に設けて、信号が複数の中継局６２を経由するよ
うなシステムでも、それぞれの中継局６２ではＰＨＳ基
地局６１とクロックの位相が一致している。そのため、
データエラー等が発生せず、高精度の通信が行われる。
【００４６】尚、端末６３（図７参照）においても、図
１に示すＰＨＳ受信回路を設けることができる。この場
合、端末６３でも基地局６１と同じ転送クロックの周波
数、位相が得られるため、精度の高い通信を行うことが
できる。
１に示すＰＨＳ受信回路を設けることができる。この場
合、端末６３でも基地局６１と同じ転送クロックの周波
数、位相が得られるため、精度の高い通信を行うことが
できる。
【００４７】
＜請求項１の効果＞プログラマブルカウンタを使用して
分周比を可変することにより、ビットクロックの位相が
再生クロックに一致するようになる。これにより、受信
回路では信号処理の際、送信される信号の転送クロック
と同期して、信号処理する。そのため、水晶発振器の誤
差が原因となって発生するデータエラー等がなくなる。
分周比を可変することにより、ビットクロックの位相が
再生クロックに一致するようになる。これにより、受信
回路では信号処理の際、送信される信号の転送クロック
と同期して、信号処理する。そのため、水晶発振器の誤
差が原因となって発生するデータエラー等がなくなる。
【００４８】＜請求項２の効果＞ユニークワード検出時
に、位相の進み、遅れを判別し、位相差をカウントす
る。その後、フレーム同期クロックのタイミングで、プ
ログラマブルカウンタの分周比を可変して位相を一致さ
せる。このように、適宜、同期補正しているので、位相
のずれが蓄積されて大きくならない。
に、位相の進み、遅れを判別し、位相差をカウントす
る。その後、フレーム同期クロックのタイミングで、プ
ログラマブルカウンタの分周比を可変して位相を一致さ
せる。このように、適宜、同期補正しているので、位相
のずれが蓄積されて大きくならない。
【００４９】＜請求項３の効果＞１９．２ＭＨｚのクロ
ックをプログラマブルカウンタで１／ｎ分周する。プロ
グラマブルカウンタより出力される信号を１／５分周す
ることにより、３８４ｋＨｚのビットクロックが生成さ
れる。また、１／９６００分周することにより、２００
Ｈｚのフレーム同期クロックが生成される。分周比を可
変することにより、ビットクロックとフレーム同期クロ
ックが同時に補正される。
ックをプログラマブルカウンタで１／ｎ分周する。プロ
グラマブルカウンタより出力される信号を１／５分周す
ることにより、３８４ｋＨｚのビットクロックが生成さ
れる。また、１／９６００分周することにより、２００
Ｈｚのフレーム同期クロックが生成される。分周比を可
変することにより、ビットクロックとフレーム同期クロ
ックが同時に補正される。
【００５０】＜請求項４の効果＞ＰＨＳの中継局に使用
されることにより、中継局では基地局と同期した信号処
理が行われる。そのため、端末にとって、基地局と中継
局は信号的に区別がない。中継局を介しても通信の精度
が劣化しない。
されることにより、中継局では基地局と同期した信号処
理が行われる。そのため、端末にとって、基地局と中継
局は信号的に区別がない。中継局を介しても通信の精度
が劣化しない。
【図１】 本発明の一実施形態の中継局のＰＨＳ受信回
路のブロック図。
路のブロック図。
【図２】 ＰＨＳの通信データの構造図。
【図３】 同期補正処理のフローチャート。
【図４】 その同期ずれ評価を説明する波形図。
【図５】 そのビットクロックが進みの場合の同期補正
の様子を示す波形図。
の様子を示す波形図。
【図６】 そのビットクロックが遅れの場合の同期補正
の様子を示す波形図。
の様子を示す波形図。
【図７】 ＰＨＳの基地局、中継局及び端末の関係図。
【図８】 従来の中継局のブロック図。
【図９】 その信号の波形図。
１ アンテナ ２ 高周波回路 ３ 復調部 ４ コンパレータ ５ カウンタ ６ ＴＣＸＯ ７ 動作クロック生成回路 ８ プログラマブルカウンタ ９ 分周器 １０ 立ち上がり検出回路 １１ 分周器 ６２ 中継局
Claims (4)
- 【請求項１】 デジタル信号を受信する受信部と、前記
デジタル信号を復調して受信データを出力する復調部
と、水晶発振器が出力するクロックより前記受信データ
の処理に使用されるビットクロックを生成する動作クロ
ック生成回路とを備えた移動体通信の受信回路におい
て、 前記動作クロック生成回路にプログラマブルカウンタを
設け、前記プログラマブルカウンタが前記水晶発振器よ
り出力されるクロックを分周することにより、前記ビッ
トクロックが生成され、前記復調部では前記デジタル信
号から再生クロックが生成され、前記デジタル信号に含
まれる所定の符号を検出する手段により、前記ビットク
ロックに同期した検出信号が出力され、前記検出信号と
前記再生クロックの位相の進み／遅れを判定するコンパ
レータと、前記検出信号を使用して前記ビットクロック
と前記再生クロックとの位相のずれを前記水晶発振器が
出力するクロックでカウントするカウンタとを設け、前
記コンパレータの判定結果及び前記カウンタのカウント
値に基づいて前記プログラマブルカウンタの分周比を可
変することを特徴とする移動体通信の受信回路。 - 【請求項２】 前記所定の符号はユニークワードであ
り、前記動作クロック生成回路において前記水晶発振器
が出力するクロックを分周することにより生成されるフ
レーム同期クロックに同期して、前記プログラマブルカ
ウンタの分周比を可変することを特徴とする請求項１に
記載の移動体通信の受信回路。 - 【請求項３】 前記水晶発振器が出力するクロックは１
９．２ＭＨｚであり、前記プログラマブルカウンタは前
記水晶発振器が出力するクロックを１／ｎ（ただし、ｎ
＝１、２・・・３４）分周し、前記プログラマブルカウ
ンタより出力される信号を１／５分周することによりビ
ットクロックが生成され、前記プログラマブルカウンタ
より出力される信号を１／９６００分周することによ
り、前記フレーム同期クロックが生成されることを特徴
とする請求項２に記載の移動体通信の受信回路。 - 【請求項４】 ＰＨＳ基地局と端末との間に介在して、
前記デジタル信号を中継する中継局に使用されることを
特徴とする請求項１乃至請求項３のいずれかに記載の移
動体通信の受信回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27332196A JP3976362B2 (ja) | 1996-10-16 | 1996-10-16 | 移動体通信の受信回路 |
| CN97119107.7A CN1130052C (zh) | 1996-10-16 | 1997-10-07 | 移动通信装置的接收电路 |
| US08/951,519 US5946358A (en) | 1899-10-16 | 1997-10-16 | Receiver circuit for a mobile communications system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27332196A JP3976362B2 (ja) | 1996-10-16 | 1996-10-16 | 移動体通信の受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10126329A true JPH10126329A (ja) | 1998-05-15 |
| JP3976362B2 JP3976362B2 (ja) | 2007-09-19 |
Family
ID=17526259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27332196A Expired - Lifetime JP3976362B2 (ja) | 1899-10-16 | 1996-10-16 | 移動体通信の受信回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5946358A (ja) |
| JP (1) | JP3976362B2 (ja) |
| CN (1) | CN1130052C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041828A (ja) * | 2004-07-26 | 2006-02-09 | Matsushita Electric Works Ltd | 同期制御方法およびこの同期制御方法を使用した同期信号出力装置 |
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| JP2912347B1 (ja) * | 1998-04-28 | 1999-06-28 | 日本電気アイシーマイコンシステム株式会社 | 自営用ｐｈｓ親機システムにおけるｉｓｄｎ網とのクロック同期補正方法および回路 |
| JP3949081B2 (ja) * | 2003-06-09 | 2007-07-25 | 株式会社東芝 | サンプリング周波数変換装置 |
| US7561582B2 (en) * | 2004-01-07 | 2009-07-14 | Panasonic Corporation | Data reception device |
| JP4347746B2 (ja) * | 2004-05-26 | 2009-10-21 | Ｏｋｉセミコンダクタ株式会社 | 同期補正回路 |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1996-10-16 JP JP27332196A patent/JP3976362B2/ja not_active Expired - Lifetime
-
1997
- 1997-10-07 CN CN97119107.7A patent/CN1130052C/zh not_active Expired - Fee Related
- 1997-10-16 US US08/951,519 patent/US5946358A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1130052C (zh) | 2003-12-03 |
| JP3976362B2 (ja) | 2007-09-19 |
| CN1181668A (zh) | 1998-05-13 |
| US5946358A (en) | 1999-08-31 |
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|---|---|---|---|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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