JPH1012730A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH1012730A JPH1012730A JP8167386A JP16738696A JPH1012730A JP H1012730 A JPH1012730 A JP H1012730A JP 8167386 A JP8167386 A JP 8167386A JP 16738696 A JP16738696 A JP 16738696A JP H1012730 A JPH1012730 A JP H1012730A
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- circuit device
- semiconductor integrated
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- H10D84/01—Manufacture or treatment
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/072—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/46—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts comprising air gaps
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Local Oxidation Of Silicon (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】半導体集積回路装置の配線間の静電容量の低減
を図り回路動作速度の高速化を実現する。 【解決手段】配線間隔の狭いパターンの所の層間絶縁膜
中に空孔１６，１７を作成する。これにより配線間隔の
狭い所の静電容量を低減し回路動作の高速化を行う。層
間絶縁膜を高密度プラズマＣＶＤ法により堆積速度を制
御することにより可能である。
を図り回路動作速度の高速化を実現する。 【解決手段】配線間隔の狭いパターンの所の層間絶縁膜
中に空孔１６，１７を作成する。これにより配線間隔の
狭い所の静電容量を低減し回路動作の高速化を行う。層
間絶縁膜を高密度プラズマＣＶＤ法により堆積速度を制
御することにより可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置及びその製造方法に関する。
置及びその製造方法に関する。
【０００２】
【従来の技術】第１の従来例について説明する。
【０００３】図４は従来の層間絶縁膜を用いた一般的な
多層配線構造を有する半導体集積回路装置の配線部分を
示す断面図であり、図において１０１はシリコン基板に
トランジスタなどを形成した表面に絶縁膜を有する基板
である。上部に反射防止膜１０３を有した配線層１０２
は基板１０１上に配置され、層間絶縁膜１０４は配線層
１０２およびその反射防止膜１０３を被覆している。上
部に反射防止膜１０６を備えた上層配線層１０５は層間
絶縁膜１０４上に配置される。層間絶縁膜１０７は上層
配線層１０５および反射防止膜１０３を被覆している。
多層配線構造を有する半導体集積回路装置の配線部分を
示す断面図であり、図において１０１はシリコン基板に
トランジスタなどを形成した表面に絶縁膜を有する基板
である。上部に反射防止膜１０３を有した配線層１０２
は基板１０１上に配置され、層間絶縁膜１０４は配線層
１０２およびその反射防止膜１０３を被覆している。上
部に反射防止膜１０６を備えた上層配線層１０５は層間
絶縁膜１０４上に配置される。層間絶縁膜１０７は上層
配線層１０５および反射防止膜１０３を被覆している。
【０００４】また図５（ａ）〜（ｃ）は図４の配線構造
を有する半導体集積回路装置の製造方法について説明す
るための断面順工程図であり図において図４と同一符号
は同一または相当部分を示す。
を有する半導体集積回路装置の製造方法について説明す
るための断面順工程図であり図において図４と同一符号
は同一または相当部分を示す。
【０００５】まずトランジスタ等の半導体素子が形成さ
れフィールド酸化膜もしくは層間絶縁膜を表面に有する
シリコン基板でなる基板１０１上に導電膜をスパッタ法
等で形成し、これをパターニングして図５（ａ）に示す
ように所定の配線層１０２を形成する。通常パターニン
グするためには反射防止膜１０３が必要なことが多い。
この後反射防止膜１０３を備えた配線層１０２を埋め込
むようにウェーハ全面に層間絶縁膜１０４をＣＶＤ法等
により図５（ｂ）に示すように形成する。続いてＣＭＰ
（化学的機械的研磨）を用いて層間絶縁膜１０４を平坦
化する。そして層間絶縁膜１０４上に導電膜をスパッタ
法などにより形成し、これをパターニングして上部に反
射防止膜１０６を備えた上層配線層１０５を形成する。
反射防止膜１０６を備えた上層配線層１０５を埋め込む
ようにウェーハ全面にＣＶＤ法などにより層間絶縁膜１
０７を形成すると図５（ｃ）のような二層配線構造が作
成できる。
れフィールド酸化膜もしくは層間絶縁膜を表面に有する
シリコン基板でなる基板１０１上に導電膜をスパッタ法
等で形成し、これをパターニングして図５（ａ）に示す
ように所定の配線層１０２を形成する。通常パターニン
グするためには反射防止膜１０３が必要なことが多い。
この後反射防止膜１０３を備えた配線層１０２を埋め込
むようにウェーハ全面に層間絶縁膜１０４をＣＶＤ法等
により図５（ｂ）に示すように形成する。続いてＣＭＰ
（化学的機械的研磨）を用いて層間絶縁膜１０４を平坦
化する。そして層間絶縁膜１０４上に導電膜をスパッタ
法などにより形成し、これをパターニングして上部に反
射防止膜１０６を備えた上層配線層１０５を形成する。
反射防止膜１０６を備えた上層配線層１０５を埋め込む
ようにウェーハ全面にＣＶＤ法などにより層間絶縁膜１
０７を形成すると図５（ｃ）のような二層配線構造が作
成できる。
【０００６】このように作成された図４の半導体集積回
路装置では層間絶縁膜１０４は配線層１０２と上層配線
層１０５の間に配置され配線層１０２の配線間および配
線層１０２と上層配線層１０５を電気的に分離し、また
層間絶縁膜１０７は上層配線層１０５の上部にこれを覆
うように配置され上層配線層１０５の配線間を電気的に
分離している。
路装置では層間絶縁膜１０４は配線層１０２と上層配線
層１０５の間に配置され配線層１０２の配線間および配
線層１０２と上層配線層１０５を電気的に分離し、また
層間絶縁膜１０７は上層配線層１０５の上部にこれを覆
うように配置され上層配線層１０５の配線間を電気的に
分離している。
【０００７】次に、第２の従来例について説明する。
【０００８】図６は特開平５−２８３５４２号公報に示
される半導体集積回路装置の多層配線構造を示す断面図
である。図６において２０１は１０１と同様の基板であ
る。第一のキャップ用絶縁膜２０８は基板２０１上に配
置され、層間絶縁膜２０４はキャップ用絶縁膜２０８上
に配置され、キャップ用絶縁膜２０９は層間絶縁膜２０
８上に配置され、配線層２０２はキャップ用絶縁膜２０
９上に配置される。キャップ用絶縁膜２１０は配線層２
０２を覆うように配線層２０２およびキャップ用絶縁膜
２０９上に配置される。層間絶縁膜２０７はキャップ用
絶縁膜２１０上に配置され、キャップ用絶縁膜２１２は
層間絶縁膜２０７上に配置され、上層配線層２０５はキ
ャップ用絶縁膜２１２上に配置される。空孔２１３、２
１５はそれぞれ層間絶縁膜２０４、２０７中の全体に分
散して配置される。
される半導体集積回路装置の多層配線構造を示す断面図
である。図６において２０１は１０１と同様の基板であ
る。第一のキャップ用絶縁膜２０８は基板２０１上に配
置され、層間絶縁膜２０４はキャップ用絶縁膜２０８上
に配置され、キャップ用絶縁膜２０９は層間絶縁膜２０
８上に配置され、配線層２０２はキャップ用絶縁膜２０
９上に配置される。キャップ用絶縁膜２１０は配線層２
０２を覆うように配線層２０２およびキャップ用絶縁膜
２０９上に配置される。層間絶縁膜２０７はキャップ用
絶縁膜２１０上に配置され、キャップ用絶縁膜２１２は
層間絶縁膜２０７上に配置され、上層配線層２０５はキ
ャップ用絶縁膜２１２上に配置される。空孔２１３、２
１５はそれぞれ層間絶縁膜２０４、２０７中の全体に分
散して配置される。
【０００９】また、図７（ａ）〜（ｅ）は図６の配線構
造を有する半導体集積回路装置の製造方法について説明
するための断面順工程図であり、図において図６と同一
符号は同一または相当部分を示す。
造を有する半導体集積回路装置の製造方法について説明
するための断面順工程図であり、図において図６と同一
符号は同一または相当部分を示す。
【００１０】まず半導体素子を形成し表面に絶縁膜を有
するシリコン基板でなる基板２０１上全面に図７（ａ）
に示すようにキャップ用絶縁膜２０８として酸化シリコ
ン膜等をＣＶＤ法あるいばスパッタ法により形成する。
次に図７（ｂ）に示すようにキャップ用絶縁膜２０８上
にサブミクロン径のＡｌの微粒子２１４を混合した酸化
シリコン系低温形成ガラス塗布材料を塗布し、加熱固化
させてサブミクロン径の微粒子２１４を含む層間絶縁膜
２０４ａを形成する。次に層間絶縁膜２０４ａ本体はエ
ッチングせずサブミクロン径の微粒子２１４はエッチン
グするＮａＯＨ，ＫＯＨ等のエッチャントを用いて２１
４を除去し図７（ｃ）に示すように空孔２１３を有する
層間絶縁膜２０４を形成する。次に図７（ｄ）に示すよ
うにキャップ用絶縁膜２０９をＣＶＤ法あるいはスパッ
タ法により形成する。その後キャップ用絶縁膜２０９上
に金属膜をスパッタ法等により形成し、これをパターニ
ングして図７（ｅ）に示すように配線層２０２を形成す
る。その後、図６に示すキャップ用絶縁膜２１０、層間
絶縁膜２０７、キャップ用絶縁膜２１２および上層配線
層２０５を図７（ａ）〜（ｅ）と全く同様の工程によっ
て形成すると多層配線構造が作成される。
するシリコン基板でなる基板２０１上全面に図７（ａ）
に示すようにキャップ用絶縁膜２０８として酸化シリコ
ン膜等をＣＶＤ法あるいばスパッタ法により形成する。
次に図７（ｂ）に示すようにキャップ用絶縁膜２０８上
にサブミクロン径のＡｌの微粒子２１４を混合した酸化
シリコン系低温形成ガラス塗布材料を塗布し、加熱固化
させてサブミクロン径の微粒子２１４を含む層間絶縁膜
２０４ａを形成する。次に層間絶縁膜２０４ａ本体はエ
ッチングせずサブミクロン径の微粒子２１４はエッチン
グするＮａＯＨ，ＫＯＨ等のエッチャントを用いて２１
４を除去し図７（ｃ）に示すように空孔２１３を有する
層間絶縁膜２０４を形成する。次に図７（ｄ）に示すよ
うにキャップ用絶縁膜２０９をＣＶＤ法あるいはスパッ
タ法により形成する。その後キャップ用絶縁膜２０９上
に金属膜をスパッタ法等により形成し、これをパターニ
ングして図７（ｅ）に示すように配線層２０２を形成す
る。その後、図６に示すキャップ用絶縁膜２１０、層間
絶縁膜２０７、キャップ用絶縁膜２１２および上層配線
層２０５を図７（ａ）〜（ｅ）と全く同様の工程によっ
て形成すると多層配線構造が作成される。
【００１１】
【発明が解決しようとする課題】第１の従来例のよう
に、一般的な層間絶縁膜を用いるものにあっては配線間
隔がサブミクロンと狭いところでは寄生する静電容量に
より回路動作の高速化が困難になるという問題が近年深
刻になってきている。配線間の静電容量は層間絶縁膜の
誘電率に比例し、配線間隔に反比例するので回路動作の
高速化と半導体集積回路装置の高集積化を両立させるた
めには層間絶縁膜の誘電率を低下させることが必要であ
る。
に、一般的な層間絶縁膜を用いるものにあっては配線間
隔がサブミクロンと狭いところでは寄生する静電容量に
より回路動作の高速化が困難になるという問題が近年深
刻になってきている。配線間の静電容量は層間絶縁膜の
誘電率に比例し、配線間隔に反比例するので回路動作の
高速化と半導体集積回路装置の高集積化を両立させるた
めには層間絶縁膜の誘電率を低下させることが必要であ
る。
【００１２】この課題を解決するために第２の従来例の
ように層間絶縁膜中に微粒子を混合しその微粒子を選択
的にエッチング除去して層間絶縁膜中全体に微細な空孔
を形成させ層間絶縁膜の誘電率を低下させる方法が考え
られた。
ように層間絶縁膜中に微粒子を混合しその微粒子を選択
的にエッチング除去して層間絶縁膜中全体に微細な空孔
を形成させ層間絶縁膜の誘電率を低下させる方法が考え
られた。
【００１３】しかしこの構造は層間絶縁膜中に微粒子を
混在させその微粒子をエッチング除去して空孔を形成し
なければならずさらに層間絶縁膜の上下にキャップ用絶
縁膜を配置しなければならないので、作成工程が繁雑で
ある。また配線高さより高いところに空孔が存在するの
で層間絶縁膜平坦化に有効なＣＭＰ（化学的機械的研
磨）を適用するためには層間絶縁膜の上部のキャップ用
絶縁膜のみを研磨しなければならない。なぜならばこの
構造は配線の高さよりも高い位置にも空孔が存在するの
で層間絶縁膜にＣＭＰを適用するとＣＭＰの際に使用さ
れる水などにより配線が腐食され半導体集積回路装置の
信頼性をそこなうおそれがあるからである。そのためＣ
ＭＰを適用するためには層間絶縁膜の上部のキャップ用
絶縁膜を非常に厚く成膜する必要があり、そのため生産
性が低下する。また層間絶縁膜中に微粒子を混在せるの
で配線の微細化が進んだ現在では静電容量の低減が必要
な配線間隔の狭いところには微粒子が入り込めず静電容
量の低減が必要ではない配線間隔の広いところにのみ空
孔が存在する可能性があり、微細配線の寄生容量の低減
には必ずしも適していない。
混在させその微粒子をエッチング除去して空孔を形成し
なければならずさらに層間絶縁膜の上下にキャップ用絶
縁膜を配置しなければならないので、作成工程が繁雑で
ある。また配線高さより高いところに空孔が存在するの
で層間絶縁膜平坦化に有効なＣＭＰ（化学的機械的研
磨）を適用するためには層間絶縁膜の上部のキャップ用
絶縁膜のみを研磨しなければならない。なぜならばこの
構造は配線の高さよりも高い位置にも空孔が存在するの
で層間絶縁膜にＣＭＰを適用するとＣＭＰの際に使用さ
れる水などにより配線が腐食され半導体集積回路装置の
信頼性をそこなうおそれがあるからである。そのためＣ
ＭＰを適用するためには層間絶縁膜の上部のキャップ用
絶縁膜を非常に厚く成膜する必要があり、そのため生産
性が低下する。また層間絶縁膜中に微粒子を混在せるの
で配線の微細化が進んだ現在では静電容量の低減が必要
な配線間隔の狭いところには微粒子が入り込めず静電容
量の低減が必要ではない配線間隔の広いところにのみ空
孔が存在する可能性があり、微細配線の寄生容量の低減
には必ずしも適していない。
【００１４】本発明の目的は微細配線の配線間静電容量
の低減が容易に行なえる層間絶縁膜を有する半導体集積
回路装置及びその製造方法を提供することにある。
の低減が容易に行なえる層間絶縁膜を有する半導体集積
回路装置及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明半導体集積回路装
置は、半導体基板上の第１の絶縁膜を選択的に被覆する
複数の配線層と、前記配線層の設けられた第１の絶縁膜
を被覆する層間絶縁膜とを有する半導体集積回路装置に
おいて、前記層間絶縁膜は、互いに隣接する２つの配線
層間の距離である配線間隔が所定値を越えない部分にの
み前記配線層の高さに達しない空孔が設けられて配線間
の静電容量が低減されているというものである。
置は、半導体基板上の第１の絶縁膜を選択的に被覆する
複数の配線層と、前記配線層の設けられた第１の絶縁膜
を被覆する層間絶縁膜とを有する半導体集積回路装置に
おいて、前記層間絶縁膜は、互いに隣接する２つの配線
層間の距離である配線間隔が所定値を越えない部分にの
み前記配線層の高さに達しない空孔が設けられて配線間
の静電容量が低減されているというものである。
【００１６】この場合、層間絶縁膜が空孔のある第２の
絶縁膜とこれを被覆する第３の絶縁膜とを有していても
よい。
絶縁膜とこれを被覆する第３の絶縁膜とを有していても
よい。
【００１７】又、配線層で挟まれた部分の断面積の少く
とも５％の断面積の空孔であるのが好ましい。
とも５％の断面積の空孔であるのが好ましい。
【００１８】更に又、層間絶縁膜の表面が化学的機械的
研磨法により平坦化され、上層配線層で選択的に被覆さ
れていてもよい。
研磨法により平坦化され、上層配線層で選択的に被覆さ
れていてもよい。
【００１９】あるいは、層間絶縁膜はフッ素原子を含有
する低誘電率膜であってもよい。
する低誘電率膜であってもよい。
【００２０】本発明半導体集積回路装置の製造方法は、
半導体基板上の第１の絶縁膜を選択的に被覆する複数の
配線層を形成し、互いに隣接する２つの配線層間の距離
である配線間隔が所定値を越えない部分にのみ前記配線
層の高さに達しない空孔を有する第２の絶縁膜を高密度
プラズマＣＶＤ法により形成する工程を有するというも
のである。
半導体基板上の第１の絶縁膜を選択的に被覆する複数の
配線層を形成し、互いに隣接する２つの配線層間の距離
である配線間隔が所定値を越えない部分にのみ前記配線
層の高さに達しない空孔を有する第２の絶縁膜を高密度
プラズマＣＶＤ法により形成する工程を有するというも
のである。
【００２１】この場合、第２の絶縁膜を形成した後、よ
り成長速度の小さなプラズマＣＶＤ法で第３の絶縁膜を
堆積して空孔抑止膜を形成する工程を追加することがで
きる。
り成長速度の小さなプラズマＣＶＤ法で第３の絶縁膜を
堆積して空孔抑止膜を形成する工程を追加することがで
きる。
【００２２】又、高周波バイアスを印加しつつＥＣＲプ
ラズマを発生させて第２の絶縁膜を堆積するバイアスＣ
ＶＤ法が好ましい。
ラズマを発生させて第２の絶縁膜を堆積するバイアスＣ
ＶＤ法が好ましい。
【００２３】更に、第２の絶縁膜としては酸化シリコン
膜を使用することができる。
膜を使用することができる。
【００２４】本発明半導体集積回路装置は、配線間隔が
所定値を越えない部分にのみ前記配線層の高さに達しな
い空孔が設けられているので層間絶縁膜としての機械的
強度やパッシベーション機能の犠牲を抑制して実効的に
低誘電率化を企ることができる。
所定値を越えない部分にのみ前記配線層の高さに達しな
い空孔が設けられているので層間絶縁膜としての機械的
強度やパッシベーション機能の犠牲を抑制して実効的に
低誘電率化を企ることができる。
【００２５】又、本発明半導体集積回路装置の製造方法
は、バイアスＣＶＤ法により第２の絶縁膜を形成するの
で、段差被覆性を制御することにより配線間隔の狭い所
にのみ空孔を形成することができる。
は、バイアスＣＶＤ法により第２の絶縁膜を形成するの
で、段差被覆性を制御することにより配線間隔の狭い所
にのみ空孔を形成することができる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は本発明の第１の実施の形態の半導体
集積回路装置を示す断面図である。
て説明する。図１は本発明の第１の実施の形態の半導体
集積回路装置を示す断面図である。
【００２７】トランジスタ素子の半導体素子が形成され
フィールド酸化膜もしくは層間絶縁膜を表面に有するシ
リコン基板でなる基板１を選択的に被覆して複数の配線
層２が設けられている。配線層２の表面にはＴｉＮ膜な
どの反射防止膜３が設けられている。基板１表面から反
射防止膜３表面までの高さ（配線層の高さ）は０．８μ
ｍ、配線間隔（隣接する２つの配線層２間の距離）は最
も狭いところで０．４μｍに設計されている。酸化シリ
コン膜４−１は、表面に反射防止膜３を有する配線層２
の設けられた基板１を被覆し、配線間隔０．４μｍのと
ころに空孔１６を有している。配線間隔が０．４μｍよ
り大きいところには空孔１６は設けられていない。空孔
１６は反射防止膜３の表面を越えてはいない。酸化シリ
コン膜４−１を被覆して、ＣＭＰ法により平坦化処理さ
れ空孔の設けられていない酸化シリコン膜４−２が設け
られている。酸化シリコン膜４−１，４−２の積層膜で
なる層間絶縁膜を選択的に被覆して複数の上層配線層５
が設けられている。上層配線層５の表面には反射防止膜
６があり、全体で高さは０．８μｍに設計されている。
表面に反射防止膜６を有する上層配線層５が設けられた
酸化シリコン膜４−２を被覆して酸化シリコン膜７−１
が設けられている。隣接する２つの上層配線層５間の距
離である配線間隔は最も狭い所で０．４μｍに設定さ
れ、酸化シリコン膜７−１には、その部分にのみ空孔１
７が設けられている。配線間隔が０．４μｍより大きい
所には空孔１７は設けられていない。空孔１７は反射防
止膜６の表面を越えてはいない。酸化シリコン膜７−１
を被覆して、ＣＭＰ法により平坦化処理され空孔の設け
られていない酸化シリコン膜７−２が設けられている。
フィールド酸化膜もしくは層間絶縁膜を表面に有するシ
リコン基板でなる基板１を選択的に被覆して複数の配線
層２が設けられている。配線層２の表面にはＴｉＮ膜な
どの反射防止膜３が設けられている。基板１表面から反
射防止膜３表面までの高さ（配線層の高さ）は０．８μ
ｍ、配線間隔（隣接する２つの配線層２間の距離）は最
も狭いところで０．４μｍに設計されている。酸化シリ
コン膜４−１は、表面に反射防止膜３を有する配線層２
の設けられた基板１を被覆し、配線間隔０．４μｍのと
ころに空孔１６を有している。配線間隔が０．４μｍよ
り大きいところには空孔１６は設けられていない。空孔
１６は反射防止膜３の表面を越えてはいない。酸化シリ
コン膜４−１を被覆して、ＣＭＰ法により平坦化処理さ
れ空孔の設けられていない酸化シリコン膜４−２が設け
られている。酸化シリコン膜４−１，４−２の積層膜で
なる層間絶縁膜を選択的に被覆して複数の上層配線層５
が設けられている。上層配線層５の表面には反射防止膜
６があり、全体で高さは０．８μｍに設計されている。
表面に反射防止膜６を有する上層配線層５が設けられた
酸化シリコン膜４−２を被覆して酸化シリコン膜７−１
が設けられている。隣接する２つの上層配線層５間の距
離である配線間隔は最も狭い所で０．４μｍに設定さ
れ、酸化シリコン膜７−１には、その部分にのみ空孔１
７が設けられている。配線間隔が０．４μｍより大きい
所には空孔１７は設けられていない。空孔１７は反射防
止膜６の表面を越えてはいない。酸化シリコン膜７−１
を被覆して、ＣＭＰ法により平坦化処理され空孔の設け
られていない酸化シリコン膜７−２が設けられている。
【００２８】次に第１の実施の形態の製造方法について
説明する。まず、図２（ａ）に示すように、基板１全面
にＡｌ−Ｓｉ−Ｃｕ合金膜などの金属膜をスパッタ法な
どにより約０．７μｍ成膜し、次いで窒化チタン（Ｔｉ
Ｎ）などの反射防止膜３（厚さ７５ｎｍ）成膜し、パタ
ーニングすることにより配線層２を形成する。配線間隔
は最も狭いところで０．４μｍに設定する。
説明する。まず、図２（ａ）に示すように、基板１全面
にＡｌ−Ｓｉ−Ｃｕ合金膜などの金属膜をスパッタ法な
どにより約０．７μｍ成膜し、次いで窒化チタン（Ｔｉ
Ｎ）などの反射防止膜３（厚さ７５ｎｍ）成膜し、パタ
ーニングすることにより配線層２を形成する。配線間隔
は最も狭いところで０．４μｍに設定する。
【００２９】次に、図２（ｂ）に示すように酸化シリコ
ン膜４−１を高密度プラズマ発生源を備えたバイアスＣ
ＶＤ法（ここではバイアスＥＣＲ−ＣＶＤ法）により堆
積させる。このとき配線間隔が０．４μｍより狭い所に
は反射防止膜３を超えない高さの位置に空孔１６が形成
され、配線間隔が０．４μｍより広い所には空孔が形成
されないようにする。このような構造を作成する条件は
成膜ガスとしてシランガス（ＳｉＨ4 ）と酸素ガス（Ｏ
2 ）の体積比が１：１〜２、シランガスとアルゴンガス
の体積比が１：０．６〜２．８の組成をもつシラン、酸
素、アルゴンの混合ガスを用い、高密度プラズマ発生源
の電力（２．４５ＧＨｚのマイクロ波電力）が１．０ｋ
Ｗ〜３．０ｋＷの膜質の良い２酸化シリコンが形成でき
る条件のとき成膜ガスの流量とバイアス電力（１３．５
６ＭＨｚのＲＦ電力）を５．７〜１７ｋＷ／ｃｍ2 の範
囲で調整することにより得られる。例えばシランガス流
量が１００ｓｃｃｍ，酸素ガス流量が２００ｓｃｃｍ，
アルゴンガス流量が１００ｓｃｃｍでマイクロ波電力が
１．７５ｋＷ、バイアス電力が１３ｋＷ／ｃｍ2 のとき
配線間隔が０．４μｍの所に断面楕円状で長軸が約０．
２５μｍ、短軸が０．１２μｍ程度の空孔が生成でき
る。
ン膜４−１を高密度プラズマ発生源を備えたバイアスＣ
ＶＤ法（ここではバイアスＥＣＲ−ＣＶＤ法）により堆
積させる。このとき配線間隔が０．４μｍより狭い所に
は反射防止膜３を超えない高さの位置に空孔１６が形成
され、配線間隔が０．４μｍより広い所には空孔が形成
されないようにする。このような構造を作成する条件は
成膜ガスとしてシランガス（ＳｉＨ4 ）と酸素ガス（Ｏ
2 ）の体積比が１：１〜２、シランガスとアルゴンガス
の体積比が１：０．６〜２．８の組成をもつシラン、酸
素、アルゴンの混合ガスを用い、高密度プラズマ発生源
の電力（２．４５ＧＨｚのマイクロ波電力）が１．０ｋ
Ｗ〜３．０ｋＷの膜質の良い２酸化シリコンが形成でき
る条件のとき成膜ガスの流量とバイアス電力（１３．５
６ＭＨｚのＲＦ電力）を５．７〜１７ｋＷ／ｃｍ2 の範
囲で調整することにより得られる。例えばシランガス流
量が１００ｓｃｃｍ，酸素ガス流量が２００ｓｃｃｍ，
アルゴンガス流量が１００ｓｃｃｍでマイクロ波電力が
１．７５ｋＷ、バイアス電力が１３ｋＷ／ｃｍ2 のとき
配線間隔が０．４μｍの所に断面楕円状で長軸が約０．
２５μｍ、短軸が０．１２μｍ程度の空孔が生成でき
る。
【００３０】成膜ガスの流量が低すぎる時、またバイア
ス電力が高すぎる時は配線間隔が０．４μｍより狭い所
でも空孔が発生せず、逆に成膜ガス流量が高すぎる時、
またバイアス電力が低すぎるときは配線間隔が０．４μ
ｍより広いところに空孔が発生したり空孔が大きくなり
すぎて反射防止膜３を超える高さの位置に空孔は存在す
るようになるが配線間隔が０．４μｍより広いところは
配線間の静電容量を空孔により低下させる必要がなく
（動作速度上問題がない）、また配線層の支持強度を十
分強く保つ必要があるため、空孔が存在してはならな
い。
ス電力が高すぎる時は配線間隔が０．４μｍより狭い所
でも空孔が発生せず、逆に成膜ガス流量が高すぎる時、
またバイアス電力が低すぎるときは配線間隔が０．４μ
ｍより広いところに空孔が発生したり空孔が大きくなり
すぎて反射防止膜３を超える高さの位置に空孔は存在す
るようになるが配線間隔が０．４μｍより広いところは
配線間の静電容量を空孔により低下させる必要がなく
（動作速度上問題がない）、また配線層の支持強度を十
分強く保つ必要があるため、空孔が存在してはならな
い。
【００３１】また、反射防止膜３を超える高さの位置に
空孔が存在するならば後に適用される化学的機械的研磨
（ケミカルメカニカルポリッシング、以下ＣＭＰ）の際
に使用される水などが空孔に侵入して半導体集積回路装
置の信頼性を損なうおそれがあるため、反射防止膜３を
超える高さの位置に空孔が存在してはならない。空孔１
６の断面が楕円状で、長軸が約０．２５μｍ、短軸が
０．１２μｍ程度のとき２つの配線層で挟まれた部分の
誘電率は２酸化シリコン膜の誘電率よりも約８％低い値
となる。空孔１６を含む酸化シリコン膜４−１を成膜し
た後、プラズマＣＶＤ法により、図２（ｃ）に示すよう
に、酸化シリコン膜４−２ａを堆積させる。酸化シリコ
ン膜４−１を成膜するバイアスＣＶＤ法でもよいし、そ
の他のプラズマＣＶＤ法でもよいが、いずれにせよ、酸
化シリコン膜４−１の形成時よりも速い成膜速度で成膜
する。酸化シリコン膜４−１は空孔１６を配線間隔が
０．４μｍより狭い所で反射防止膜３を超えない高さの
位置に生成させるため成膜速度を速くすることが困難で
ある。よって生産性向上のために酸化シリコン膜４−１
の上に酸化シリコン膜４−２ａをより速い成膜速度で成
膜する。
空孔が存在するならば後に適用される化学的機械的研磨
（ケミカルメカニカルポリッシング、以下ＣＭＰ）の際
に使用される水などが空孔に侵入して半導体集積回路装
置の信頼性を損なうおそれがあるため、反射防止膜３を
超える高さの位置に空孔が存在してはならない。空孔１
６の断面が楕円状で、長軸が約０．２５μｍ、短軸が
０．１２μｍ程度のとき２つの配線層で挟まれた部分の
誘電率は２酸化シリコン膜の誘電率よりも約８％低い値
となる。空孔１６を含む酸化シリコン膜４−１を成膜し
た後、プラズマＣＶＤ法により、図２（ｃ）に示すよう
に、酸化シリコン膜４−２ａを堆積させる。酸化シリコ
ン膜４−１を成膜するバイアスＣＶＤ法でもよいし、そ
の他のプラズマＣＶＤ法でもよいが、いずれにせよ、酸
化シリコン膜４−１の形成時よりも速い成膜速度で成膜
する。酸化シリコン膜４−１は空孔１６を配線間隔が
０．４μｍより狭い所で反射防止膜３を超えない高さの
位置に生成させるため成膜速度を速くすることが困難で
ある。よって生産性向上のために酸化シリコン膜４−１
の上に酸化シリコン膜４−２ａをより速い成膜速度で成
膜する。
【００３２】その後ＣＭＰ法を用いて、図２（ｄ）に示
すように平坦化させた酸化シリコン膜４−２を形成す
る。その後、全く同様にして、図（ｅ）に示すように上
層配線層５（反射防止膜６を有する）を形成し、空孔１
７のある酸化シリコン膜７−１酸化シリコン膜７−２の
形成を行なう。
すように平坦化させた酸化シリコン膜４−２を形成す
る。その後、全く同様にして、図（ｅ）に示すように上
層配線層５（反射防止膜６を有する）を形成し、空孔１
７のある酸化シリコン膜７−１酸化シリコン膜７−２の
形成を行なう。
【００３３】このように、高周波バイアス電力、ガス成
分比及び流量を制御することにより、配線間隔が所定値
を越えない部分にのみ配線層の高さに達しない空孔を形
成することができる。従って寄生容量が大きくなる配線
間隔の狭い所の層間絶縁膜の実効的誘電率を低減できる
ため高速の半導体集積回路装置を実現できる。
分比及び流量を制御することにより、配線間隔が所定値
を越えない部分にのみ配線層の高さに達しない空孔を形
成することができる。従って寄生容量が大きくなる配線
間隔の狭い所の層間絶縁膜の実効的誘電率を低減できる
ため高速の半導体集積回路装置を実現できる。
【００３４】また、配線間の静電容量が小さい配線間隔
の広い所には空孔が存在しないため回路動作速度を低下
させることなく充分な配線支持強度が得られる。
の広い所には空孔が存在しないため回路動作速度を低下
させることなく充分な配線支持強度が得られる。
【００３５】また配線層より低い高さの所にのみ空孔が
存在するので層間絶縁膜のパッシベーション機能の犠牲
を抑制でき、化学的機械的研磨による平坦化が容易に適
用できるので容易に多層配線構造が実現できる。
存在するので層間絶縁膜のパッシベーション機能の犠牲
を抑制でき、化学的機械的研磨による平坦化が容易に適
用できるので容易に多層配線構造が実現できる。
【００３６】次に、第２の実施の形態について説明す
る。図３を参照すると本発明の第２の実施の形態の半導
体集積回路装置は、基板１の表面を選択的に被覆して複
数の配線層２Ａが設けられその表面には、片側で２０〜
８０ｎｍ張り出して反射防止膜３Ａが設けられている。
これは、配線層のパターニング時にサイドエッチングさ
れることを図式的に表現している。このようなサイドエ
ッチングはエッチング方法や条件によって生じる。例え
ば、酸化シリコン膜などのハードマスクを使用して反応
性イオンエッチングを行なってパターニングする場合、
不揮発性の反応生成物で既エッチング部の側壁を保護す
ることによって異方性エッチングを行なうことが十分に
行えないことがある。
る。図３を参照すると本発明の第２の実施の形態の半導
体集積回路装置は、基板１の表面を選択的に被覆して複
数の配線層２Ａが設けられその表面には、片側で２０〜
８０ｎｍ張り出して反射防止膜３Ａが設けられている。
これは、配線層のパターニング時にサイドエッチングさ
れることを図式的に表現している。このようなサイドエ
ッチングはエッチング方法や条件によって生じる。例え
ば、酸化シリコン膜などのハードマスクを使用して反応
性イオンエッチングを行なってパターニングする場合、
不揮発性の反応生成物で既エッチング部の側壁を保護す
ることによって異方性エッチングを行なうことが十分に
行えないことがある。
【００３７】第１の実施の形態における酸化シリコン膜
４−１の形成と同様にして空孔１６Ａを有する酸化シリ
コン膜４−１１を形成する。ただし、第１の実施の形態
では酸化シリコン膜４−１は反射防止膜３の表面よりあ
る程度厚く堆積させたが、本実施の形態では、酸化シリ
コン膜４−１１をまず、配線間隔が狭い部分で反射防止
膜３Ａの表面と同程度かやつ低くなるところまで成長さ
せ、次に、成長速度を低くして（空孔が発生し難い条件
にして）酸化シリコン膜４−１２（空孔抑止膜）を形成
する。酸化シリコン膜４−１１と４−１２の合計厚さが
酸化シリコン膜４−１と同じ程度になるようにする。こ
のようにして、配線層２Ａが反射防止膜３Ａの庇を有す
る場合、空孔が反射防止膜を越える高さの位置に発生す
るのを防止できる。次に、プラズマＣＶＤ法で酸化シリ
コン膜４−２を堆積する。酸化シリコン膜４−１１，４
−１２の成長速度よりも大きい速度で成膜して生産性向
上を企る。
４−１の形成と同様にして空孔１６Ａを有する酸化シリ
コン膜４−１１を形成する。ただし、第１の実施の形態
では酸化シリコン膜４−１は反射防止膜３の表面よりあ
る程度厚く堆積させたが、本実施の形態では、酸化シリ
コン膜４−１１をまず、配線間隔が狭い部分で反射防止
膜３Ａの表面と同程度かやつ低くなるところまで成長さ
せ、次に、成長速度を低くして（空孔が発生し難い条件
にして）酸化シリコン膜４−１２（空孔抑止膜）を形成
する。酸化シリコン膜４−１１と４−１２の合計厚さが
酸化シリコン膜４−１と同じ程度になるようにする。こ
のようにして、配線層２Ａが反射防止膜３Ａの庇を有す
る場合、空孔が反射防止膜を越える高さの位置に発生す
るのを防止できる。次に、プラズマＣＶＤ法で酸化シリ
コン膜４−２を堆積する。酸化シリコン膜４−１１，４
−１２の成長速度よりも大きい速度で成膜して生産性向
上を企る。
【００３８】次に、ＣＭＰ法により平坦化処理を行な
う。上層配線層５Ａ、反射防止膜６Ａ、酸化シリコン膜
７−１１（空孔１７−Ａを有している）、７−１２，７
−２の形成はそれぞれ配線層２Ａ，反射防止膜３Ａ，酸
化シリコン膜４−１１（空孔１６Ａを有している）、４
−１２，４−２の形成に準じる。
う。上層配線層５Ａ、反射防止膜６Ａ、酸化シリコン膜
７−１１（空孔１７−Ａを有している）、７−１２，７
−２の形成はそれぞれ配線層２Ａ，反射防止膜３Ａ，酸
化シリコン膜４−１１（空孔１６Ａを有している）、４
−１２，４−２の形成に準じる。
【００３９】本実施の形態は、空孔が反射防止膜を越え
る高さの位置に発生するのを確実に防止できる利点があ
る。
る高さの位置に発生するのを確実に防止できる利点があ
る。
【００４０】以上、高密度プラズマとしてＥＣＲ（電子
サイクロトロン共鳴）プラズマを使用したＣＶＤ法を例
にあげて説明したが、その他にヘリコン波プラズマや誘
導結合プラズマ（ＴＣＰ）を用いてもよい。
サイクロトロン共鳴）プラズマを使用したＣＶＤ法を例
にあげて説明したが、その他にヘリコン波プラズマや誘
導結合プラズマ（ＴＣＰ）を用いてもよい。
【００４１】又、シランガス、酸素ガス及びアルゴンガ
スの混合ガスを使用する場合について説明したが、一般
にシランガス又はテトラエチルオルソシリケイト（ＴＥ
ＯＳ）ガスの少なくともいずれかと、アルゴンガス，ヘ
リウムガス，酸素ガス，オゾンガス，亜酸化窒素ガス，
一酸化窒素ガス又は二酸化窒素ガスの少なくともいずれ
か一つとでなる混合ガスを用いてもよい。
スの混合ガスを使用する場合について説明したが、一般
にシランガス又はテトラエチルオルソシリケイト（ＴＥ
ＯＳ）ガスの少なくともいずれかと、アルゴンガス，ヘ
リウムガス，酸素ガス，オゾンガス，亜酸化窒素ガス，
一酸化窒素ガス又は二酸化窒素ガスの少なくともいずれ
か一つとでなる混合ガスを用いてもよい。
【００４２】更に又、２酸化シリコンを用いる場合につ
いて説明したが、フッ素原子を原子濃度で２〜１５％含
む２酸化シリコンを主成分となる絶縁膜を用いると、誘
電率を１０％前後低くできるので一層効果的である。こ
のような絶縁膜はシランガスまたはテトラエチルオルソ
シリケイト（ＴＥＯＳ）のうち少なくともいずれか一つ
と、酸素ガス、アルゴンガス、亜酸化窒素ガス、一酸化
窒素ガス又は二酸化窒素ガスのうち少なくともいずれか
一つと、四フッ化メタン又は六フッ化エタンのうち少な
くともいずれか一つとの混合ガスを用いるバイアスＣＶ
Ｄ法などのプラズマＣＶＤ法で形成できる。あるいは四
フッ化シリコンと、酸素ガス、アルゴンガス、亜酸化窒
素ガス、一酸化窒素ガス又は二酸化窒素ガスのうち少な
くともいずれか一つとの混合ガスを用いるプラズマＣＶ
Ｄ法で形成できる。
いて説明したが、フッ素原子を原子濃度で２〜１５％含
む２酸化シリコンを主成分となる絶縁膜を用いると、誘
電率を１０％前後低くできるので一層効果的である。こ
のような絶縁膜はシランガスまたはテトラエチルオルソ
シリケイト（ＴＥＯＳ）のうち少なくともいずれか一つ
と、酸素ガス、アルゴンガス、亜酸化窒素ガス、一酸化
窒素ガス又は二酸化窒素ガスのうち少なくともいずれか
一つと、四フッ化メタン又は六フッ化エタンのうち少な
くともいずれか一つとの混合ガスを用いるバイアスＣＶ
Ｄ法などのプラズマＣＶＤ法で形成できる。あるいは四
フッ化シリコンと、酸素ガス、アルゴンガス、亜酸化窒
素ガス、一酸化窒素ガス又は二酸化窒素ガスのうち少な
くともいずれか一つとの混合ガスを用いるプラズマＣＶ
Ｄ法で形成できる。
【００４３】
【発明の効果】以上のように本発明によれば配線間の狭
いパターンの所に空孔を備えているので、配線間の実効
的誘電率を低減できるため高速の半導体集積回路装置を
実現できる。
いパターンの所に空孔を備えているので、配線間の実効
的誘電率を低減できるため高速の半導体集積回路装置を
実現できる。
【００４４】また、配線間の静電容量が小さい配線間の
広いパターンの所には空孔が存在しないため回路動作速
度を低下させることなく充分な配線支持強度が得られ
る。
広いパターンの所には空孔が存在しないため回路動作速
度を低下させることなく充分な配線支持強度が得られ
る。
【００４５】また配線より低い高さの所にのみ空孔が存
在するので化学的機械的研磨による平坦化が容易に適用
され、容易に多層配線構造が実現できる。
在するので化学的機械的研磨による平坦化が容易に適用
され、容易に多層配線構造が実現できる。
【図１】本発明の第１の実施の形態の半導体集積回路装
置を示す断面図。
置を示す断面図。
【図２】第１の実施の形態の製造方法について説明する
ための（ａ）〜（ｅ）に分図して示す工程順断面図。
ための（ａ）〜（ｅ）に分図して示す工程順断面図。
【図３】本発明の第２の実施の形態について説明するた
めの断面図。
めの断面図。
【図４】第１の従来例の半導体集積回路装置を示す断面
図。
図。
【図５】第１の従来例の製造方法について説明するため
の（ａ）〜（ｃ）に分図して示す工程順断面図。
の（ａ）〜（ｃ）に分図して示す工程順断面図。
【図６】第２の従来例の半導体集積回路装置を示す断面
図。
図。
【図７】第２の従来例の製造方法について説明するため
の（ａ）〜（ｅ）に分図して示す工程順断面図。
の（ａ）〜（ｅ）に分図して示す工程順断面図。
１，１０１，２０１ 基板 ２，２Ａ，１０２，２０２ 配線層 ３，３Ａ，１０３ 反射防止膜 ４−１，４−１１，４−１２，４−２，４−２ａ 酸
化シリコン膜 １０４，２０４ 層間絶縁膜 ５，５Ａ，１０５，２０５ 上層配線層 ６，６Ａ，１０６ 反射防止膜 ７−１，７−１１，７−１２，７−２，７−２ａ 酸
化シリコン膜 １０７，２０７ 層間絶縁膜 ２０８，２０９，２１０，２１２ キャップ用絶縁膜 ２１３ 空孔 ２１４ 微粒子 ２１５ 空孔 １６，１６Ａ 空孔 １７，１７Ａ 空孔
化シリコン膜 １０４，２０４ 層間絶縁膜 ５，５Ａ，１０５，２０５ 上層配線層 ６，６Ａ，１０６ 反射防止膜 ７−１，７−１１，７−１２，７−２，７−２ａ 酸
化シリコン膜 １０７，２０７ 層間絶縁膜 ２０８，２０９，２１０，２１２ キャップ用絶縁膜 ２１３ 空孔 ２１４ 微粒子 ２１５ 空孔 １６，１６Ａ 空孔 １７，１７Ａ 空孔
Claims (9)
- 【請求項１】 半導体基板上の第１の絶縁膜を選択的に
被覆する複数の配線層と、前記配線層の設けられた第１
の絶縁膜を被覆する層間絶縁膜とを有する半導体集積回
路装置において、前記層間絶縁膜は、互いに隣接する２
つの配線層間の距離である配線間隔が所定値を越えない
部分にのみ前記配線層の高さに達しない空孔が設けられ
て配線間の静電容量が低減されていることを特徴とする
半導体集積回路装置。 - 【請求項２】 層間絶縁膜が空孔のある第２の絶縁膜と
これを被覆する第３の絶縁膜とを有する請求項１記載の
半導体集積回路装置。 - 【請求項３】 配線層で挟まれた部分の断面積の少なく
とも５％の断面積の空孔である請求項１又は２記載の半
導体集積回路装置。 - 【請求項４】 層間絶縁膜の表面が化学的機械的研磨法
により平坦化され、上層配線層で選択的に被覆されてい
る請求項１乃至３記載の半導体集積回路装置。 - 【請求項５】 層間絶縁膜はフッ素原子を含有する低誘
電率膜である請求項１乃至４記載の半導体集積回路装
置。 - 【請求項６】 半導体基板上の第１の絶縁膜を選択的に
被覆する複数の配線層を形成し、互いに隣接する２つの
配線層間の距離である配線間隔が所定値を越えない部分
にのみ前記配線層の高さに達しない空孔を有する第２の
絶縁膜を高密度プラズマＣＶＤ法により形成する工程を
有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項７】 第２の絶縁膜を形成した後、より成長速
度の小さなプラズマＣＶＤ法で第３の絶縁膜を堆積して
空孔抑止膜を形成する工程を有する請求項６記載の半導
体集積回路装置の製造方法。 - 【請求項８】 高周波バイアスを印加しつつＥＣＲプラ
ズマを発生させて第２の絶縁膜を堆積する請求項６又は
７記載の半導体集積回路装置の製造方法。 - 【請求項９】 第２の絶縁膜は酸化シリコン膜である請
求項６，７又は８記載の半導体集積回路装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167386A JP2853661B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体集積回路装置の製造方法 |
| KR1019970028197A KR100249535B1 (ko) | 1996-06-27 | 1997-06-27 | 반도체 집적회로 장치 및 그의 제조 방법 |
| US09/211,200 US6162723A (en) | 1996-06-27 | 1998-12-14 | Method of fabricating a semiconductor integrated circuit device having an interlevel dielectric layer with voids between narrowly-spaced wiring lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167386A JP2853661B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012730A true JPH1012730A (ja) | 1998-01-16 |
| JP2853661B2 JP2853661B2 (ja) | 1999-02-03 |
Family
ID=15848750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167386A Expired - Fee Related JP2853661B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体集積回路装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6162723A (ja) |
| JP (1) | JP2853661B2 (ja) |
| KR (1) | KR100249535B1 (ja) |
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| WO2002015263A1 (fr) * | 2000-08-15 | 2002-02-21 | Tokyo Electron Limited | Dispositif a semi-conducteurs et son procede de fabrication |
| KR100420379B1 (ko) * | 2000-09-28 | 2004-03-04 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 장치와 그 제조 방법 |
| JP2006165129A (ja) * | 2004-12-03 | 2006-06-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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| US7867890B2 (en) | 2006-10-27 | 2011-01-11 | Oki Semiconductor Co., Ltd. | Manufacturing method of semiconductor device and semiconductor device |
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|---|---|---|---|---|
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| KR100487414B1 (ko) * | 2000-12-23 | 2005-05-03 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
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