JPH07221179A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07221179A JPH07221179A JP3288694A JP3288694A JPH07221179A JP H07221179 A JPH07221179 A JP H07221179A JP 3288694 A JP3288694 A JP 3288694A JP 3288694 A JP3288694 A JP 3288694A JP H07221179 A JPH07221179 A JP H07221179A
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Landscapes
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Abstract
(57)【要約】
【目的】 配線層の上に形成された層間絶縁膜の平坦性
を向上せしめて半導体装置の歩留りを向上せしめるこ
と。 【構成】 第１の層間絶縁膜１上にアルミニウム配線層
２を形成し、その上に第２の層間絶縁膜の第１層を形成
し、この第１層をエッチバックして第１層３Ａとする。
この上に、第２の層間絶縁膜の第２層４を形成し、化学
的研磨法により研磨してその表面を平坦化して第２層４
Ａとする。シーム状の不連続点の軌跡Ｘが第１層３Ａに
は生じるが、第２層４Ａには生じない。
を向上せしめて半導体装置の歩留りを向上せしめるこ
と。 【構成】 第１の層間絶縁膜１上にアルミニウム配線層
２を形成し、その上に第２の層間絶縁膜の第１層を形成
し、この第１層をエッチバックして第１層３Ａとする。
この上に、第２の層間絶縁膜の第２層４を形成し、化学
的研磨法により研磨してその表面を平坦化して第２層４
Ａとする。シーム状の不連続点の軌跡Ｘが第１層３Ａに
は生じるが、第２層４Ａには生じない。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、平坦化絶縁層の形成方法に関する。
関し、特に、平坦化絶縁層の形成方法に関する。
【０００２】
【従来の技術】半導体装置は、情報処理技術の発展に伴
い、システムレベルの高集積化や高速化といった要求か
ら、高集積化が進んでいる。特に、高集積化は、半導体
装置を構成するトランジスタ等の基本回路素子の微細化
及び半導体集積回路の配線層の微細化および多層化によ
って推進されている。
い、システムレベルの高集積化や高速化といった要求か
ら、高集積化が進んでいる。特に、高集積化は、半導体
装置を構成するトランジスタ等の基本回路素子の微細化
及び半導体集積回路の配線層の微細化および多層化によ
って推進されている。
【０００３】一方、現在の半導体装置はシステムオンチ
ップ化によって１チップに収納する機能は増加の一途を
たどっており、数年前は一枚の回路基板上に複数個の半
導体集積回路を並べて構成していた機能を今日では１個
の半導体装置上に格納することは珍しいことでは無くな
ってきている。このため、効果的な半導体装置の高速化
及び高集積化は、半導体装置で各機能ブロックを構成す
る回路の簡略化および基本回路素子の微細化を行い、各
機能ブロック内および機能ブロック間の配置配線の改善
も行わなければ望むことはできない。
ップ化によって１チップに収納する機能は増加の一途を
たどっており、数年前は一枚の回路基板上に複数個の半
導体集積回路を並べて構成していた機能を今日では１個
の半導体装置上に格納することは珍しいことでは無くな
ってきている。このため、効果的な半導体装置の高速化
及び高集積化は、半導体装置で各機能ブロックを構成す
る回路の簡略化および基本回路素子の微細化を行い、各
機能ブロック内および機能ブロック間の配置配線の改善
も行わなければ望むことはできない。
【０００４】そこで、従来にもまして各機能ブロック内
および機能ブロック間を接続する配置配線の改良による
半導体装置の高集積化および高速化の技術が注目されて
きている。配置配線の微細化は配線幅の縮小によって行
われるが、スケーリング則に従って配線幅と共に配線膜
厚も縮小すると配線抵抗が高くなるために、通常行われ
ている配線の微細化では配線幅方向だけ縮小して配線膜
厚については縮小しない。希には配線膜厚を厚くして配
線抵抗を減少させた例もある。このように、配線抵抗改
善に注目した、配線の幅方向だけの縮小や配線の厚膜化
は、配線の断面の縦横比を増大する。
および機能ブロック間を接続する配置配線の改良による
半導体装置の高集積化および高速化の技術が注目されて
きている。配置配線の微細化は配線幅の縮小によって行
われるが、スケーリング則に従って配線幅と共に配線膜
厚も縮小すると配線抵抗が高くなるために、通常行われ
ている配線の微細化では配線幅方向だけ縮小して配線膜
厚については縮小しない。希には配線膜厚を厚くして配
線抵抗を減少させた例もある。このように、配線抵抗改
善に注目した、配線の幅方向だけの縮小や配線の厚膜化
は、配線の断面の縦横比を増大する。
【０００５】上述の高縦横比の配線を配線層間で絶縁す
るために、また、層間絶縁膜をはさんだ上下２層の配線
層間で生ずる寄生容量を低減して配線の寄生容量による
信号伝搬の遅延を迎えるために、層間絶縁膜を厚膜化す
る工夫がなされている。
るために、また、層間絶縁膜をはさんだ上下２層の配線
層間で生ずる寄生容量を低減して配線の寄生容量による
信号伝搬の遅延を迎えるために、層間絶縁膜を厚膜化す
る工夫がなされている。
【０００６】金属配線層間の層間絶縁膜材料としてプラ
ズマＣＶＤによるシリコン酸化膜が用いられることが多
いが、現在使用できるこれらの層間絶縁膜材料及び推積
方法では層間絶縁膜材料の堆積後の表面に金属配線の有
無を反映した段差が形成され易く、しかも配線層の層数
が増えるについてこの段差は異積され強調される。例え
ば、０．６μｍルールのＣＭＯＳで設計された半導体装
置では、１層目のアルミニウム配線のパターン形成後の
最大の段差は０．８μｍ（アルミニウム膜厚）である
が、３層目のアルミニウム配線のパターン形成後の段差
は配線層を重ねるにつれて累積され２μｍ強になる。
ズマＣＶＤによるシリコン酸化膜が用いられることが多
いが、現在使用できるこれらの層間絶縁膜材料及び推積
方法では層間絶縁膜材料の堆積後の表面に金属配線の有
無を反映した段差が形成され易く、しかも配線層の層数
が増えるについてこの段差は異積され強調される。例え
ば、０．６μｍルールのＣＭＯＳで設計された半導体装
置では、１層目のアルミニウム配線のパターン形成後の
最大の段差は０．８μｍ（アルミニウム膜厚）である
が、３層目のアルミニウム配線のパターン形成後の段差
は配線層を重ねるにつれて累積され２μｍ強になる。
【０００７】一方、一般的にアルミニウム配線をエッチ
ングする際のマスク材としてフォトレジストを使用する
が、現在のフォトレジストで次世代の０．３５μｍルー
ルのＣＭＯＳで用いられる２μｍ未満のピッチで配置さ
れるアルミニウム配線に対して、有効にパターニングで
きるアルミ配線下の層間絶縁膜の段差（フォーカスマジ
ン）は２μｍ未満であり、半導体装置の３層目のアルミ
ニウム配線のパターニングはウェハ間、ロット間の製造
ばらつきを考慮すると、非常に難しく実現困難である。
ングする際のマスク材としてフォトレジストを使用する
が、現在のフォトレジストで次世代の０．３５μｍルー
ルのＣＭＯＳで用いられる２μｍ未満のピッチで配置さ
れるアルミニウム配線に対して、有効にパターニングで
きるアルミ配線下の層間絶縁膜の段差（フォーカスマジ
ン）は２μｍ未満であり、半導体装置の３層目のアルミ
ニウム配線のパターニングはウェハ間、ロット間の製造
ばらつきを考慮すると、非常に難しく実現困難である。
【０００８】そこで、層間絶縁膜の段差による加工精度
を改善してパターニング精度を向上させるために、金属
配置配線間の層間絶縁膜に対して各種の平坦化技術が検
討され、また開発されてきている。様々な平坦化技術の
中でも、原理が単純で平坦性の高い層間絶縁膜が得られ
る研磨法が注目されており、特に、化学反応も利用して
層間絶縁膜の平坦化を行う化学的研磨法( ＣＭＰ：Chem
ical Mechanical Polishing) が次世代０．３５μｍル
ールのＣＭＯＳ用配線の層間絶縁膜平坦化法として注目
されている。なお、化学的研磨法及び層間膜平坦化につ
いては、B. Davari, et al., Tech. Digest, IEEE-IEDM
(1989) や P. Rentlen, M. E. Thomas,J. M. Pierce, p
roc. of IEEE-VMIC, p. 57(1990)に開示されている。
を改善してパターニング精度を向上させるために、金属
配置配線間の層間絶縁膜に対して各種の平坦化技術が検
討され、また開発されてきている。様々な平坦化技術の
中でも、原理が単純で平坦性の高い層間絶縁膜が得られ
る研磨法が注目されており、特に、化学反応も利用して
層間絶縁膜の平坦化を行う化学的研磨法( ＣＭＰ：Chem
ical Mechanical Polishing) が次世代０．３５μｍル
ールのＣＭＯＳ用配線の層間絶縁膜平坦化法として注目
されている。なお、化学的研磨法及び層間膜平坦化につ
いては、B. Davari, et al., Tech. Digest, IEEE-IEDM
(1989) や P. Rentlen, M. E. Thomas,J. M. Pierce, p
roc. of IEEE-VMIC, p. 57(1990)に開示されている。
【０００９】図５は従来の化学的研磨法を用いた半導体
装置の製造方法を説明する断面図である。
装置の製造方法を説明する断面図である。
【００１０】図５の（Ａ）を参照すると、半導体基板上
に形成されたポリシリコンゲート電極及びポリシリコン
配線層（いずれも図示せず）上にプラズマＣＶＤによる
ＢＰＳＧ膜よりなる第１の層間絶縁膜１を形成する。さ
らに、その上に、ＴｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉ
等のサイドイッチ構造のアルミニウム配線層２を厚さ８
０００Å形成してフォトリソグラフィ技術を用いてパタ
ーニングする。なお、第１の層間絶縁膜１により、ポリ
シリコン電極及びポリシリコン配線層とアルミニウム配
線層２とを絶縁分離する。
に形成されたポリシリコンゲート電極及びポリシリコン
配線層（いずれも図示せず）上にプラズマＣＶＤによる
ＢＰＳＧ膜よりなる第１の層間絶縁膜１を形成する。さ
らに、その上に、ＴｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉ
等のサイドイッチ構造のアルミニウム配線層２を厚さ８
０００Å形成してフォトリソグラフィ技術を用いてパタ
ーニングする。なお、第１の層間絶縁膜１により、ポリ
シリコン電極及びポリシリコン配線層とアルミニウム配
線層２とを絶縁分離する。
【００１１】図５の（Ｂ）を参照すると、アルミニウム
配線層２とその上層のアルミニウム配線層（図示せず）
とを絶縁分離するためにプラズＣＶＤによるシリコン酸
化膜よりなる２４０００Å厚さの第２の層間絶縁膜を形
成する。この場合、第２の層間絶縁膜３は、短形の断面
形状を有するアルミニウム配線層２の底面と第１の層間
絶縁膜１の接する角部分でプラズマＣＶＤシリコン酸化
膜の推積速度が遅く、この結果、第２の層間絶縁膜３表
面はこの角部分でくびれた不連続な角を有する表面形状
を示す。従って、第２の層間絶縁膜３の断面にはシーム
状の不連続点の成長軌跡Ｘが認められる。
配線層２とその上層のアルミニウム配線層（図示せず）
とを絶縁分離するためにプラズＣＶＤによるシリコン酸
化膜よりなる２４０００Å厚さの第２の層間絶縁膜を形
成する。この場合、第２の層間絶縁膜３は、短形の断面
形状を有するアルミニウム配線層２の底面と第１の層間
絶縁膜１の接する角部分でプラズマＣＶＤシリコン酸化
膜の推積速度が遅く、この結果、第２の層間絶縁膜３表
面はこの角部分でくびれた不連続な角を有する表面形状
を示す。従って、第２の層間絶縁膜３の断面にはシーム
状の不連続点の成長軌跡Ｘが認められる。
【００１２】図５の（Ｃ）を参照すると、第２の層間絶
縁膜３に化学的研磨法を用いて所望の膜厚であるアルミ
ニウム配線層２上８０００Åまで研磨し、平坦化する。
なお、化学的研磨法を用いて作業すると、研磨材として
使用したコロイダルシリカや第２の層間絶縁膜３を形成
するプラズマＣＶＤシリコン酸化膜の研磨かすが、ゴミ
として半導体装置表面に付着する。
縁膜３に化学的研磨法を用いて所望の膜厚であるアルミ
ニウム配線層２上８０００Åまで研磨し、平坦化する。
なお、化学的研磨法を用いて作業すると、研磨材として
使用したコロイダルシリカや第２の層間絶縁膜３を形成
するプラズマＣＶＤシリコン酸化膜の研磨かすが、ゴミ
として半導体装置表面に付着する。
【００１３】図５の（Ｄ）を参照すると、上述のゴミを
除去するために、一般的に研磨材が水酸基を有する弱ア
ルカリ性であるので沸酸を用いた酸系の洗浄を行う。こ
の結果、短形の形状を有するアルミニウム配線層２と第
１の層間絶縁膜１との接する部分を反映した第２の層間
絶縁膜３中にある不連続点の軌跡Ｘにそってキーホール
Ｙが成長する。このキーホールＹは、第１層の層間絶縁
膜であるプラズマＣＶＤシリコン酸化膜が不連続点にお
いて膜質が弱くエッチングが早く進行するために生じる
ものである。
除去するために、一般的に研磨材が水酸基を有する弱ア
ルカリ性であるので沸酸を用いた酸系の洗浄を行う。こ
の結果、短形の形状を有するアルミニウム配線層２と第
１の層間絶縁膜１との接する部分を反映した第２の層間
絶縁膜３中にある不連続点の軌跡Ｘにそってキーホール
Ｙが成長する。このキーホールＹは、第１層の層間絶縁
膜であるプラズマＣＶＤシリコン酸化膜が不連続点にお
いて膜質が弱くエッチングが早く進行するために生じる
ものである。
【００１４】
【発明が解決しようとする課題】しかしながら、上述の
従来の化学的研磨法を用いた半導体装置の製造方法にお
いては、上述のキーホールＹが第２の層間絶縁膜３表面
の平坦性を悪化させ、半導体装置の歩留り低下を招くと
いう課題がある。さらに、なんらかの原因により洗浄が
長時間行われると、キーホールＹが大きく成長し、キー
ホールＹがアルミニウム配線層２にまで達し、この結
果、アルミニウム配線層２が溶失してしまうという課題
がある。従って、本発明の目的は、上述の配線層上に形
成された層間絶縁膜の平担性を向上せしめて半導体装置
の歩留りを向上せしめることにある。
従来の化学的研磨法を用いた半導体装置の製造方法にお
いては、上述のキーホールＹが第２の層間絶縁膜３表面
の平坦性を悪化させ、半導体装置の歩留り低下を招くと
いう課題がある。さらに、なんらかの原因により洗浄が
長時間行われると、キーホールＹが大きく成長し、キー
ホールＹがアルミニウム配線層２にまで達し、この結
果、アルミニウム配線層２が溶失してしまうという課題
がある。従って、本発明の目的は、上述の配線層上に形
成された層間絶縁膜の平担性を向上せしめて半導体装置
の歩留りを向上せしめることにある。
【００１５】なお、化学的研磨法で使用する研磨材は、
弱アルカリ性であるから、アルカリの洗浄でも、洗浄し
ゴミを除去することができるが、プラズマＣＶＤ酸化膜
の不連続点はアルカリ系の洗浄に対しても酸系の洗浄と
同様に反応してキーホールが発生することが知られてい
る。また、アルカリ系の洗浄は酸系の洗浄と同様にアル
ミニウム配線層を溶失することも広く知られている。
弱アルカリ性であるから、アルカリの洗浄でも、洗浄し
ゴミを除去することができるが、プラズマＣＶＤ酸化膜
の不連続点はアルカリ系の洗浄に対しても酸系の洗浄と
同様に反応してキーホールが発生することが知られてい
る。また、アルカリ系の洗浄は酸系の洗浄と同様にアル
ミニウム配線層を溶失することも広く知られている。
【００１６】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、半導体基板上に形成された金属配線層上
に形成する層間絶縁膜を複数層により形成し、その層間
絶縁層の表面を化学的研磨法により研磨して平坦化する
ようにしたものである。
めに本発明は、半導体基板上に形成された金属配線層上
に形成する層間絶縁膜を複数層により形成し、その層間
絶縁層の表面を化学的研磨法により研磨して平坦化する
ようにしたものである。
【００１７】
【作用】上述の手段によれば、層間絶縁膜を複数層によ
り形成することにより、最下層に不連続点の軌跡が存在
するが、最上層には不連続点の軌跡は存在しない。従っ
て、層間絶縁膜の表面を化学的研磨法により研磨しても
キーホールが発生せず、平坦性の悪化もなく、また、層
間絶縁膜の下の配線層の溶失もない。
り形成することにより、最下層に不連続点の軌跡が存在
するが、最上層には不連続点の軌跡は存在しない。従っ
て、層間絶縁膜の表面を化学的研磨法により研磨しても
キーホールが発生せず、平坦性の悪化もなく、また、層
間絶縁膜の下の配線層の溶失もない。
【００１８】
【実施例】図１、図２は本発明に係る半導体装置の製造
方法の第１の実施例を示す断面図である。
方法の第１の実施例を示す断面図である。
【００１９】図１の（Ａ）、（Ｂ）を参照すると、図５
の（Ａ）、（Ｂ）と同様に、半導体基板上に形成された
ポリシリコンゲート電極及びポリシリコン配線層（いず
れも図示せず）上にプラズマＣＶＤによるＢＰＳＧ膜よ
りなる第１の層間絶縁膜１を形成する。さらに、その上
に、ＴｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉ等のサイドイ
ッチ構造のアルミニウム配線層２を厚さ８０００Å形成
してフォトリソグラフィ技術を用いてパターニングす
る。また、プラズＣＶＤによるシリコン酸化膜よりなる
２４０００Å厚さの第２の層間絶縁膜を形成する。この
場合も、第２の層間絶縁膜３の断面にはシーム状の不連
続点の成長軌跡Ｘが認められる。
の（Ａ）、（Ｂ）と同様に、半導体基板上に形成された
ポリシリコンゲート電極及びポリシリコン配線層（いず
れも図示せず）上にプラズマＣＶＤによるＢＰＳＧ膜よ
りなる第１の層間絶縁膜１を形成する。さらに、その上
に、ＴｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉ等のサイドイ
ッチ構造のアルミニウム配線層２を厚さ８０００Å形成
してフォトリソグラフィ技術を用いてパターニングす
る。また、プラズＣＶＤによるシリコン酸化膜よりなる
２４０００Å厚さの第２の層間絶縁膜を形成する。この
場合も、第２の層間絶縁膜３の断面にはシーム状の不連
続点の成長軌跡Ｘが認められる。
【００２０】次に、図１の（Ｃ）を参照すると、第２の
層間絶縁膜３に対してシリコン酸化膜の等方性ドライエ
ッチングによりエッチバックして膜厚が４０００Åの第
２の層間絶縁層の第１層３Ａを形成する。
層間絶縁膜３に対してシリコン酸化膜の等方性ドライエ
ッチングによりエッチバックして膜厚が４０００Åの第
２の層間絶縁層の第１層３Ａを形成する。
【００２１】次に、図２の（Ａ）を参照すると、プラズ
マＣＶＤによるシリコン酸化膜よりなる厚さ１２０００
Åの第２の層間絶縁膜の第２層４を推積する。この場
合、第２の層間絶縁膜の第１層３Ａ中のシーム状の不連
続点の軌跡Ｘは、第２の層間絶縁膜の第１層３Ａがエッ
チバックによって表面がならされて角を滑らかにするた
めに第２の層間絶縁膜の第２層４中にはシーム状の不連
続点の軌跡は発生しない。
マＣＶＤによるシリコン酸化膜よりなる厚さ１２０００
Åの第２の層間絶縁膜の第２層４を推積する。この場
合、第２の層間絶縁膜の第１層３Ａ中のシーム状の不連
続点の軌跡Ｘは、第２の層間絶縁膜の第１層３Ａがエッ
チバックによって表面がならされて角を滑らかにするた
めに第２の層間絶縁膜の第２層４中にはシーム状の不連
続点の軌跡は発生しない。
【００２２】図２の（Ｂ）を参照すると、第２の層間絶
縁膜の第２層４に化学的研磨方を用いて、第２の層間絶
縁膜３Ａ及び４全体を所望の膜厚であるアルミニウム配
線層２上８０００Åまで研磨し、平坦化する。これによ
り、第２の層間絶縁層の第２層４は表面が平坦化された
第２の層間絶縁層の第２層４Ａとなる。
縁膜の第２層４に化学的研磨方を用いて、第２の層間絶
縁膜３Ａ及び４全体を所望の膜厚であるアルミニウム配
線層２上８０００Åまで研磨し、平坦化する。これによ
り、第２の層間絶縁層の第２層４は表面が平坦化された
第２の層間絶縁層の第２層４Ａとなる。
【００２３】次に、図２の（Ｃ）を参照すると、沸酸を
用いた酸系の洗浄によって第２の層間絶縁膜の第２層４
Ａを化学的研磨方で研磨した際に発生したプラズマＣＶ
Ｄシリコン酸化膜の研磨かすや研磨材のユロイダルシリ
カのゴミを除去する。
用いた酸系の洗浄によって第２の層間絶縁膜の第２層４
Ａを化学的研磨方で研磨した際に発生したプラズマＣＶ
Ｄシリコン酸化膜の研磨かすや研磨材のユロイダルシリ
カのゴミを除去する。
【００２４】このように、本発明の第１の実施例によれ
ば、酸系の洗浄作業を行っても第２の層間絶縁膜の第１
層３Ａ中に発生したシーム状の不連続点の軌跡Ｘは第２
の層間絶縁膜の第２層４Ａ膜表面に到達せず、従って、
シーム状の不連続点の軌跡Ｘに起因するキーホール等の
表面の不整の無い平坦な第２の層間絶縁膜の表面が得ら
れる。
ば、酸系の洗浄作業を行っても第２の層間絶縁膜の第１
層３Ａ中に発生したシーム状の不連続点の軌跡Ｘは第２
の層間絶縁膜の第２層４Ａ膜表面に到達せず、従って、
シーム状の不連続点の軌跡Ｘに起因するキーホール等の
表面の不整の無い平坦な第２の層間絶縁膜の表面が得ら
れる。
【００２５】図３、図４は本発明に係る半導体装置の製
造方法の第２の実施例を示す断面図である。第２の実施
例においては、下層のアルミニウム配線層と上層のアル
ミニウム配線層とを絶縁分離する第２の層間絶縁層を、
３層、たとえばプラズマＣＶＤによるシリコン酸化膜推
積２回とＴＥＯＳ／Ｏ3ＮＳＧシリコン酸化膜成長１回
にし、これに化学的研磨法による平坦化処理および酸系
洗浄処理を行うものである。
造方法の第２の実施例を示す断面図である。第２の実施
例においては、下層のアルミニウム配線層と上層のアル
ミニウム配線層とを絶縁分離する第２の層間絶縁層を、
３層、たとえばプラズマＣＶＤによるシリコン酸化膜推
積２回とＴＥＯＳ／Ｏ3ＮＳＧシリコン酸化膜成長１回
にし、これに化学的研磨法による平坦化処理および酸系
洗浄処理を行うものである。
【００２６】図３の（Ａ）を参照すると、図１の（Ａ）
と同様に、半導体基板上に形成されたポリシリコンゲー
ト電極及びポリシリコン配線層（いずれも図示せず）上
にプラズマＣＶＤによるＢＰＳＧ膜よりなる第１層の層
間絶縁膜１を形成する。さらに、その上に、ＴｉＮ／Ａ
ｌＳｉＣｕ／ＴｉＮ／Ｔｉ等のサイドイッチ構造のアル
ミニウム配線層２を厚さ８０００Å形成してフォトリソ
グラフィ技術を用いてパターニングする。
と同様に、半導体基板上に形成されたポリシリコンゲー
ト電極及びポリシリコン配線層（いずれも図示せず）上
にプラズマＣＶＤによるＢＰＳＧ膜よりなる第１層の層
間絶縁膜１を形成する。さらに、その上に、ＴｉＮ／Ａ
ｌＳｉＣｕ／ＴｉＮ／Ｔｉ等のサイドイッチ構造のアル
ミニウム配線層２を厚さ８０００Å形成してフォトリソ
グラフィ技術を用いてパターニングする。
【００２７】次に、図３の（Ｂ）を参照すると、プラズ
ＣＶＤによるシリコン酸化膜よりなる１５００Å厚さの
第２の層間絶縁膜の第１層３を形成する。この場合も、
第２の層間絶縁膜の第１層３の断面にはシーム状の不連
続点の成長軌跡Ｘが認められる。
ＣＶＤによるシリコン酸化膜よりなる１５００Å厚さの
第２の層間絶縁膜の第１層３を形成する。この場合も、
第２の層間絶縁膜の第１層３の断面にはシーム状の不連
続点の成長軌跡Ｘが認められる。
【００２８】次に、図３の（Ｃ）を参照すると、第２の
層間絶縁膜の第１層３の上にＴＥＯＳ／Ｏ3 ＮＳＧシリ
コン酸化膜よりなる厚さ６０００Åの第２の層間絶縁膜
の第２層４を形成する。この第２の層間絶縁膜の第２層
４はＴＥＯＳ／Ｏ3 ＮＳＧシリコン酸化膜であるため
に、ＣＶＤ装置内で成膜あるいは膜を堆積した時点で既
になめらかな凹凸を有し（いわゆるｉｎｓｉｔｕ−リフ
ローを起こし）、その表面はアルミニウム配線層２を反
映したなだらかな凹凸を形成する。しかし、第２の層間
絶縁膜の第２層４はその材料の性質により第２の層間絶
縁膜の第１層３中に存在したシーム状の不連続点の軌跡
Ｘが第２の層間絶縁膜の第２層４には発生しない。
層間絶縁膜の第１層３の上にＴＥＯＳ／Ｏ3 ＮＳＧシリ
コン酸化膜よりなる厚さ６０００Åの第２の層間絶縁膜
の第２層４を形成する。この第２の層間絶縁膜の第２層
４はＴＥＯＳ／Ｏ3 ＮＳＧシリコン酸化膜であるため
に、ＣＶＤ装置内で成膜あるいは膜を堆積した時点で既
になめらかな凹凸を有し（いわゆるｉｎｓｉｔｕ−リフ
ローを起こし）、その表面はアルミニウム配線層２を反
映したなだらかな凹凸を形成する。しかし、第２の層間
絶縁膜の第２層４はその材料の性質により第２の層間絶
縁膜の第１層３中に存在したシーム状の不連続点の軌跡
Ｘが第２の層間絶縁膜の第２層４には発生しない。
【００２９】次に、図４の（Ａ）を参照すると、プラズ
マＣＶＤによるシリコン酸化膜よりなる厚さ８０００Å
の第２の層間絶縁膜の第３層５を堆積する。
マＣＶＤによるシリコン酸化膜よりなる厚さ８０００Å
の第２の層間絶縁膜の第３層５を堆積する。
【００３０】図４の（Ｂ）を参照すると、第２の層間絶
縁膜の第３層５に化学的研磨法を用いて、第２の層間絶
縁膜３、４及び５全体を所望の膜厚であるアルミニウム
配線層２上８０００Åまで研磨し、平坦化する。これに
より、第２の層間絶縁層の第３層５は表面が平坦化され
た第２の層間絶縁層の第３層５Ａとなる。
縁膜の第３層５に化学的研磨法を用いて、第２の層間絶
縁膜３、４及び５全体を所望の膜厚であるアルミニウム
配線層２上８０００Åまで研磨し、平坦化する。これに
より、第２の層間絶縁層の第３層５は表面が平坦化され
た第２の層間絶縁層の第３層５Ａとなる。
【００３１】次に、図４の（Ｃ）を参照すると、沸酸を
用いた酸系の洗浄によって第２の層間絶縁膜の第３層５
Ａを化学的研磨方で研磨した際に発生したプラズマＣＶ
Ｄシリコン酸化膜の研磨かすや研磨材のユロイダルシリ
カのゴミを除去する。
用いた酸系の洗浄によって第２の層間絶縁膜の第３層５
Ａを化学的研磨方で研磨した際に発生したプラズマＣＶ
Ｄシリコン酸化膜の研磨かすや研磨材のユロイダルシリ
カのゴミを除去する。
【００３２】このように、本発明の第２の実施例におい
ても、酸系の洗浄作業を行っても第２の層間絶縁膜の第
１層３Ａ中に発生したシーム状の不連続点の軌跡Ｘは第
２の層間絶縁膜の第２層４、第３層５Ａの膜表面に到達
せず、従って、シーム状の不連続点の軌跡Ｘに起因する
キーホール等の表面の不整の無い平坦な第２の層間絶縁
膜の表面が得られる。また、本発明の第２の実施例にお
いては、第２の層間絶縁膜の第２層４は、いわゆるｉｎ
ｓｉｔｕ−リフローを生じ形状に優れるＴＥＯＳ／Ｏ3
ＮＳＧ膜である。しかし、この形状に優れるＴＥＯＳ／
Ｏ3 ＮＳＧ膜単層第２の層間絶縁膜を形成することは形
状や信頼性で次の点で問題がある。すなわち、ＴＥＯＳ
／Ｏ3ＮＳＧ膜は酸系あるいはアルカリ系の洗浄液によ
って膜表面が不規則で大きい段差を生ずるので、化学的
研磨、Ｐ後の平滑化された表面に対する洗浄時に表面に
ＴＥＯＳ／Ｏ3 ＮＳＧ膜が露出した部分で不規則で大き
な凹凸を生じてしまう。このため上述の第２の層間絶縁
膜の第３層５（５Ａ）であるプラズマＣＶＤシリコン酸
化膜必須である。また、第２の層間絶縁膜の第１層３を
ＴＥＯＳ／Ｏ3 ＮＳＧ膜で形成すると、シーム状の不連
続点の軌跡は第２の層間絶縁膜の第１層３の中に生じ
ず、表面形状もなだらかで良好であるが、ＴＥＯＳ／Ｏ
3 ＮＳＧ膜は膜中にＯＨ基を多く含んでいる（水分が多
い）ために、Ａ１等金属配線に直接接触していると腐食
等により信頼性上の問題を生じる。このため、第２の層
間絶縁膜の第１層３は信頼性上の問題が生じないプラズ
マＣＶＤシリコン酸化膜等である必要がある。従って、
第２の層間絶縁膜をＴＥＯＳ／Ｏ3 ＮＳＧ膜の単層構造
とせず、これをサンドイッチ構造とする多層構造にし
た。
ても、酸系の洗浄作業を行っても第２の層間絶縁膜の第
１層３Ａ中に発生したシーム状の不連続点の軌跡Ｘは第
２の層間絶縁膜の第２層４、第３層５Ａの膜表面に到達
せず、従って、シーム状の不連続点の軌跡Ｘに起因する
キーホール等の表面の不整の無い平坦な第２の層間絶縁
膜の表面が得られる。また、本発明の第２の実施例にお
いては、第２の層間絶縁膜の第２層４は、いわゆるｉｎ
ｓｉｔｕ−リフローを生じ形状に優れるＴＥＯＳ／Ｏ3
ＮＳＧ膜である。しかし、この形状に優れるＴＥＯＳ／
Ｏ3 ＮＳＧ膜単層第２の層間絶縁膜を形成することは形
状や信頼性で次の点で問題がある。すなわち、ＴＥＯＳ
／Ｏ3ＮＳＧ膜は酸系あるいはアルカリ系の洗浄液によ
って膜表面が不規則で大きい段差を生ずるので、化学的
研磨、Ｐ後の平滑化された表面に対する洗浄時に表面に
ＴＥＯＳ／Ｏ3 ＮＳＧ膜が露出した部分で不規則で大き
な凹凸を生じてしまう。このため上述の第２の層間絶縁
膜の第３層５（５Ａ）であるプラズマＣＶＤシリコン酸
化膜必須である。また、第２の層間絶縁膜の第１層３を
ＴＥＯＳ／Ｏ3 ＮＳＧ膜で形成すると、シーム状の不連
続点の軌跡は第２の層間絶縁膜の第１層３の中に生じ
ず、表面形状もなだらかで良好であるが、ＴＥＯＳ／Ｏ
3 ＮＳＧ膜は膜中にＯＨ基を多く含んでいる（水分が多
い）ために、Ａ１等金属配線に直接接触していると腐食
等により信頼性上の問題を生じる。このため、第２の層
間絶縁膜の第１層３は信頼性上の問題が生じないプラズ
マＣＶＤシリコン酸化膜等である必要がある。従って、
第２の層間絶縁膜をＴＥＯＳ／Ｏ3 ＮＳＧ膜の単層構造
とせず、これをサンドイッチ構造とする多層構造にし
た。
【００３３】なお、上述の実施例のいずれにおいても、
プラズマＣＶＤを中心としたシリコン酸化膜によって形
成したアルミニウム配線層間の層間絶縁膜について記述
しているが、本発明は層間絶縁膜を構成する材料がプラ
ズマＣＶＤによるシリコン酸化膜以外にも適用でき、ま
た、層間絶縁膜が、アルミニウム配線層以外の金属ある
いは半導体材料によって形成される配線の層間絶縁膜で
ある場合についても適用できる。また、本発明を層間絶
縁膜以外の半導体集積回路の表面保護膜などについても
適用できることは言うまでもない。
プラズマＣＶＤを中心としたシリコン酸化膜によって形
成したアルミニウム配線層間の層間絶縁膜について記述
しているが、本発明は層間絶縁膜を構成する材料がプラ
ズマＣＶＤによるシリコン酸化膜以外にも適用でき、ま
た、層間絶縁膜が、アルミニウム配線層以外の金属ある
いは半導体材料によって形成される配線の層間絶縁膜で
ある場合についても適用できる。また、本発明を層間絶
縁膜以外の半導体集積回路の表面保護膜などについても
適用できることは言うまでもない。
【００３４】
【発明の効果】以上説明したように本発明によれば、半
導体装置の層間絶縁膜の平坦化処理に化学的研磨法を用
いた場合に、これによる研磨後に発生するゴミを半導体
装置（ウェハ）から取り除くために洗浄あるいはウェッ
トエッチを行っても、化学的研磨によって平坦化処理を
受けた表面に生ずる層間絶縁膜自身の膜質の不連続性が
原因で生じていたキーホール等の不整の発生を防止で
き、従って、半導体装置の歩留りを向上できる。なお、
従来、層間絶縁膜の上層に設けた配線層は層間絶縁膜表
面の不整によってショート不良が発生し歩留は２０％に
過ぎなかったが、本発明により歩留が９０％以上にまで
向上した。
導体装置の層間絶縁膜の平坦化処理に化学的研磨法を用
いた場合に、これによる研磨後に発生するゴミを半導体
装置（ウェハ）から取り除くために洗浄あるいはウェッ
トエッチを行っても、化学的研磨によって平坦化処理を
受けた表面に生ずる層間絶縁膜自身の膜質の不連続性が
原因で生じていたキーホール等の不整の発生を防止で
き、従って、半導体装置の歩留りを向上できる。なお、
従来、層間絶縁膜の上層に設けた配線層は層間絶縁膜表
面の不整によってショート不良が発生し歩留は２０％に
過ぎなかったが、本発明により歩留が９０％以上にまで
向上した。
【図１】本発明に係る半導体装置の製造方法の第１の実
施例を説明する断面図である。
施例を説明する断面図である。
【図２】本発明に係る半導体装置の製造方法の第１の実
施例を説明する断面図である。
施例を説明する断面図である。
【図３】本発明に係る半導体装置の製造方法の第２の実
施例を説明する断面図である。
施例を説明する断面図である。
【図４】本発明に係る半導体装置の製造方法の第２の実
施例を説明する断面図である。
施例を説明する断面図である。
【図５】従来の半導体装置の製造方法を説明する断面図
である。
である。
１…第１の層間絶縁膜 ２…アルミニウム配線層 ３、３Ａ…第２の層間絶縁膜の第１層 ４、４Ａ…第２の層間絶縁膜の第２層 ５、５Ａ…第２の層間絶縁膜の第３層 Ｘ…不連続点の軌跡 Ｙ…キーホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/306 Ｍ 21/88 Ｋ
Claims (6)
- 【請求項１】 半導体基板上に形成された金属配線層
（２）上に層間絶縁膜を複数層により形成する工程と、 該層間絶縁層の表面を化学的研磨法により研磨して平坦
化する工程とを具備する半導体装置の製造方法。 - 【請求項２】 半導体基板上に形成された金属配線層
（２）上に層間絶縁膜の第１層（３）を形成する工程
と、 該層間絶縁膜の第１層を等方性エッチング法によりエッ
チバックする工程と、 該エッチバックした層間絶縁膜の第１層（３Ａ）上に層
間絶縁膜の第２層（４）を形成する工程と、 該層間絶縁膜の第２層の表面を化学的研磨法により研磨
して平坦化する工程とを具備する半導体装置の製造方
法。 - 【請求項３】 半導体基板上に形成された金属配線層
（２）上にプラズマＣＶＤによるシリコン酸化膜よりな
る層間絶縁膜の第１層（３）を形成する工程と、 該層間絶縁膜の第１層上にＴＥＯＳ／Ｏ3 ＮＳＧシリコ
ン酸化膜よりなる層間絶縁膜の第２層（４）を形成する
工程と、 該層間絶縁膜の第２層上にプラズマＣＶＤによるシリコ
ン酸化膜よりなる層間絶縁膜の第３層（５）を形成する
工程と、 該層間絶縁膜の第３層の表面を化学的研磨法により研磨
して平坦化する工程とを具備する半導体装置の製造方
法。 - 【請求項４】 半導体基板上に形成された第１の層間絶
縁膜（１）を形成する工程と、 該第１の層間絶縁膜上に形成された金属配線層（２）を
形成する工程と、 該金属配線層（２）上に第２の層間絶縁膜を複数層によ
り形成する工程と、 該第２の層間絶縁層の表面を化学的研磨法により研磨し
て平坦化する工程とを具備する半導体装置の製造方法。 - 【請求項５】 半導体基板上に形成された第１の層間絶
縁膜（１）を形成する工程と、 該第１の層間絶縁膜上に形成された金属配線層（２）を
形成する工程と、 該金属配線層（２）上に第２の層間絶縁膜の第１層
（３）を形成する工程と、 該第２の層間絶縁膜の第１層を等方性エッチング法によ
りエッチバックする工程と、 該エッチバックした前記第２の層間絶縁膜の第１層（３
Ａ）上に層間絶縁膜の第２層（４）を形成する工程と、 該第２の層間絶縁膜の第２層の表面を化学的研磨法によ
り研磨して平坦化する工程とを具備する半導体装置の製
造方法。 - 【請求項６】 半導体基板上に形成された第１の層間絶
縁膜（１）を形成する工程と、 該第１の層間絶縁膜上に形成された金属配線層（２）を
形成する工程と、金属配線層（２）上にプラズマＣＶＤ
によるシリコン酸化膜よりなる第２の層間絶縁膜の第１
層（３）を形成する工程と、 該第２の層間絶縁膜の第１層上にＴＥＯＳ／Ｏ3 ＮＳＧ
シリコン酸化膜よりなる第２の層間絶縁膜の第２層
（４）を形成する工程と、 該第２の層間絶縁膜の第２層上にプラズマＣＶＤによる
シリコン酸化膜よりなる第２の層間絶縁膜の第３層
（５）を形成する工程と、 該第２の層間絶縁膜の第３層の表面を化学的研磨法によ
り研磨して平坦化する工程とを具備する半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288694A JPH07221179A (ja) | 1994-02-05 | 1994-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288694A JPH07221179A (ja) | 1994-02-05 | 1994-02-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221179A true JPH07221179A (ja) | 1995-08-18 |
Family
ID=12371370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3288694A Pending JPH07221179A (ja) | 1994-02-05 | 1994-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221179A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012730A (ja) * | 1996-06-27 | 1998-01-16 | Nec Corp | 半導体集積回路装置及びその製造方法 |
| KR19990031574A (ko) * | 1997-10-13 | 1999-05-06 | 윤종용 | 반도체 제조공정의 평탄화 방법 |
| US8017464B2 (en) | 2008-09-29 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor integrated circuit device and a method for manufacturing a semiconductor integrated circuit device |
| WO2017183390A1 (ja) | 2016-04-20 | 2017-10-26 | ソニー株式会社 | 積層構造体及びその製造方法 |
| WO2024053695A1 (ja) * | 2022-09-08 | 2024-03-14 | ソニーセミコンダクタソリューションズ株式会社 | 光検出装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03194932A (ja) * | 1989-12-22 | 1991-08-26 | Sony Corp | 半導体装置の製造方法 |
| JPH04299846A (ja) * | 1991-03-28 | 1992-10-23 | Toshiba Corp | 半導体装置の製造方法 |
| JPH05136133A (ja) * | 1991-11-13 | 1993-06-01 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH05226334A (ja) * | 1992-02-13 | 1993-09-03 | Mitsubishi Electric Corp | 半導体装置，およびその製造方法 |
-
1994
- 1994-02-05 JP JP3288694A patent/JPH07221179A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03194932A (ja) * | 1989-12-22 | 1991-08-26 | Sony Corp | 半導体装置の製造方法 |
| JPH04299846A (ja) * | 1991-03-28 | 1992-10-23 | Toshiba Corp | 半導体装置の製造方法 |
| JPH05136133A (ja) * | 1991-11-13 | 1993-06-01 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH05226334A (ja) * | 1992-02-13 | 1993-09-03 | Mitsubishi Electric Corp | 半導体装置，およびその製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012730A (ja) * | 1996-06-27 | 1998-01-16 | Nec Corp | 半導体集積回路装置及びその製造方法 |
| KR19990031574A (ko) * | 1997-10-13 | 1999-05-06 | 윤종용 | 반도체 제조공정의 평탄화 방법 |
| US8017464B2 (en) | 2008-09-29 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor integrated circuit device and a method for manufacturing a semiconductor integrated circuit device |
| WO2017183390A1 (ja) | 2016-04-20 | 2017-10-26 | ソニー株式会社 | 積層構造体及びその製造方法 |
| JPWO2017183390A1 (ja) * | 2016-04-20 | 2019-02-28 | ソニー株式会社 | 積層構造体及びその製造方法 |
| US10889082B2 (en) | 2016-04-20 | 2021-01-12 | Sony Corporation | Laminated structure and method for producing the same |
| WO2024053695A1 (ja) * | 2022-09-08 | 2024-03-14 | ソニーセミコンダクタソリューションズ株式会社 | 光検出装置 |
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