JPH1012765A - 半導体パッケージ及び製造方法 - Google Patents

半導体パッケージ及び製造方法

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JPH1012765A
JPH1012765A JP8353644A JP35364496A JPH1012765A JP H1012765 A JPH1012765 A JP H1012765A JP 8353644 A JP8353644 A JP 8353644A JP 35364496 A JP35364496 A JP 35364496A JP H1012765 A JPH1012765 A JP H1012765A
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Heizuun Kan
丙 ▲ズウン▼ 韓
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Abstract

(57)【要約】 【課題】 半導体パッケージの大きさを機能低下なしに
小型化させ、多ピン化を実現するとともに軽薄短小化し
た新たな形態の半導体パッケージの構造及び製造方法を
提供することである。 【解決手段】 電子回路が集積されており、この電子回
路の信号を外部に引き出すためのボンドパッドが形成さ
れた半導体チップと、前記半導体チップの上面の、ボン
ドパッドを除外した領域に接着手段により付着され、第
１非伝導性フィルム上に導電体で回路パターンを形成
し、その上に第２非伝導性フィルムをラミネーションし
て形成された多層フィルムと、前記半導体チップのボン
ドパッドと回路パターン間に信号を伝達するために連結
されたワイヤーと、前記ワイヤーがボンディングされた
領域を外部の酸化及び腐蝕から保護するための封止材
と、前記ワイヤーにより伝達された半導体チップの信号
を外部に引き出すために回路パターンに融着されている
ソルダボールとからなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージの
構造及び製造方法に関するもので、より詳しくは半導体
パッケージの大きさを半導体チップの大きさに形成する
ことにより、半導体パッケージの大きさを縮小して軽薄
短小化することは勿論、半導体チップのボンドパッドが
半導体チップの上面外側に位置するタイプ、又は中央部
に位置するタイプの全ての半導体チップをアレアアレイ
（Area Array）形態に半導体パッケージの入出力端子を
形成して、半導体パッケージを高集積化及び高性能化し
得るようにした半導体パッケージの構造及び製造方法に
関するものである。
【０００２】
【従来の技術】一般に、半導体パッケージはその種類に
よって樹脂密封パッケージ、ＴＣＰパッケージ、ガラス
密封パッケージ、金属パッケージ等がある。このような
半導体パッケージは実装方法によって挿入型と表面実装
（Surface Mount Technology：ＳＭＴ）型に分類し、挿
入型として代表的なものはＤＩＰ（Dual In-line Packa
ge）、ＰＧＡ（Pin Grid Array）等があり、表面実装型
として代表的なものはＱＦＰ（Quad FlatPackage）、Ｐ
ＬＣＣ（Plastic Leaded Chip Carrier）、ＣＬＣＣ
（Ceramic Leaded ChipCarrier）、ＢＧＡ（Ball Grid
Array）等がある。
【０００３】最近には電子製品の小型化により、印刷回
路基板の部品装着度を高めるため、挿入型半導体パッケ
ージよりは表面実装型半導体パッケージが広く使用され
ている。このような従来のパッケージの構造を図１
（Ａ）及び図１（Ｂ）を参照して、ＱＦＰとＢＧＡパッ
ケージに関して説明すると次のようである。図１（Ａ）
は従来の一般のパッケージのＱＦＰで、その構造は電子
回路が集積されている半導体チップ１と、前記半導体チ
ップ１がエポキシ３により付着される搭載板２と、前記
半導体チップ１の信号を外部に伝達し得る多数のリード
７と、前記半導体チップ１とリード７とを連結するワイ
ヤー４と、前記半導体チップ１とその外周辺構成品を、
外部の酸化及び腐蝕から保護するため、その外部を取り
囲む封止材５とからなるものである。
【０００４】このような構成による従来のＱＦＰ半導体
チップ１から出力された信号がワイヤー４を介してリー
ド７に伝達され、前記リード７はマザーボードに連結さ
れているので、リード７に伝達された信号がマザーボー
ドの周辺素子に伝達される。周辺素子で発生した信号が
半導体チップ１に伝達される場合は、前述した経路と逆
に信号が伝達されるものである。
【０００５】しかし、前記ＱＦＰ半導体チップが漸次高
性能化されていくにつれてピンの数がさらに多くなるこ
とに対し、ピンとピン間の距離を一定値以下に小さくす
ることは技術的に難しいため、多くのピンを収容するた
めにはパッケージが大きくなる欠点がある。これは半導
体パッケージの小型化趨勢に逆行する結果を生む問題点
があるものである。
【０００６】このように多ピン化に応ずる技術的要求を
満足させるために登場したものがＢＧＡパッケージであ
る。これは入出力手段として半導体パッケージの一面全
体に融着されたソルダボールを用いることにより、ＱＦ
Ｐより多数の入出力信号を収容し得ることは勿論、その
大きさもＱＦＰより小さく形成されたもので、その構成
は、図１（Ｂ）に示すように、表面に回路パターン８ａ
が形成され、この回路パターン８ａを保護するためにソ
ルダマスク８ｂがコーティングされた回路基板８と、前
記回路基板８の上面中央に付着された半導体チップ１
と、前記半導体チップ１と前記回路基板８の回路パター
ン８ａとを連結して信号を伝達するワイヤー４と、前記
回路基板８の回路パターン８ａに融着されて外部に信号
を伝達するソルダボール６と、前記半導体チップ１とそ
の外周辺構成品を、外部の酸化及び腐蝕から保護するた
め、その外部を取り囲む封止材５とから構成されるもの
である。このような構成のＢＧＡパッケージは、半導体
チップ１から出力された信号がワイヤー４を介して回路
パターン８ａに伝達され、前記回路パターン８ａに伝達
された信号はこれに融着されているソルダボール６を介
してマザーボードに伝達されて周辺素子に伝達される。
周辺素子から発生された信号が半導体チップ１に伝達さ
れる場合は、前述した経路の逆順に信号が伝達されるも
のである。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うなＢＧＡパッケージは、内部に内装された半導体チッ
プの大きさに比べてパッケージの大きさが数倍以上大き
いため、電子製品を小型化するには限界があったもので
ある。又、前記ＢＧＡパッケージは、回路基板が高価で
あるため、製品の値段が上昇する要因となることは勿
論、前記回路基板を介して湿気が浸透することによりク
ラックが発生する問題点があった。
【０００８】本発明は前記のような問題点を解決するた
めになされたもので、その目的は、電子製品、通信機
器、コンピュータ等、半導体パッケージが実装される電
子製品が小型化されていく趨勢に従って、半導体パッケ
ージの大きさを機能低下なしに小型化させ、多ピン化を
実現し軽薄短小化しようとする新たな形態の半導体パッ
ケージ構造で、半導体パッケージの大きさを半導体チッ
プの大きさに似る大きさに形成することは勿論、その機
能を多機能化することにより、電子製品への搭載時、そ
の搭載される面積を最少化して製品の小型化が図れる新
たな形態の半導体パッケージ（Chip SizePackage；チッ
プサイズパッケージ）の構造及び製造方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
の本発明によると、電子回路が集積されており、この電
子回路の信号を外部に引き出すためのボンドパッド（Bo
nd Pad）が形成された半導体チップと、前記半導体チッ
プの上面の、ボンドパッドを除外した領域に接着手段に
より付着され、第１非伝導性フィルム上に導電体回路パ
ターンを形成し、その上に第２非伝導性フィルムがラミ
ネーションされて形成された多層フィルムと、前記半導
体チップのボンドパッドと回路パターン間に信号を伝達
するために連結されたワイヤーと、前記ワイヤーがボン
ディングされた領域を外部の酸化及び腐蝕から保護する
ための封止材と、前記ワイヤーにより伝達された半導体
チップの信号を外部に引き出すために回路パターンに融
着されているソルダボールとからなる半導体パッケージ
が提供される。
【００１０】又、本発明の他の特徴によると、各々の半
導体チップには電子回路が集積されており、この電子回
路の信号をパッケージの外部に引き出すためのボンドパ
ッドが各々の半導体チップに形成されているウェーハを
提供する段階と、前記ウェーハと同一大きさに形成さ
れ、二つの非伝導性フィルム層と導電体でなり、下部の
第１非伝導性フィルム上に導電体で所望形態の回路パタ
ーンを形成し、その回路パターン上に第２非伝導性フィ
ルムをラミネーションして形成された多層フィルムを形
成する段階と、前記ウェーハの各々の半導体チップに形
成されたボンドパッドの領域が前記多層フィルムの開放
部を介して外部へ露出されるよう、前記ウェーハと前記
多層フィルムを接着手段により互いに付着する段階と、
前記ウェーハの各々の半導体チップに形成されたボンド
パッドと多層フィルムの回路パターンに形成されたボン
ドフィンガーとをワイヤーでボンディングする段階と、
前記ワイヤーを外部の酸化及び腐蝕から保護するために
前記開放部を封止材で覆う段階と、前記封止材を１５０
℃以上のオーブン（Oven）又は炉（Furnace ）で硬化さ
せる段階と、前記多層フィルムのソルダボールランドに
ソルダボールを安着させ、２２０℃以上の高温を維持す
るオーブン又は炉内で前記ソルダボールをリフローして
回路パターンにソルダボールを融着させる段階と、前記
段階を経た後、ソーイング（Sawing）装備を用いてウェ
ーハのストリートライン（Street Line）に沿って半導
体チップを切断して半導体チップの大きさと同一の大き
さのチップサイズパッケージを形成する段階とからなる
半導体パッケージの製造方法が提供される。
【００１１】
【発明の実施の形態】以下、本発明を添付図面を参照し
て詳細に説明する。図２（Ａ）及び図２（Ｂ）は本発明
の第１実施例による半導体パッケージを示す図で、その
構成は、電子回路が集積されており、この電子回路の信
号を外部に引き出すためのボンドパッド（Bond Pad）１
２が形成された半導体チップ１１と、前記半導体チップ
１１の上面の、ボンドパッド１２を除外した領域に接着
手段３０により付着され、内部には導電体の回路パター
ン２６が形成され、その回路パターンの両面に非伝導性
フィルムでコーティングされた多層フィルム２０と、前
記半導体チップ１１のボンドパッド１２と回路パターン
２６間に信号を伝達するために連結されたワイヤー４０
と、前記ワイヤー４０がボンディングされた領域を外部
の酸化及び腐蝕から保護するための封止材５０と、前記
ワイヤー４０により伝達された半導体チップ１１の信号
を外部に引き出すために回路パターン２６に融着されて
いるソルダボール６０とからなるものである。
【００１２】前記半導体チップ１１に形成されたボンド
パッド１２は半導体チップ１１の上面外側に配列された
ものであり、前記多層フィルム２０は、図１４に示すよ
うに、二つの非伝導性フィルム層２１、２２と回路パタ
ーン２６でなり、回路パターン２６を非伝導性フィルム
２１、２２間に形成したもので、第１非伝導性フィルム
２１上に厚さ２０μｍ以下の導電体で所望形態の回路パ
ターン２６を形成した後、その上に第２非伝導性フィル
ム２２をラミネーション（Lamination）して多層フィル
ム２０を形成したものである。前記第２非伝導性フィル
ム２２は、ソルダボール６０が回路パターン２６に融着
される領域がオープンされてソルダボールランド２４が
形成され、ワイヤー４０がボンディングされる領域がオ
ープンされてボンドフィンガー２５が形成されるもので
ある。前記ソルダボールランド２４は、図２（Ｂ）に示
すように、一面に規則的に配列したものである。
【００１３】このような非伝導性フィルム２１、２２の
材質としてはポリマーテープ（Polymer Tape）又はポリ
イミド（Polyimide ）等が使用でき、前記回路パターン
２６の材質としては銅箔（CopperFoil）又はコンダクタ
ー（Conductor ）等が使用できるものである。又、前記
ソルダボールランド２４とボンドフィンガー２５に露出
される回路パターンの上面にはニッケル（Ｎｉ）又は金
（Ａｕ）鍍金をして、ソルダボール６０を融着するか、
ワイヤー４０が連結される時、ボンディング力を向上さ
せるものである。
【００１４】このような多層フィルム２０を半導体チッ
プ１１に付着させるための接着手段３０としてエポキシ
接着剤（Epoxy Adhesive）又は接着フィルム（Adhesive
Film ）等を用いて付着し、前記ワイヤー４０のボンデ
ィングされた領域を保護する封止材５０としてはポリイ
ミドコーティング溶液を使用するか、又はエポキシタイ
プのエンキャプシュレーション材料（Encapsulation Ma
terial）等を用いて、ワイヤー４０が露出しないように
覆うものである。
【００１５】前記のように構成された本発明の半導体パ
ッケージは半導体チップ１１の大きさと同一大きさに半
導体パッケージを形成したチップサイズパッケージ（Ｃ
ＳＰ；Chip SizePackage）で、その作用は半導体チップ
１１から出力された信号がワイヤー４０を介して回路パ
ターン２６に伝達され、前記回路パターン２６に伝達さ
れた信号はこれに融着されているソルダボール６０を介
してマザーボード（Mother Board）に伝達されて周辺素
子に伝達される。周辺素子から発生した信号が半導体チ
ップ１１に伝達される場合は、前述した経路と逆に信号
が伝達されるものである。
【００１６】このような本発明のチップサイズパッケー
ジの製造工程を説明すると、各々の半導体チップ１１に
電子回路が集積されており、この電子回路の信号をパッ
ケージの外部に引き出すためのボンドパッド１２が各々
の半導体チップ１１に形成されているウェーハ１０を提
供する段階と、前記ウェーハ１０と同一大きさに形成さ
れ、二つの非伝導性層と導電体でなり、下部の第１非伝
導性フィルム上に導電体で所望形態の回路パターンを形
成し、その回路パターン上に第２非伝導性フィルムをラ
ミネーションして形成された多層フィルム２０を形成す
る段階と、前記ウェーハ１０の各々の半導体チップ１１
に形成されたボンドパッド１２の領域が前記多層フィル
ム２０の開放部２３を介して外部へ露出されるよう、前
記ウェーハ１０と前記多層フィルム２０を接着手段３０
により互いに付着する段階と、前記ウェーハ１０の各々
の半導体チップ１１に形成されたボンドパッド１２と多
層フィルム２０の回路パターン２６に形成されたボンド
フィンガー２５とをワイヤー４０でボンディングする段
階と、前記ワイヤー４０を外部の酸化及び腐蝕から保護
するために前記開放部２３を封止材５０で覆う段階と、
前記封止材５０を１５０℃以上のオーブン（Oven）又は
炉（Furnace ）で硬化させる段階と、前記多層フィルム
２０のソルダボールランド２４にソルダボール６０を安
着させ、２２０℃以上の高温を維持するオーブン又は炉
内で前記ソルダボール６０をリフローして回路パターン
２６にソルダボール６０を融着させる段階と、前記段階
を経た後、ソーイング（Sawing）装備を用いてウェーハ
１０のストリートライン（StreetLine）１３に沿って半
導体チップ１１を切断して半導体チップ１１の大きさと
同一の大きさのチップサイズパッケージを形成する段階
とからなるもので、これを添付図面を詳細に説明すると
次のようである。
【００１７】図３（Ａ）は半導体チップ１１が形成され
たウェーハ１０を示す平面図であり、図３（Ｂ）はこの
ようなウェーハ１０と同一大きさを有する多層フィルム
２０を示すものであり、図３（Ｃ）は前記多層フィルム
２０をウェーハ１０に付着させた状態を示すものであ
る。前記ウェーハ１０の各々の半導体チップ１１には電
子回路が集積されており、この電子回路の信号を外部に
引き出すためのボンドパッド１２が各々の半導体チップ
１１に形成されているものである。又、前記多層フィル
ム２０は二つの非伝導性層２１、２２でなり、その間に
導電体の回路パターン２６が形成され、前記半導体チッ
プ１１のボンドパッド１２が位置する領域には開放部２
３が形成されるものである。ここで、前記ウェーハ１０
の半導体チップ１１に形成されたボンドパッド１２は各
々の半導体チップ１１の上面外側に配列されているもの
である。
【００１８】このように二つ非伝導性フィルム層と導電
体でなった多層フィルム２０は、下部の第１非伝導性フ
ィルム２１上に厚さ２０μｍ以下の導電体で所望形態の
回路パターン２６を形成した後、その上に第２非伝導性
フィルム２２をラミネーションして形成するもので、前
記第２非伝導性フィルム２２には、ソルダボール６０が
回路パターン２６に融着されるよう、ソルダボールラン
ド２４がオープンされてアレイ形態に配列され、半導体
チップ１１のボンドパッド１２とワイヤー４０により連
結されるよう、ボンドフィンガー２５が開放部２３の外
側にオープンされるように形成されるものである。
【００１９】このようなウェーハ１０と多層フィルム２
０を接着手段３０で付着すると、前記多層フィルム２０
の開放部２３がウェーハ１０の各々の半導体チップ１１
に形成されたボンドパッド１２の領域に位置して、ボン
ドパッド１２は開放部２３を介して外部へ露出されるよ
うに付着されるものである（図３（Ｃ））。この際に、
前記接着手段３０としてはエポキシ接着剤又は接着フィ
ルム等を使用する。
【００２０】図４（Ａ）は図３（Ｃ）の”Ａ”部を拡大
した図であり、図４（Ｂ）はウェーハ１０に付着された
多層フィルム２０の開放部２３を拡大して示す断面図で
ある。図５（Ａ）及び図５（Ｂ）は多層フィルム２０の
開放部２３を介して露出されたボンドパッド１２と多層
フィルム２０の回路パターン２６により形成されたボン
ドフィンガー２５をワイヤー４０でボンディングした状
態を示すものである。
【００２１】図６（Ａ）及び図６（Ｂ）は本発明の第１
実施例による製造方法で、前記半導体チップ１１のボン
ドパッド１２と多層フィルム２０のボンドフィンガー２
５をワイヤー４０でボンディングした後、ワイヤー４０
を外部の酸化及び腐蝕から保護するため、前記開放部２
３を封止材５０で覆ったものを示すもので、前記封止材
５０としてはポリイミドコーティング溶液を使用する
か、又はエポキシタイプのエンキャプシュレーション材
料等を用いて、ワイヤー４０が露出されないように覆
う。 このように封止材５０で開放部２３を覆ってから
１５０℃以上のオーブン又は炉内で前記封止材５０を硬
化させるものである。
【００２２】図７（Ａ）及び図７（Ｃ）は前記封止材５
０を硬化させてから多層フィルム２０のソルダボールラ
ンド２４にソルダボール６０を形成させる方法を示すも
ので、図７（Ａ）では、ソルダボールランド２４と対応
する貫通孔７１が形成されたステンシルスクリーンプリ
ント（Stencil Screen Printer）を多層フィルム２０上
に位置させた状態で、ソルダパウダー（SolderPowder）
６１をブレード（Blade ）７３で押して前記貫通孔７１
を介してソルダボールランド２４に挿入した後、２２０
℃以上の高温を維持するオーブン又は炉等でソルダボー
ル６０を形成するものである（図７（Ｃ））。この際
に、前記封止材５０が満たされた領域に位置するステン
シルスクリーンプリント７０の底面には溝７２を形成し
て、前記封止材５０を保護するようにする。
【００２３】又、図７（Ｂ）では、予め球形に作られた
ソルダボール６０を多層フィルム２０のソルダボールラ
ンド２４に安着させた状態で、２２０℃以上の高温を維
持するオーブン又は炉等で前記ソルダボール６０をリフ
ローして回路パターン２６と融着させるものである（図
７（Ｃ））。
【００２４】このようにソルダボールランド２４にソル
ダボール６０を融着する時は、フラックス（Flux）を塗
布した後、ソルダボール６０をリフローするもので、ソ
ルダボール６０をリフローした後は、不要なフラックス
の残留物を除去するためにクリアリング（Clearing）工
程を経ることになる。
【００２５】このような段階を経た後、前記ウェーハ１
０をソーイング装備を用いて、ウェーハ１０のストリー
トラインに沿って半導体チップ１１を切断すると、半導
体チップ１１の大きさと同一の大きさのチップサイズパ
ッケージが形成される。前記製造方法により形成された
チップサイズパッケージは多ピン化を実現するとともに
軽薄短小化したもので、半導体チップ１１の大きさと同
一大きさに形成される新たな形態の半導体パッケージで
ある。
【００２６】図８乃至図１４は本発明の第２実施例を示
すもので、図８（Ａ）及び図８（Ｂ）は本発明の実施例
による半導体パッケージを示すもので、その基本構成は
図２（Ａ）及び図２（Ｂ）に示した本発明の半導体パッ
ケージと同じであるが、半導体チップ１１の上面に形成
されたボンドパッド１２が半導体チップ１１の上面中央
部に形成されていることが異なる。又、前記半導体チッ
プ１１の上面に付着されている多層フィルム２０も前記
ボンドパッド１２が形成された領域である中央部を除き
付着されているものであり、パッケージの外部へ信号を
引き出すソルダボール６０もやはりパッケージの上面に
規則的に配列されているものである。このような本発明
の第２実施例の作用は本発明の第１実施例と同様になさ
れるものである。
【００２７】このような本発明の第２実施例による半導
体パッケージの製造工程もやはり本発明の第１実施例と
同じなもので、図９Ａ及び図９Ｂに示すように、ウェー
ハ１０は半導体チップ１１を備えており、前記ウェーハ
１０と同一大きさに形成され、内部に回路パターン２６
がある多層フィルム２０を付着させる。この際に、前記
ボンドパッド１２は各々の半導体チップ１１の上面中央
部に配列されているものであり、前記多層フィルム２０
の開放部２３も半導体チップ１１のボンドパッド１２が
形成された領域の上面中央部に形成されているもので、
前記ウェーハ１０に多層フィルム２０が付着されると、
多層フィルム２０の開放部２３がウェーハ１０の各々の
半導体チップ１１に形成されたボンドパッド１２の領域
に位置して、ボンドパッド１２は開放部２３を介して外
部へ露出されるものである（図１０）。図１１は図１０
の“Ｂ”部の拡大断面図であり、図１１（Ｂ）は図１１
（Ａ）のＩＶ−ＩＶ線についての拡大断面図である。
【００２８】このようにウェーハ１０に多層フィルム２
０を付着させた状態で、図１２及び図１２（Ｂ）のよう
に半導体チップ１１のボンドパッド１２と回路パターン
２６のボンドフィンガー２５をワイヤー４０でボンディ
ングし、図１３（Ａ）及び図１３（Ｂ）のように前記開
放部２３を封止材５０で覆って、ワイヤー４０が外部へ
露出されないようにするものである。
【００２９】このように封止材５０で開放部２３を覆っ
てから、１５０℃以上のオーブン又は炉で封止材５０を
硬化させた後、ソルダボールランド２４にソルダボール
６０を位置させ、２２０℃以上のオーブン又は炉でソル
ダボール６０をリフローしてソルダボール６０を形成す
る。
【００３０】こうした後、ソーイング装備を用いて、ウ
ェーハ１０のストリートラインに沿って半導体チップ１
１を切断すると、半導体チップ１１の大きさと同一大き
さのチップサイズパッケージが形成されるものである。
このようにボンドパッド１２が半導体チップ１１の上面
中央部に形成されている半導体チップにおいても、入出
力端子をパッケージの一面に規則的に配列してチップサ
イズパッケージを形成することができる。
【００３１】図１５及び図１６は本発明により多層フィ
ルム２０に形成された回路パターン２６のさらに他の実
施例を示すもので、前記回路パターン２６に多数の回路
ラインを互いに連結してパワーボンディング（PowerBon
ding）４１又はグラウンドボンディング（Ground Bondi
ng）４２として使用することができるものである。
【００３２】このように本発明の半導体パッケージは電
子回路が集積されており、この電子回路の信号を外部に
引き出すためのボンドパッド（Bond Pad）が形成された
半導体チップと、前記半導体チップの上面の、ボンドパ
ッドを除外した領域に接着手段により付着され、第１非
伝導性フィルム上に導電体回路パターンを形成し、その
上に第２非伝導性フィルムがラミネーションされて形成
された多層フィルムと、前記半導体チップのボンドパッ
ドと回路パターン間に信号を伝達するために連結された
ワイヤーと、前記ワイヤーがボンディングされた領域を
外部の酸化及び腐蝕から保護するための封止材と、前記
ワイヤーにより伝達された半導体チップの信号を外部に
引き出すために回路パターンに融着されているソルダボ
ールとからなることを特徴とする。
【００３３】又、前記半導体チップに形成されたボンド
パッドは半導体チップの上面外側に配列されていること
を特徴とする。
【００３４】又、前記半導体チップに形成されたボンド
パッドは半導体チップの上面中央部に配列されているこ
とを特徴とする。
【００３５】又、前記回路パターンは２０μｍ以下の厚
さを有する導電体でなることを特徴とする。
【００３６】又、前記第２非伝導性フィルムはソルダボ
ールが回路パターンに融着されるソルダボールランドの
領域がオープンされ、前記ワイヤーがボンディングされ
るボンドフィンガーの領域がオープンされていることを
特徴とする。
【００３７】又、前記ソルダボールランドは第２非伝導
性フィルムの上面に配列されたことを特徴とする。
【００３８】又、前記多層フィルムの非伝導性フィルム
はポリマーテープ又はポリイミドの材質でなったことを
特徴とする請求項１記載の半導体パッケージ。
【００３９】又、前記回路パターンは銅箔又はコンダク
ターの材質でなったことを特徴とする。
【００４０】又、前記ソルダボールランドとボンドフィ
ンガーにはニッケル（Ｎｉ）又は金（Ａｕ）が鍍金され
たことを特徴とする。
【００４１】又、前記半導体チップの上面に多層フィル
ムを付着させる接着手段はエポキシ接着剤又は接着フィ
ルムでなったことを特徴とする。
【００４２】又、前記封止材はポリイミドコーティング
溶液、又はエポキシタイプのエンキャプシュレーション
材料でなったことを特徴とする。
【００４３】又、本発明の半導体パッケージの製造方法
は、各々の半導体チップに電子回路が集積されており、
この電子回路の信号をパッケージの外部に引き出すため
のボンドパッドが各々の半導体チップに形成されている
ウェーハを提供する段階と、前記ウェーハと同一の大き
さに形成され、二つの非伝導性フィルム層と導電体でな
り、下部の第１非伝導性フィルムの導電体で所望形態の
回路パターンを形成した後、その回路パターン上に第２
非伝導性フィルムをラミネーションして形成される多層
フィルムを形成する段階と、前記ウェーハの各々の半導
体チップに形成されたボンドパッドの領域が前記多層フ
ィルムの開放部を介して外部へ露出されるよう、前記ウ
ェーハと前記多層フィルムを接着手段により互いに付着
する段階と、前記ウェーハの各々の半導体チップに形成
されたボンドパッドと多層フィルムの回路パターンに形
成されたボンドフィンガーとをワイヤーでボンディング
する段階と、前記ワイヤーを外部の酸化及び腐蝕から保
護するために前記開放部を封止材で覆う段階と、前記封
止材を１５０℃以上のオーブン（Oven）又は炉（Furnac
e ）で硬化させる段階と、前記多層フィルムのソルダボ
ールランドにソルダボールを安着させ、２２０℃以上の
高温を維持するオーブン又は炉内で前記ソルダボールを
リフローして回路パターンにソルダボールを融着させる
段階と、前記段階を経た後、ソーイング（Sawing）装備
を用いてウェーハのストリートライン（StreetLine）に
沿って半導体チップを切断して半導体チップの大きさと
同一の大きさのチップサイズパッケージを形成する段階
とからなることを特徴とする。
【００４４】又、前記ウェーハの各々の半導体チップに
形成されたボンドパッドは各々の半導体チップの上面外
側に配列されていることを特徴とする。
【００４５】又、前記ウェーハの各々の半導体チップに
形成されたボンドパッドは各々の半導体チップの上面中
央部に配列されていることを特徴とする。
【００４６】又、前記第２非伝導性フィルムにはソルダ
ボールが回路パターンに融着できるソルダボールランド
がオープンされるように形成され、前記半導体チップの
ボンドパッドとワイヤーで連結されるボンドフィンガー
がオープンされるように形成されることを特徴とする。
【００４７】又、前記ソルダボールランドは第２非伝導
性フィルムの上面に配列され、前記ボンドフィンガーは
第２非伝導性フィルムの開放部外側に形成されることを
特徴とする。
【００４８】又、前記回路基板は厚さ２０μｍ以下の導
電体でなることを特徴とする。
【００４９】又、前記接着手段としてはエポキシ接着剤
又は接着フィルムを使用することを特徴とする。
【００５０】又、前記封止材としては、ポリイミドコー
ティング溶液を使用するか、又はエポキシタイプのエン
キャプシュレーション材料を用いて、ワイヤーが露出さ
れないよう、開放部を覆うことを特徴とする。
【００５１】又、前記ソルダボールを形成する段階は、
ソルダボールランドに対応する貫通孔が形成されたステ
ンシルスクリーンプリントを多層フィルム上に位置させ
た状態で、ソルダパウダーをブレードで押して貫通孔を
介してソルダボールランドに挿入させた後、２２０℃以
上の高温を維持するオーブン又は炉でリフローして、ソ
ルダボールランドを介して回路基板と融着させてソルダ
ボールを形成することを特徴とする。
【００５２】又、前記ステンシルスクリーンプリントは
多層フィルムの開放部に封止材が満たされた領域が位置
する底面に溝を形成して前記封止材を保護するようにす
ることを特徴とする。
【００５３】又、前記ソルダボールランドに安着される
ソルダボールとしては予め球形に作られたソルダボール
を使用することを特徴とする。
【００５４】又、前記ソルダボールランドにソルダボー
ルを融着する時、フラックスを塗布しリフローさせてソ
ルダボールを形成する段階後に不要なフラックスの残留
物を除去するためクリアリング段階を含むことを特徴と
する。
【００５５】又、前記多層フィルムに形成された回路パ
ターンは多数の回路ラインを互いに連結してパワーボン
ディング又はグラウンドボンディングとして使用するこ
とを特徴とする。
【００５６】
【発明の効果】以上の説明のように、本発明による半導
体パッケージは、半導体パッケージの大きさを機能低下
なしに半導体チップの大きさに小型化し、多ピン化を実
現するとともに軽薄短小化した新たな形態のチップサイ
ズパッケージで、半導体チップの上面外側にボンドパッ
ドが配列されるタイプ、又は半導体チップの中央部にボ
ンドパッドが配列されるタイプの全ての半導体チップを
アレアアレイ形態に半導体パッケージの入出力端子を形
成して、電子製品への搭載時、その搭載される面積を最
少化して製品の小型化をもたらすことができる利点があ
るものである。
【図面の簡単な説明】
【図１】（Ａ），（Ｂ）は、従来の一般的な半導体パッ
ケージ及びＢＧＡパッケージの構造を示す断面図であ
る。
【図２】本発明の第１実施例による半導体パッケージの
構造を示し、（Ａ）は断面図、（Ｂ）は平面図である。
【図３】（Ａ），（Ｂ），（Ｃ）は、本発明の第１実施
例の製造工程によるウェーハとフィルムとの付着状態を
示す平面図である。
【図４】（Ａ）は図３（Ｃ）の“Ａ”の拡大図、（Ｂ）
は、Ｉ−Ｉ線についての拡大断面図である。
【図５】（Ａ）は、本発明の第１実施例の製造工程によ
りワイヤーボンディングされた状態の平面図で、（Ｂ）
はII−II線についての拡大断面図である。
【図６】（Ａ）は、本発明の第１実施例の製造工程によ
りワイヤーボンディングされた領域に封止材が満たされ
た状態を示す平面図、（Ｂ）はIII −III 線についての
断面図である。
【図７】（Ａ），（Ｂ），（Ｃ）は、本発明の第１実施
例の製造工程によりソルダボールを形成する方法を示す
断面図である。
【図８】本発明の第２実施例による半導体パッケージの
構造を示し、（Ａ）は断面図、（Ｂ）は平面図である。
【図９】（Ａ），（Ｂ）は本発明の第２実施例による製
造工程を示すもので、ウェーハとフィルムとの付着状態
を示す平面図である。
【図１０】本発明の第２実施例による製造工程を示すも
ので、ウェーハとフィルムとの付着状態を示す平面図で
ある。
【図１１】（Ａ）は図１０の“Ｂ”部の拡大図、（Ｂ）
は（Ａ）のIV−IV線についての拡大断面図である。
【図１２】（Ａ）は本発明の第２実施例による製造工程
によりワイヤーボンディングされた状態の平面図、
（Ｂ）はV −V 線についての拡大断面図である。
【図１３】（Ａ）は本発明の第２実施例によりワイヤー
ボンディングされた領域に封止材が満たされた状態を示
す平面図、（Ｂ）はVI−VI線についての拡大斜視図であ
る。
【図１４】本発明によるフィルムの分離斜視図である。
【図１５】本発明によりフィルムに形成された回路パタ
ーンのさらに他の実施例を示す分離斜視図である。
【図１６】本発明によりフィルムに形成された回路パタ
ーンのさらに他の実施例を示す分離斜視図である。
【符号の説明】
１０ ウェーハ １１ 半導体チップ １２ ボンドパッド ２０ 多層フィルム ２１ 第１非伝導性フィルム ２２ 第２非伝導性フィルム ２３ 開放部 ２４ ソルダボールランド ２５ ボンドフィンガー ２６ 回路パターン ３０ 接着手段 ４０ ワイヤー ５０ 封止材 ６０ ソルダボール ７０ ステンシルスクリーンプリント

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】電子回路が集積されており、この電子回路
    の信号を外部に引き出すためのボンドパッド（Bond Pa
    d）が形成された半導体チップと、前記半導体チップの
    上面の、ボンドパッドを除外した領域に接着手段により
    付着され、第１非伝導性フィルム上に導電体回路パター
    ンを形成し、その上に第２非伝導性フィルムがラミネー
    ションされて形成された多層フィルムと、前記半導体チ
    ップのボンドパッドと回路パターン間に信号を伝達する
    ために連結されたワイヤーと、前記ワイヤーがボンディ
    ングされた領域を外部の酸化及び腐蝕から保護するため
    の封止材と、前記ワイヤーにより伝達された半導体チッ
    プの信号を外部に引き出すために回路パターンに融着さ
    れているソルダボールとからなることを特徴とする半導
    体パッケージ。
  2. 【請求項２】前記半導体チップに形成されたボンドパッ
    ドは半導体チップの上面外側に配列されていることを特
    徴とする請求項１記載の半導体パッケージ。
  3. 【請求項３】前記半導体チップに形成されたボンドパッ
    ドは半導体チップの上面中央部に配列されていることを
    特徴とする請求項１記載の半導体パッケージ。
  4. 【請求項４】前記回路パターンは２０μｍ以下の厚さを
    有する導電体でなることを特徴とする請求項１記載の半
    導体パッケージ。
  5. 【請求項５】前記第２非伝導性フィルムはソルダボール
    が回路パターンに融着されるソルダボールランドの領域
    がオープンされ、前記ワイヤーがボンディングされるボ
    ンドフィンガーの領域がオープンされていることを特徴
    とする請求項１記載の半導体パッケージ。
  6. 【請求項６】前記ソルダボールランドは第２非伝導性フ
    ィルムの上面に配列されたことを特徴とする請求項５記
    載の半導体パッケージ。
  7. 【請求項７】前記多層フィルムの非伝導性フィルムはポ
    リマーテープ又はポリイミドの材質でなったことを特徴
    とする請求項１記載の半導体パッケージ。
  8. 【請求項８】前記回路パターンは銅箔又はコンダクター
    の材質でなったことを特徴とする請求項１記載の半導体
    パッケージ。
  9. 【請求項９】前記ソルダボールランドとボンドフィンガ
    ーにはニッケル（Ｎｉ）又は金（Ａｕ）が鍍金されたこ
    とを特徴とする請求項１又は５記載の半導体パッケー
    ジ。
  10. 【請求項１０】前記半導体チップの上面に多層フィルム
    を付着させる接着手段はエポキシ接着剤又は接着フィル
    ムでなったことを特徴とする請求項１記載の半導体パッ
    ケージ。
  11. 【請求項１１】前記封止材はポリイミドコーティング溶
    液、又はエポキシタイプのエンキャプシュレーション材
    料でなったことを特徴とする請求項１記載の半導体パッ
    ケージ。
  12. 【請求項１２】各々の半導体チップに電子回路が集積さ
    れており、この電子回路の信号をパッケージの外部に引
    き出すためのボンドパッドが各々の半導体チップに形成
    されているウェーハを提供する段階と、前記ウェーハと
    同一の大きさに形成され、二つの非伝導性フィルム層と
    導電体でなり、下部の第１非伝導性フィルムの導電体で
    所望形態の回路パターンを形成した後、その回路パター
    ン上に第２非伝導性フィルムをラミネーションして形成
    される多層フィルムを形成する段階と、前記ウェーハの
    各々の半導体チップに形成されたボンドパッドの領域が
    前記多層フィルムの開放部を介して外部へ露出されるよ
    う、前記ウェーハと前記多層フィルムを接着手段により
    互いに付着する段階と、前記ウェーハの各々の半導体チ
    ップに形成されたボンドパッドと多層フィルムの回路パ
    ターンに形成されたボンドフィンガーとをワイヤーでボ
    ンディングする段階と、前記ワイヤーを外部の酸化及び
    腐蝕から保護するために前記開放部を封止材で覆う段階
    と、前記封止材を１５０℃以上のオーブン（Oven）又は
    炉（Furnace ）で硬化させる段階と、前記多層フィルム
    のソルダボールランドにソルダボールを安着させ、２２
    ０℃以上の高温を維持するオーブン又は炉内で前記ソル
    ダボールをリフローして回路パターンにソルダボールを
    融着させる段階と、前記段階を経た後、ソーイング（Sa
    wing）装備を用いてウェーハのストリートライン（Stre
    etLine）に沿って半導体チップを切断して半導体チップ
    の大きさと同一の大きさのチップサイズパッケージを形
    成する段階とからなることを特徴とする半導体パッケー
    ジの製造方法。
  13. 【請求項１３】前記ウェーハの各々の半導体チップに形
    成されたボンドパッドは各々の半導体チップの上面外側
    に配列されていることを特徴とする請求項１２記載の半
    導体パッケージの製造方法。
  14. 【請求項１４】前記ウェーハの各々の半導体チップに形
    成されたボンドパッドは各々の半導体チップの上面中央
    部に配列されていることを特徴とする請求項１２記載の
    半導体パッケージの製造方法。
  15. 【請求項１５】前記第２非伝導性フィルムにはソルダボ
    ールが回路パターンに融着できるソルダボールランドが
    オープンされるように形成され、前記半導体チップのボ
    ンドパッドとワイヤーで連結されるボンドフィンガーが
    オープンされるように形成されることを特徴とする請求
    項１２記載の半導体パッケージの製造方法。
  16. 【請求項１６】前記ソルダボールランドは第２非伝導性
    フィルムの上面に配列され、前記ボンドフィンガーは第
    ２非伝導性フィルムの開放部外側に形成されることを特
    徴とする請求項１５記載の半導体パッケージの製造方
    法。
  17. 【請求項１７】前記回路基板は厚さ２０μｍ以下の導電
    体でなることを特徴とする請求項１２記載の半導体パッ
    ケージの製造方法。
  18. 【請求項１８】前記接着手段としてはエポキシ接着剤又
    は接着フィルムを使用することを特徴とする請求項１２
    記載の半導体パッケージの製造方法。
  19. 【請求項１９】前記封止材としては、ポリイミドコーテ
    ィング溶液を使用するか、又はエポキシタイプのエンキ
    ャプシュレーション材料を用いて、ワイヤーが露出され
    ないよう、開放部を覆うことを特徴とする請求項１２記
    載の半導体パッケージの製造方法。
  20. 【請求項２０】前記ソルダボールを形成する段階は、ソ
    ルダボールランドに対応する貫通孔が形成されたステン
    シルスクリーンプリントを多層フィルム上に位置させた
    状態で、ソルダパウダーをブレードで押して貫通孔を介
    してソルダボールランドに挿入させた後、２２０℃以上
    の高温を維持するオーブン又は炉でリフローして、ソル
    ダボールランドを介して回路基板と融着させてソルダボ
    ールを形成することを特徴とする請求項１２記載の半導
    体パッケージの製造方法。
  21. 【請求項２１】前記ステンシルスクリーンプリントは多
    層フィルムの開放部に封止材が満たされた領域が位置す
    る底面に溝を形成して前記封止材を保護するようにする
    ことを特徴とする請求項２０記載の半導体パッケージの
    製造方法。
  22. 【請求項２２】前記ソルダボールランドに安着されるソ
    ルダボールとしては予め球形に作られたソルダボールを
    使用することを特徴とする請求項１２記載の半導体パッ
    ケージの製造方法。
  23. 【請求項２３】前記ソルダボールランドにソルダボール
    を融着する時、フラックスを塗布しリフローさせてソル
    ダボールを形成する段階後に不要なフラックスの残留物
    を除去するためクリアリング段階を含むことを特徴とす
    る請求項１２記載の半導体パッケージの製造方法。
  24. 【請求項２４】前記多層フィルムに形成された回路パタ
    ーンは多数の回路ラインを互いに連結してパワーボンデ
    ィング又はグラウンドボンディングとして使用すること
    を特徴とする請求項１２記載の半導体パッケージの製造
    方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2787241A1 (fr) * 1998-12-14 2000-06-16 Ela Medical Sa Composant microelectronique cms enrobe, notamment pour un dispositif medical implantable actif, et son procede de fabrication
JP2003536300A (ja) * 2000-06-06 2003-12-02 ビテッセ セミコンダクター コーポレイション スイッチマトリクスモジュールを備えたクロスポイントスイッチ

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW335595B (en) * 1996-09-09 1998-07-01 Philips Electronics Nv Electric component which can be mounted on the surface of a printed circuit board as well as a method of manufacturiing such components
JP3695893B2 (ja) * 1996-12-03 2005-09-14 沖電気工業株式会社 半導体装置とその製造方法および実装方法
JP3622435B2 (ja) * 1997-08-06 2005-02-23 富士通株式会社 半導体装置とその製造方法
US6028354A (en) 1997-10-14 2000-02-22 Amkor Technology, Inc. Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
KR100340060B1 (ko) * 1998-06-02 2002-07-18 박종섭 티에스오피와호환성이있는씨에스피핀배치방법및그에의한핀배치구조
JP2000156435A (ja) 1998-06-22 2000-06-06 Fujitsu Ltd 半導体装置及びその製造方法
KR100294449B1 (ko) * 1998-07-15 2001-07-12 윤종용 본딩패드하부에형성되는커패시터를구비한반도체집적회로장치
US6489183B1 (en) * 1998-07-17 2002-12-03 Micron Technology, Inc. Method of manufacturing a taped semiconductor device
JP3907845B2 (ja) * 1998-08-18 2007-04-18 沖電気工業株式会社 半導体装置
JP3825181B2 (ja) * 1998-08-20 2006-09-20 沖電気工業株式会社 半導体装置の製造方法及び半導体装置
US6479887B1 (en) 1998-08-31 2002-11-12 Amkor Technology, Inc. Circuit pattern tape for wafer-scale production of chip size semiconductor packages
US6428641B1 (en) 1998-08-31 2002-08-06 Amkor Technology, Inc. Method for laminating circuit pattern tape on semiconductor wafer
JP2000138317A (ja) 1998-10-31 2000-05-16 Anam Semiconductor Inc 半導体装置及びその製造方法
JP2000138262A (ja) 1998-10-31 2000-05-16 Anam Semiconductor Inc チップスケ―ル半導体パッケ―ジ及びその製造方法
JP4234244B2 (ja) * 1998-12-28 2009-03-04 富士通マイクロエレクトロニクス株式会社 ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法
US6043109A (en) * 1999-02-09 2000-03-28 United Microelectronics Corp. Method of fabricating wafer-level package
WO2000048444A2 (de) * 1999-02-16 2000-08-24 Wichmann Workx Ag Information Technology Häusung für ein halbleiterchip
WO2000065647A1 (en) 1999-04-22 2000-11-02 International Rectifier Corporation Chip scale package
US6163068A (en) * 1999-04-22 2000-12-19 Yao; Hsia Kuang Multi-chip semiconductor encapsulation method and its finished product
US6181569B1 (en) 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
US6627864B1 (en) 1999-11-22 2003-09-30 Amkor Technology, Inc. Thin image sensor package
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6414396B1 (en) 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
WO2001059842A1 (en) 2000-02-10 2001-08-16 International Rectifier Corporation Vertical conduction flip-chip device with bump contacts on single surface
JP2001257307A (ja) * 2000-03-09 2001-09-21 Sharp Corp 半導体装置
US6571466B1 (en) 2000-03-27 2003-06-03 Amkor Technology, Inc. Flip chip image sensor package fabrication method
US6875640B1 (en) * 2000-06-08 2005-04-05 Micron Technology, Inc. Stereolithographic methods for forming a protective layer on a semiconductor device substrate and substrates including protective layers so formed
US7214566B1 (en) * 2000-06-16 2007-05-08 Micron Technology, Inc. Semiconductor device package and method
US6406934B1 (en) * 2000-09-05 2002-06-18 Amkor Technology, Inc. Wafer level production of chip size semiconductor packages
US6849916B1 (en) * 2000-11-15 2005-02-01 Amkor Technology, Inc. Flip chip on glass sensor package
US6793759B2 (en) * 2001-10-09 2004-09-21 Dow Corning Corporation Method for creating adhesion during fabrication of electronic devices
US20050051859A1 (en) * 2001-10-25 2005-03-10 Amkor Technology, Inc. Look down image sensor package
KR20030059575A (ko) * 2002-01-02 2003-07-10 주식회사 다산 씨.앤드.아이 칩 스케일 패키지
KR100424324B1 (ko) * 2002-03-27 2004-03-25 주식회사 칩팩코리아 티비지에이 반도체 패키지의 제조 방법
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
US7466021B2 (en) * 2003-11-17 2008-12-16 Interconnect Portfolio, Llp Memory packages having stair step interconnection layers
US20060175711A1 (en) * 2005-02-08 2006-08-10 Hannstar Display Corporation Structure and method for bonding an IC chip
KR100751732B1 (ko) * 2005-08-05 2007-08-24 한국과학기술연구원 클래딩 영역별로 다른 크기의 홀을 갖는 포토닉 크리스탈광섬유
US7626268B2 (en) * 2005-10-12 2009-12-01 Infineon Technologies Ag Support structures for semiconductor devices
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
KR100888036B1 (ko) * 2007-07-05 2009-03-09 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 볼 부착 방법
US8168458B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming bond wires and stud bumps in recessed region of peripheral area around the device for electrical interconnection to other devices
KR101614856B1 (ko) * 2009-10-12 2016-04-22 삼성전자주식회사 반도체 칩의 실장 기판, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법
US8227334B2 (en) * 2010-07-26 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Doping minor elements into metal bumps
US20160163624A1 (en) * 2014-12-09 2016-06-09 Powertech Technology Inc. Package structure
USD938925S1 (en) 2019-10-24 2021-12-21 Nuvoton Technology Corporation Japan Semiconductor device
USD934820S1 (en) * 2019-10-24 2021-11-02 Nuvoton Technology Corporation Japan Semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3868724A (en) * 1973-11-21 1975-02-25 Fairchild Camera Instr Co Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier
KR900007231B1 (ko) * 1986-09-16 1990-10-05 가부시키가이샤 도시바 반도체집적회로장치
US4884122A (en) * 1988-08-05 1989-11-28 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
US4967261A (en) * 1987-07-30 1990-10-30 Mitsubishi Denki Kabushiki Kaisha Tape carrier for assembling an IC chip on a substrate
US5258330A (en) * 1990-09-24 1993-11-02 Tessera, Inc. Semiconductor chip assemblies with fan-in leads
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JP3151219B2 (ja) * 1992-07-24 2001-04-03 テツセラ，インコーポレイテッド 取り外し自在のリード支持体を備えた半導体接続構成体およびその製造方法
US5414298A (en) * 1993-03-26 1995-05-09 Tessera, Inc. Semiconductor chip assemblies and components with pressure contact
US5398863A (en) * 1993-07-23 1995-03-21 Tessera, Inc. Shaped lead structure and method
US5390844A (en) * 1993-07-23 1995-02-21 Tessera, Inc. Semiconductor inner lead bonding tool
US5477611A (en) * 1993-09-20 1995-12-26 Tessera, Inc. Method of forming interface between die and chip carrier
US5455390A (en) * 1994-02-01 1995-10-03 Tessera, Inc. Microelectronics unit mounting with multiple lead bonding
US5518964A (en) * 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US5491302A (en) * 1994-09-19 1996-02-13 Tessera, Inc. Microelectronic bonding with lead motion

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2787241A1 (fr) * 1998-12-14 2000-06-16 Ela Medical Sa Composant microelectronique cms enrobe, notamment pour un dispositif medical implantable actif, et son procede de fabrication
EP1011133A1 (fr) * 1998-12-14 2000-06-21 Ela Medical Composant microélectronique CMS enrobé, notamment pour un dispositif médical implantable actif, et son procédé de fabrication
JP2000236044A (ja) * 1998-12-14 2000-08-29 Ela Medical Sa Ｃｍｓコ―トされた超小型電子部品ならびにその製造方法
US6251703B1 (en) 1998-12-14 2001-06-26 Ela Medical S.A. CMS coated microelectronic component and its method of manufacture
JP2003536300A (ja) * 2000-06-06 2003-12-02 ビテッセ セミコンダクター コーポレイション スイッチマトリクスモジュールを備えたクロスポイントスイッチ
JP2011045136A (ja) * 2000-06-06 2011-03-03 Vitesse Semiconductor Corp スイッチマトリクスモジュールを備えたクロスポイントスイッチ

Also Published As

Publication number Publication date
JP2860646B2 (ja) 1999-02-24
KR100231276B1 (ko) 1999-11-15
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US5858815A (en) 1999-01-12

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