JPH1012831A - 強誘電体メモリ装置及びその動作方法 - Google Patents
強誘電体メモリ装置及びその動作方法Info
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- JPH1012831A JPH1012831A JP8181357A JP18135796A JPH1012831A JP H1012831 A JPH1012831 A JP H1012831A JP 8181357 A JP8181357 A JP 8181357A JP 18135796 A JP18135796 A JP 18135796A JP H1012831 A JPH1012831 A JP H1012831A
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Abstract
(57)【要約】
【課題】 強誘電体キャパシタが繰り返しの反転によっ
ても分極疲労を生じ難く、長寿命で高信頼性を保持する
ことのできる強誘電体メモリ装置と、その動作方法を提
供すること。 【解決手段】 イリジウム上部電極５とイリジウム下部
電極３との間にＰＺＴ薄膜４が設けられた強誘電体キャ
パシタＣＡＰを有し、イリジウム上部電極５がビット線
６（ＢＬ）側に、イリジウム下部電極３がドライブ線32
（ＤＬ）側に接続されている強誘電体メモリ装置。この
メモリ装置を動作させるに際し、ビット線６（ＢＬ）の
データの種類に依らず、イリジウム上部電極５に負の電
圧パルスを印加する方法。
ても分極疲労を生じ難く、長寿命で高信頼性を保持する
ことのできる強誘電体メモリ装置と、その動作方法を提
供すること。 【解決手段】 イリジウム上部電極５とイリジウム下部
電極３との間にＰＺＴ薄膜４が設けられた強誘電体キャ
パシタＣＡＰを有し、イリジウム上部電極５がビット線
６（ＢＬ）側に、イリジウム下部電極３がドライブ線32
（ＤＬ）側に接続されている強誘電体メモリ装置。この
メモリ装置を動作させるに際し、ビット線６（ＢＬ）の
データの種類に依らず、イリジウム上部電極５に負の電
圧パルスを印加する方法。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ装
置（特に、ジルコン酸チタン酸鉛（ＰＺＴ）膜を有する
強誘電体キャパシタを用いた不揮発性半導体メモリ）及
びその動作方法に関するものである。
置（特に、ジルコン酸チタン酸鉛（ＰＺＴ）膜を有する
強誘電体キャパシタを用いた不揮発性半導体メモリ）及
びその動作方法に関するものである。
【０００２】
【従来の技術】強誘電体物質であるＰＺＴを誘電体膜と
して用いてキャパシタを形成することにより、その残留
分極特性を用いた簡単な構造の不揮発性記憶素子、即
ち、不揮発性メモリであるＦＲＡＭと称される強誘電体
ＲＡＭ（Ferroelectric Random Access Memory）を作製
することができる。
して用いてキャパシタを形成することにより、その残留
分極特性を用いた簡単な構造の不揮発性記憶素子、即
ち、不揮発性メモリであるＦＲＡＭと称される強誘電体
ＲＡＭ（Ferroelectric Random Access Memory）を作製
することができる。
【０００３】このようなＦＲＡＭは、既に一部実用化さ
れており、そのＰＺＴキャパシタは図９（Ａ）に示す如
くに構成され、またその強誘電体メモリセルは図９
（Ｂ）に示す如くに構成されている。
れており、そのＰＺＴキャパシタは図９（Ａ）に示す如
くに構成され、またその強誘電体メモリセルは図９
（Ｂ）に示す如くに構成されている。
【０００４】図９（Ａ）に示す従来のＰＺＴキャパシタ
Ｃａｐにおいては、スタック型のセルキャパシタとし
て、一般には、下部電極13としてＴｉ接着層13Ｂ上にＰ
ｔ層13Ａを積層したＰｔ／Ｔｉ構造が用いられており、
その上にゾルーゲル法、スパッタリング法又はＣＶＤ(C
hemical Vapor Deposition）法によってＰＺＴ薄膜14が
形成され、更に、上部電極15としてＰｔが用いられてい
る。
Ｃａｐにおいては、スタック型のセルキャパシタとし
て、一般には、下部電極13としてＴｉ接着層13Ｂ上にＰ
ｔ層13Ａを積層したＰｔ／Ｔｉ構造が用いられており、
その上にゾルーゲル法、スパッタリング法又はＣＶＤ(C
hemical Vapor Deposition）法によってＰＺＴ薄膜14が
形成され、更に、上部電極15としてＰｔが用いられてい
る。
【０００５】図９（Ｂ）について、上記のＰＺＴキャパ
シタＣａｐを有するＦＲＡＭのメモリセルを説明する
と、例えばＰ- 型シリコン基板17の一主面には、フィー
ルド酸化膜７で区画された素子領域が形成され、ここ
に、ＭＯＳトランジスタからなるトランスファゲートＴ
ＲとキャパシタＣａｐとからなるメモリセルＭ−ｃｅｌ
が設けられている。
シタＣａｐを有するＦＲＡＭのメモリセルを説明する
と、例えばＰ- 型シリコン基板17の一主面には、フィー
ルド酸化膜７で区画された素子領域が形成され、ここ
に、ＭＯＳトランジスタからなるトランスファゲートＴ
ＲとキャパシタＣａｐとからなるメモリセルＭ−ｃｅｌ
が設けられている。
【０００６】トランスファゲートＴＲにおいては、例え
ばＮ+ 型ソース領域10とＮ+ 型ドレイン領域８が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜11を介してワードライン９（ＷＬ）が設けられ、ド
レイン領域８にはＳｉＯ2 等の絶縁層１のコンタクトホ
ール18を介してビットライン16（ＢＬ）が接続されてい
る。
ばＮ+ 型ソース領域10とＮ+ 型ドレイン領域８が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜11を介してワードライン９（ＷＬ）が設けられ、ド
レイン領域８にはＳｉＯ2 等の絶縁層１のコンタクトホ
ール18を介してビットライン16（ＢＬ）が接続されてい
る。
【０００７】キャパシタＣａｐはスタック型と称される
ものであって、ソース領域10に絶縁層１のコンタクトホ
ール19を介してポリシリコン層20が接続され、更にこの
上に、上記した下部電極13が接続され、この下部電極上
にＰＺＴ強誘電体膜14及び上部電極15が順次積層されて
いる。
ものであって、ソース領域10に絶縁層１のコンタクトホ
ール19を介してポリシリコン層20が接続され、更にこの
上に、上記した下部電極13が接続され、この下部電極上
にＰＺＴ強誘電体膜14及び上部電極15が順次積層されて
いる。
【０００８】なお、キャパシタＣａｐを構成する強誘電
体膜14は、例えば原料溶液を用いてゾルーゲル法で形成
したＰＺＴ、即ちＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜からなって
いる。また、下部電極13は、Ｔｉ層13Ｂ上にＰｔ層13Ａ
を付着したものからなっており、強誘電体膜14と接する
上部電極15はＰｔからなっている。
体膜14は、例えば原料溶液を用いてゾルーゲル法で形成
したＰＺＴ、即ちＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜からなって
いる。また、下部電極13は、Ｔｉ層13Ｂ上にＰｔ層13Ａ
を付着したものからなっており、強誘電体膜14と接する
上部電極15はＰｔからなっている。
【０００９】しかしながら、上記した従来のＦＲＡＭに
おいては、ＰＺＴキャパシタＣａｐの動作時に反転（即
ち、データの書き込み及び読み出し動作のたびに行われ
る分極反転）を繰り返すことによって、分極特性が著し
く低下する“分極疲労”と呼ばれる現象を生じ易い。こ
れは、実デバイスを開発する上で問題となる現象であ
り、残留分極密度が 106回程度の反転によって劣化し、
初期値の２分の１以下に減少してしまうことがある。こ
のために、繰り返しの読み書きに関して信頼性の高いデ
バイスを開発することが困難であった。
おいては、ＰＺＴキャパシタＣａｐの動作時に反転（即
ち、データの書き込み及び読み出し動作のたびに行われ
る分極反転）を繰り返すことによって、分極特性が著し
く低下する“分極疲労”と呼ばれる現象を生じ易い。こ
れは、実デバイスを開発する上で問題となる現象であ
り、残留分極密度が 106回程度の反転によって劣化し、
初期値の２分の１以下に減少してしまうことがある。こ
のために、繰り返しの読み書きに関して信頼性の高いデ
バイスを開発することが困難であった。
【００１０】
【発明が解決しようとする課題】本発明の目的は、強誘
電体キャパシタが繰り返しの反転によっても分極疲労を
生じ難く、長寿命で高信頼性を保持することのできる強
誘電体メモリ装置と、その動作方法を提供することにあ
る。
電体キャパシタが繰り返しの反転によっても分極疲労を
生じ難く、長寿命で高信頼性を保持することのできる強
誘電体メモリ装置と、その動作方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】即ち、本発明は、イリジ
ウムを主体とする上部及び下部電極と、これらの電極間
に強誘電体膜（例えばＰＺＴ膜：以下、同様）が設けら
れた強誘電体キャパシタを有し、前記上部電極（特にイ
リジウム上部電極：以下、同様）がビット線側に、前記
下部電極（特にイリジウム下部電極：以下、同様）がド
ライブ線側に接続されている強誘電体メモリ装置に係る
ものである。
ウムを主体とする上部及び下部電極と、これらの電極間
に強誘電体膜（例えばＰＺＴ膜：以下、同様）が設けら
れた強誘電体キャパシタを有し、前記上部電極（特にイ
リジウム上部電極：以下、同様）がビット線側に、前記
下部電極（特にイリジウム下部電極：以下、同様）がド
ライブ線側に接続されている強誘電体メモリ装置に係る
ものである。
【００１２】また、本発明は、イリジウムを主体とする
上部及び下部電極と、これらの電極間に強誘電体膜が設
けられた強誘電体キャパシタを有し、前記上部電極がビ
ット線側に、前記下部電極がドライブ線側に接続されて
いる強誘電体メモリ装置を動作させるに際し、前記ビッ
ト線のデータの種類に依らず、前記上部電極に負の電圧
パルスを印加する、強誘電体メモリ装置の動作方法も提
供するものである。
上部及び下部電極と、これらの電極間に強誘電体膜が設
けられた強誘電体キャパシタを有し、前記上部電極がビ
ット線側に、前記下部電極がドライブ線側に接続されて
いる強誘電体メモリ装置を動作させるに際し、前記ビッ
ト線のデータの種類に依らず、前記上部電極に負の電圧
パルスを印加する、強誘電体メモリ装置の動作方法も提
供するものである。
【００１３】
【発明の実施の形態】本発明の装置においては、具体的
には、前記ビット線のデータの種類に依らず、イリジウ
ム上部電極に負の電圧パルスが印加される。
には、前記ビット線のデータの種類に依らず、イリジウ
ム上部電極に負の電圧パルスが印加される。
【００１４】また、強誘電体膜がジルコン酸チタン酸鉛
を主体としているのがよく、不揮発性メモリとして構成
されるのに好適である。
を主体としているのがよく、不揮発性メモリとして構成
されるのに好適である。
【００１５】本発明の方法では、具体的には、前記強誘
電体キャパシタのイリジウム上部電極を前記ビット線側
に、イリジウム下部電極を前記ドライブ線側に接続す
る。
電体キャパシタのイリジウム上部電極を前記ビット線側
に、イリジウム下部電極を前記ドライブ線側に接続す
る。
【００１６】また、前記強誘電体膜としてジルコン酸チ
タン酸鉛を主体とする強誘電体膜を使用し、不揮発性メ
モリを動作させるのに好適である。
タン酸鉛を主体とする強誘電体膜を使用し、不揮発性メ
モリを動作させるのに好適である。
【００１７】
【実施例】以下、本発明を実施例について説明する。
【００１８】まず、図１について、本発明に基づいて、
ＰＺＴ薄膜を有する強誘電体キャパシタＣＡＰを組み込
んだ半導体デバイス、例えば不揮発性メモリであるＦＲ
ＡＭの構成を説明する。ここでは、ＣＵＢ（Cell under
Bitline）タイプのメモリセルについて説明する。
ＰＺＴ薄膜を有する強誘電体キャパシタＣＡＰを組み込
んだ半導体デバイス、例えば不揮発性メモリであるＦＲ
ＡＭの構成を説明する。ここでは、ＣＵＢ（Cell under
Bitline）タイプのメモリセルについて説明する。
【００１９】図１（Ａ）に示すように、本実施例のＰＺ
ＴキャパシタＣＡＰは、スタック型のセルキャパシタと
して、下部電極としてのイリジウム（Ｉｒ）層３と、そ
の上にゾルーゲル法、スパッタリング法又はＣＶＤ(Che
mical Vapor Deposition）法によって形成されたＰＺＴ
薄膜４と、更に、この上に上部電極として設けられたイ
リジウム（Ｉｒ）層５とによって構成されている。
ＴキャパシタＣＡＰは、スタック型のセルキャパシタと
して、下部電極としてのイリジウム（Ｉｒ）層３と、そ
の上にゾルーゲル法、スパッタリング法又はＣＶＤ(Che
mical Vapor Deposition）法によって形成されたＰＺＴ
薄膜４と、更に、この上に上部電極として設けられたイ
リジウム（Ｉｒ）層５とによって構成されている。
【００２０】従って、このキャパシタＣＡＰは、上下の
両電極ともにイリジウム金属を用いていることに特徴が
ある。これらの電極３及び５はそれぞれ、電子線加熱方
式の真空蒸着法によって 100〜300nm(例えば 200nm）の
膜厚に形成されてよい。ＰＺＴ薄膜４は、Ｐｂ：Ｚｒ：
Ｔｉ＝1.1 ：0.5 ：0.5 の組成で 300nmの膜厚に形成さ
れてよい。
両電極ともにイリジウム金属を用いていることに特徴が
ある。これらの電極３及び５はそれぞれ、電子線加熱方
式の真空蒸着法によって 100〜300nm(例えば 200nm）の
膜厚に形成されてよい。ＰＺＴ薄膜４は、Ｐｂ：Ｚｒ：
Ｔｉ＝1.1 ：0.5 ：0.5 の組成で 300nmの膜厚に形成さ
れてよい。
【００２１】図１（Ｂ）について、上記のＰＺＴキャパ
シタＣＡＰを有するＦＲＡＭのメモリセルを説明する
と、例えばＰ- 型シリコン基板17の一主面には、フィー
ルド酸化膜７で区画された素子領域が形成され、ここ
に、ＭＯＳトランジスタからなるトランスファゲートＴ
ＲとキャパシタＣＡＰとからなるメモリセルＭ−ＣＥＬ
が設けられている。
シタＣＡＰを有するＦＲＡＭのメモリセルを説明する
と、例えばＰ- 型シリコン基板17の一主面には、フィー
ルド酸化膜７で区画された素子領域が形成され、ここ
に、ＭＯＳトランジスタからなるトランスファゲートＴ
ＲとキャパシタＣＡＰとからなるメモリセルＭ−ＣＥＬ
が設けられている。
【００２２】トランスファゲートＴＲにおいては、例え
ばＮ+ 型ソース領域10とＮ+ 型ドレイン領域８が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜11を介してポリシリコンワードライン９（ＷＬ）が
設けられ、ソース領域10にはＳｉＯ2 等の絶縁層１のコ
ンタクトホール28を介してビットライン６（ＢＬ）が接
続されている。
ばＮ+ 型ソース領域10とＮ+ 型ドレイン領域８が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜11を介してポリシリコンワードライン９（ＷＬ）が
設けられ、ソース領域10にはＳｉＯ2 等の絶縁層１のコ
ンタクトホール28を介してビットライン６（ＢＬ）が接
続されている。
【００２３】キャパシタＣＡＰはスタック型と称される
ものであって、ワードライン９上に位置すると共に、そ
の上部電極５は絶縁層１のコンタクトホール29及び30を
介してアルミニウム等の配線２によってドレイン領域８
に接続されている。他方、下部電極３はドライブライン
（図示せず）と接続されている。
ものであって、ワードライン９上に位置すると共に、そ
の上部電極５は絶縁層１のコンタクトホール29及び30を
介してアルミニウム等の配線２によってドレイン領域８
に接続されている。他方、下部電極３はドライブライン
（図示せず）と接続されている。
【００２４】図２には、このメモリセルＭ−ＣＥＬの等
価回路図を示す。Ｉｒ上部電極５は、トランスファゲー
トＴＲを介してビットライン６（ビット線容量Ｃをも
つ。）に接続され、このビット線は更にセンスアンプ回
路に導かれている。Ｉｒ下部電極３の方は、配線31を介
してドライブライン32（ＤＬ）に接続されている。
価回路図を示す。Ｉｒ上部電極５は、トランスファゲー
トＴＲを介してビットライン６（ビット線容量Ｃをも
つ。）に接続され、このビット線は更にセンスアンプ回
路に導かれている。Ｉｒ下部電極３の方は、配線31を介
してドライブライン32（ＤＬ）に接続されている。
【００２５】次に、上記のように構成されたキャパシタ
ＣＡＰと、これを組み込んだメモリセルＭ−ＣＥＬの動
作を説明する。
ＣＡＰと、これを組み込んだメモリセルＭ−ＣＥＬの動
作を説明する。
【００２６】まず、本発明者は、キャパシタＣＡＰに±
５Ｖのバイポーラパルス電圧を加え、連続的に分極反転
を行った時の残留分極密度（Ｐｒ）と分極反転回数との
関係を求めた。但し、ＰＺＴ薄膜４の組成はＰｂ：Ｚ
ｒ：Ｔｉ＝1.1 ：0.5 ：0.5 、厚みは 300nm、アニール
温度は 650℃とした。
５Ｖのバイポーラパルス電圧を加え、連続的に分極反転
を行った時の残留分極密度（Ｐｒ）と分極反転回数との
関係を求めた。但し、ＰＺＴ薄膜４の組成はＰｂ：Ｚ
ｒ：Ｔｉ＝1.1 ：0.5 ：0.5 、厚みは 300nm、アニール
温度は 650℃とした。
【００２７】図３には、下部電極をＩｒとし、上部電極
をＩｒ、Ｐｔ又はＡｕとしたＰＺＴキャパシタの各特性
を比較して示しているが、上下の両電極をＩｒとした本
実施例のキャパシタは、１×109 回までの測定範囲にお
いて、残留分極密度（出力２Ｐｒ）の低下が実質的にみ
られず、他のものに比べて分極反転時の残留分極密度
（Ｐｒ）が安定し、非常に優れていることが明らかであ
る。これは、Ｉｒ金属の耐酸化性等に寄因するものと思
われる。
をＩｒ、Ｐｔ又はＡｕとしたＰＺＴキャパシタの各特性
を比較して示しているが、上下の両電極をＩｒとした本
実施例のキャパシタは、１×109 回までの測定範囲にお
いて、残留分極密度（出力２Ｐｒ）の低下が実質的にみ
られず、他のものに比べて分極反転時の残留分極密度
（Ｐｒ）が安定し、非常に優れていることが明らかであ
る。これは、Ｉｒ金属の耐酸化性等に寄因するものと思
われる。
【００２８】なお、図６には、ＰＺＴ薄膜４についての
残留分極密度のヒステリシス曲線を示す（以下、同
様）。
残留分極密度のヒステリシス曲線を示す（以下、同
様）。
【００２９】更に、本発明者は、キャパシタＣＡＰのユ
ニポーラーパルスに対する残留分極密度（出力２Ｐｒ）
の変化を検討した。この結果、Ｉｒ上部電極５に正電圧
（５Ｖ）のユニポーラーパルスを加えた場合には、図４
に示すように、残留分極密度がパルス数と共に低減して
しまうが、Ｉｒ上部電極５に負電圧（−５Ｖ）のユニポ
ーラーパルスを加えた場合には、図５に示すように、残
留分極密度（出力２Ｐｒ）がパルス数と共に回復増加す
る現象を見出した。但し、ＰＺＴ薄膜４は図３の場合と
同様のものを用いた。
ニポーラーパルスに対する残留分極密度（出力２Ｐｒ）
の変化を検討した。この結果、Ｉｒ上部電極５に正電圧
（５Ｖ）のユニポーラーパルスを加えた場合には、図４
に示すように、残留分極密度がパルス数と共に低減して
しまうが、Ｉｒ上部電極５に負電圧（−５Ｖ）のユニポ
ーラーパルスを加えた場合には、図５に示すように、残
留分極密度（出力２Ｐｒ）がパルス数と共に回復増加す
る現象を見出した。但し、ＰＺＴ薄膜４は図３の場合と
同様のものを用いた。
【００３０】こうした知見に基づいて、Ｉｒ下部電極９
をドライブ線32側に接続し、Ｉｒ上部電極５をビット線
６側に接続したメモリセル構成とすれば、キャパシタの
既述した如き分極疲労の問題をほぼ回避できる見通しを
得た。
をドライブ線32側に接続し、Ｉｒ上部電極５をビット線
６側に接続したメモリセル構成とすれば、キャパシタの
既述した如き分極疲労の問題をほぼ回避できる見通しを
得た。
【００３１】図２に示したように、１個のＭＯＳトラン
ジスタＴＲとＰＺＴキャパシタＣＡＰとで構成された１
ビット分のメモリセルの回路構成において、ＰＺＴキャ
パシタＣＡＰのＩｒ下部電極３はドライブ線32（ＤＬ）
に接続され、Ｉｒ上部電極５はＭＯＳトランジスタＴＲ
を介してビット線６（ＢＬ）に接続されている。
ジスタＴＲとＰＺＴキャパシタＣＡＰとで構成された１
ビット分のメモリセルの回路構成において、ＰＺＴキャ
パシタＣＡＰのＩｒ下部電極３はドライブ線32（ＤＬ）
に接続され、Ｉｒ上部電極５はＭＯＳトランジスタＴＲ
を介してビット線６（ＢＬ）に接続されている。
【００３２】このメモリセルへのデータの書き込み方法
及び読み出し方法を説明する。
及び読み出し方法を説明する。
【００３３】図７は、書き込み時のドライブ線32（Ｄ
Ｌ）及びビットライン６（ＢＬ）のタイミングチャート
を示している。
Ｌ）及びビットライン６（ＢＬ）のタイミングチャート
を示している。
【００３４】まず、ワード線９（ＷＬ）を高電位にして
メモリセルを選択する。次に、ドライブ線32（ＤＬ）に
正の電圧パルス（パルス幅をｔWR：例えば50nsとす
る。）を印加してＰＺＴキャパシタＣＡＰの分極状態を
リセットし、分極方向をＩｒ下部電極３側からＩｒ上部
電極５側に揃える（このとき、Ｉｒ上部電極５には負の
電圧パルスが加わる）。この分極状態が“０”に対応す
る。
メモリセルを選択する。次に、ドライブ線32（ＤＬ）に
正の電圧パルス（パルス幅をｔWR：例えば50nsとす
る。）を印加してＰＺＴキャパシタＣＡＰの分極状態を
リセットし、分極方向をＩｒ下部電極３側からＩｒ上部
電極５側に揃える（このとき、Ｉｒ上部電極５には負の
電圧パルスが加わる）。この分極状態が“０”に対応す
る。
【００３５】次に、ビット線６（ＢＬ）に正の電圧パル
ス（パルス幅をｔWS：例えば40nsとする。）を印加して
分極方向を反転させる。この分極状態が“１”に対応す
る。
ス（パルス幅をｔWS：例えば40nsとする。）を印加して
分極方向を反転させる。この分極状態が“１”に対応す
る。
【００３６】以上の書き込み動作において、ｔWR＞ｔws
に設定すれば、データの種類に関係なしにＰＺＴキャパ
シタＣＡＰのＩｒ上部電極５に対して差し引き負の電圧
パルス（ｔWR−ｔws）が印加されたことになるから、図
５に示した結果から明らかなように、分極疲労の問題は
発生しない。
に設定すれば、データの種類に関係なしにＰＺＴキャパ
シタＣＡＰのＩｒ上部電極５に対して差し引き負の電圧
パルス（ｔWR−ｔws）が印加されたことになるから、図
５に示した結果から明らかなように、分極疲労の問題は
発生しない。
【００３７】次に、図８に、読み出し時のタイミングチ
ャートを示す。まず、ワード線９（ＷＬ）を高電位にし
てメモリセルを選択する。次に、ドライブ線32（ＤＬ）
に正の電圧パルスを加える。この時、ＰＺＴキャパシタ
ＣＡＰの保持データが“０”の場合はその分極状態は変
化せず、ビット線電位もほとんど変化しない。
ャートを示す。まず、ワード線９（ＷＬ）を高電位にし
てメモリセルを選択する。次に、ドライブ線32（ＤＬ）
に正の電圧パルスを加える。この時、ＰＺＴキャパシタ
ＣＡＰの保持データが“０”の場合はその分極状態は変
化せず、ビット線電位もほとんど変化しない。
【００３８】このように、“０”データの読み出し時に
は、ＰＺＴキャパシタＣＡＰのＩｒ上部電極５に対して
は負の電圧パルスのみが印加されることになるから、図
５に示した結果から、読み出し動作に伴う分極疲労の問
題は発生しない。
は、ＰＺＴキャパシタＣＡＰのＩｒ上部電極５に対して
は負の電圧パルスのみが印加されることになるから、図
５に示した結果から、読み出し動作に伴う分極疲労の問
題は発生しない。
【００３９】一方、保持データが“１”の場合は、分極
状態が反転し、ビット線６（ＢＬ）に残留分極の約２倍
の電荷量が放出され、ビット線電位が上昇する。このビ
ット線電位の上昇をセンスアンプで検出し、ビット線電
位を強制的に高電位に持ち上げる。この動作がデータの
再書き込みである。
状態が反転し、ビット線６（ＢＬ）に残留分極の約２倍
の電荷量が放出され、ビット線電位が上昇する。このビ
ット線電位の上昇をセンスアンプで検出し、ビット線電
位を強制的に高電位に持ち上げる。この動作がデータの
再書き込みである。
【００４０】この場合にも、ビット線電位が強制的に高
電位に持ち上げられている時間ｔRS（例えば40ns）を、
ドライブ線32（ＤＬ）に正の電圧パルスを印加している
時間ｔRR（例えば50ns）よりも短く設定しておけば、Ｐ
ＺＴキャパシタＣＡＰのＩｒ上部電極５に対して差し引
き負の電圧パルス（ｔRR−ｔRS）が印加されたことにな
り、やはり図５に示した結果から、書き込み動作と同様
に分極疲労の問題は発生しない。
電位に持ち上げられている時間ｔRS（例えば40ns）を、
ドライブ線32（ＤＬ）に正の電圧パルスを印加している
時間ｔRR（例えば50ns）よりも短く設定しておけば、Ｐ
ＺＴキャパシタＣＡＰのＩｒ上部電極５に対して差し引
き負の電圧パルス（ｔRR−ｔRS）が印加されたことにな
り、やはり図５に示した結果から、書き込み動作と同様
に分極疲労の問題は発生しない。
【００４１】以上に説明したように、分極疲労を起こす
物質と考えられてきたＰＺＴを用いたＰＺＴキャパシタ
について、その電極材料としてＩｒ金属３及び５を用
い、更に、Ｉｒ上部電極５に対して負電圧パルスが印加
されるように、上下のＩｒ電極３及び５をそれぞれドラ
イブ線32（ＤＬ）側及びビット線６（ＢＬ）側に接続す
ることにより、分極疲労が回避されるばかりでなく、逆
に回復する現象が生じることが見出されたのである。こ
れは、画期的な知見であり、ＦＲＡＭのＰＺＴキャパシ
タＣＡＰの長寿命化、信頼性の向上を効果的に実現する
ことができる。
物質と考えられてきたＰＺＴを用いたＰＺＴキャパシタ
について、その電極材料としてＩｒ金属３及び５を用
い、更に、Ｉｒ上部電極５に対して負電圧パルスが印加
されるように、上下のＩｒ電極３及び５をそれぞれドラ
イブ線32（ＤＬ）側及びビット線６（ＢＬ）側に接続す
ることにより、分極疲労が回避されるばかりでなく、逆
に回復する現象が生じることが見出されたのである。こ
れは、画期的な知見であり、ＦＲＡＭのＰＺＴキャパシ
タＣＡＰの長寿命化、信頼性の向上を効果的に実現する
ことができる。
【００４２】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
【００４３】例えば、上述のＰＺＴキャパシタの構造は
種々変形でき、各層の厚みやパターン、作製方法等は上
述したものに限定されることはない。イリジウム電極は
イリジウム単体のみでなくても、他の元素が少量添加さ
れていてもよい。
種々変形でき、各層の厚みやパターン、作製方法等は上
述したものに限定されることはない。イリジウム電極は
イリジウム単体のみでなくても、他の元素が少量添加さ
れていてもよい。
【００４４】使用可能な強誘電体膜の材質は、上記のＰ
ＺＴ以外にも、ＰＺＴにＮｂ、Ｚｒ、Ｆｅ等を添加した
ＰＺＴ、ＰＬＴ（（Ｐｂ，Ｌａ）X （Ｔｉ，Ｚｒ）1-X
Ｏ3）等であってよい。
ＺＴ以外にも、ＰＺＴにＮｂ、Ｚｒ、Ｆｅ等を添加した
ＰＺＴ、ＰＬＴ（（Ｐｂ，Ｌａ）X （Ｔｉ，Ｚｒ）1-X
Ｏ3）等であってよい。
【００４５】また、上述したキャパシタＣＡＰは、例え
ば図１に示した如きスタック型キャパシタであるのがよ
いが、これに限らず、いわゆるトレンチ（溝）内にキャ
パシタを組み込んだ構造のキャパシタにも適用可能であ
る。また、ＦＲＡＭ以外の用途にも適用できる。また、
ＣＯＢ(Cell over Bitline）タイプのメモリセルにも適
用可能である。
ば図１に示した如きスタック型キャパシタであるのがよ
いが、これに限らず、いわゆるトレンチ（溝）内にキャ
パシタを組み込んだ構造のキャパシタにも適用可能であ
る。また、ＦＲＡＭ以外の用途にも適用できる。また、
ＣＯＢ(Cell over Bitline）タイプのメモリセルにも適
用可能である。
【００４６】
【発明の作用効果】本発明は、上述した如く、イリジウ
ムを主体とする上部及び下部電極と、これらの電極間に
強誘電体膜が設けられた強誘電体キャパシタを有し、前
記上部電極（特にイリジウム上部電極）がビット線側
に、前記他方の電極（特にイリジウム下部電極）がドラ
イブ線側に接続されており、この強強誘電体メモリ装置
を動作させるに際し、前記ビット線のデータの種類に依
らず、前記上部電極に負の電圧パルスを印加しているの
で、強誘電体キャパシタが繰り返しの反転によっても分
極疲労を生じ難く、長寿命で高信頼性を保持することの
できる強誘電体メモリ装置と、その動作方法を提供する
ことができる。
ムを主体とする上部及び下部電極と、これらの電極間に
強誘電体膜が設けられた強誘電体キャパシタを有し、前
記上部電極（特にイリジウム上部電極）がビット線側
に、前記他方の電極（特にイリジウム下部電極）がドラ
イブ線側に接続されており、この強強誘電体メモリ装置
を動作させるに際し、前記ビット線のデータの種類に依
らず、前記上部電極に負の電圧パルスを印加しているの
で、強誘電体キャパシタが繰り返しの反転によっても分
極疲労を生じ難く、長寿命で高信頼性を保持することの
できる強誘電体メモリ装置と、その動作方法を提供する
ことができる。
【図１】本発明に基づくＰＺＴキャパシタとこれを組み
込んだ半導体デバイス（ＦＲＡＭ）の概略断面図であ
る。
込んだ半導体デバイス（ＦＲＡＭ）の概略断面図であ
る。
【図２】同デバイスのメモリセルの等価回路図である。
【図３】ＰＺＴキャパシタの残留分極密度と分極反転回
数との関係（バイポーラパルス電圧±５Ｖ）を比較して
示すグラフである。
数との関係（バイポーラパルス電圧±５Ｖ）を比較して
示すグラフである。
【図４】Ｉｒ／ＰＺＴ／Ｉｒ構造のキャパシタの正電圧
ユニポーラパルス（５Ｖ）に対する残留分極密度の変化
を示すグラフである。
ユニポーラパルス（５Ｖ）に対する残留分極密度の変化
を示すグラフである。
【図５】Ｉｒ／ＰＺＴ／Ｉｒ構造のキャパシタの負電圧
ユニポーラパルス（−５Ｖ）に対する残留分極密度の変
化を示すグラフである。
ユニポーラパルス（−５Ｖ）に対する残留分極密度の変
化を示すグラフである。
【図６】同ＰＺＴ薄膜の分極値のヒステリシス曲線図で
ある。
ある。
【図７】同Ｉｒ／ＰＺＴ／Ｉｒキャパシタを組み込んだ
メモリセルの書き込み動作のタイミングチャートであ
る。
メモリセルの書き込み動作のタイミングチャートであ
る。
【図８】同読み出し動作のタイミングチャートである。
【図９】従来例によるＰＺＴキャパシタとこれを組み込
んだ半導体デバイス（ＦＲＡＭ）の概略断面図である。
んだ半導体デバイス（ＦＲＡＭ）の概略断面図である。
２、31・・・配線 ３・・・Ｉｒ下部電極 ４・・・強誘電体膜（ＰＺＴ薄膜） ５・・・Ｉｒ上部電極 ６（ＢＬ）・・・ビットライン ８・・・Ｎ+ 型ドレイン領域 ９（ＷＬ）・・・ワードライン 10・・・Ｎ+ 型ソース領域 17・・・シリコン基板 32（ＤＬ）・・・ドライブライン ＣＡＰ・・・強誘電体キャパシタ ＴＲ・・・トランスファゲート Ｍ−ＣＥＬ・・・メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 (72)発明者 沼田 乾 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 西村 明俊 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内
Claims (9)
- 【請求項１】 イリジウムを主体とする上部及び下部電
極と、これらの電極間に強誘電体膜が設けられた強誘電
体キャパシタを有し、前記上部電極がビット線側に、前
記下部電極がドライブ線側に接続されている強誘電体メ
モリ装置。 - 【請求項２】 強誘電体キャパシタのイリジウム上部電
極がビット線側に、イリジウム下部電極がドライブ線側
に接続されている、請求項１に記載した装置。 - 【請求項３】 ビット線のデータの種類に依らず、イリ
ジウム上部電極に負の電圧パルスが印加されるようにし
た、請求項２に記載した装置。 - 【請求項４】 強誘電体膜がジルコン酸チタン酸鉛を主
体としている、請求項１〜３のいずれか１項に記載した
装置。 - 【請求項５】 不揮発性メモリとして構成された、請求
項１〜４のいずれか１項に記載した装置。 - 【請求項６】 イリジウムを主体とする上部及び下部電
極と、これらの電極間に強誘電体膜が設けられた強誘電
体キャパシタを有し、前記上部電極がビット線側に、前
記下部電極がドライブ線側に接続されている強誘電体メ
モリ装置を動作させるに際し、前記ビット線のデータの
種類に依らず、前記上部電極に負の電圧パルスを印加す
る、強誘電体メモリ装置の動作方法。 - 【請求項７】 強誘電体キャパシタのイリジウム上部電
極をビット線側に、イリジウム下部電極をドライブ線側
に接続する、請求項６に記載した方法。 - 【請求項８】 強誘電体膜としてジルコン酸チタン酸鉛
を主体とする強誘電体膜を使用する、請求項６又は７に
記載した方法。 - 【請求項９】 不揮発性メモリを動作させる、請求項６
〜８のいずれか１項に記載した方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8181357A JPH1012831A (ja) | 1996-06-21 | 1996-06-21 | 強誘電体メモリ装置及びその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8181357A JPH1012831A (ja) | 1996-06-21 | 1996-06-21 | 強誘電体メモリ装置及びその動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012831A true JPH1012831A (ja) | 1998-01-16 |
Family
ID=16099313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8181357A Withdrawn JPH1012831A (ja) | 1996-06-21 | 1996-06-21 | 強誘電体メモリ装置及びその動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012831A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355777B1 (ko) * | 1999-01-27 | 2002-10-19 | 인터내셔널 비지네스 머신즈 코포레이션 | 집적회로 구조물 및 그 제조방법 |
| JP2003532275A (ja) * | 1998-08-31 | 2003-10-28 | シメトリックス・コーポレーション | プロセスによるダメージを受けた強誘電体膜の電圧サイクリングによる回復 |
| KR100415543B1 (ko) * | 2001-06-30 | 2004-01-24 | 주식회사 하이닉스반도체 | 강유전체 메모리 셀구조 및 그 제조방법 |
| KR100551932B1 (ko) * | 1999-12-28 | 2006-02-16 | 후지쯔 가부시끼가이샤 | 불휘발성 강유전체 반도체 기억 장치 |
| KR100476397B1 (ko) * | 1998-10-28 | 2006-04-21 | 주식회사 하이닉스반도체 | 폴디드 비트라인 구조를 갖는 에프램 셀 |
| JP2014204146A (ja) * | 2013-04-01 | 2014-10-27 | 富士通セミコンダクター株式会社 | 論理回路 |
-
1996
- 1996-06-21 JP JP8181357A patent/JPH1012831A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003532275A (ja) * | 1998-08-31 | 2003-10-28 | シメトリックス・コーポレーション | プロセスによるダメージを受けた強誘電体膜の電圧サイクリングによる回復 |
| KR100476397B1 (ko) * | 1998-10-28 | 2006-04-21 | 주식회사 하이닉스반도체 | 폴디드 비트라인 구조를 갖는 에프램 셀 |
| KR100355777B1 (ko) * | 1999-01-27 | 2002-10-19 | 인터내셔널 비지네스 머신즈 코포레이션 | 집적회로 구조물 및 그 제조방법 |
| KR100551932B1 (ko) * | 1999-12-28 | 2006-02-16 | 후지쯔 가부시끼가이샤 | 불휘발성 강유전체 반도체 기억 장치 |
| KR100415543B1 (ko) * | 2001-06-30 | 2004-01-24 | 주식회사 하이닉스반도체 | 강유전체 메모리 셀구조 및 그 제조방법 |
| JP2014204146A (ja) * | 2013-04-01 | 2014-10-27 | 富士通セミコンダクター株式会社 | 論理回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |