JPH1012837A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 容量素子Ｃの電荷蓄積量が低下する。 【解決手段】 下部電極１５、高誘電率膜からなる誘電
体膜１７、上部電極１８の夫々を順次積層した容量素子
Ｃを有する半導体集積回路装置の製造方法であって、不
純物が導入された第１珪素膜からなる電極パターン１３
を形成する工程と、前記電極パターン１３の表面上に選
択成長法で第２珪素膜１４を選択的に形成し、この第２
珪素膜１４と前記電極パターン１３とからなる下部電極
１５を形成する工程と、前記第２珪素膜１４と同一の成
膜装置で前記下部電極１５の表面上に酸化防止膜１６を
形成する工程と、前記酸化防止膜１６の表面上に高誘電
率膜からなる誘電体膜１７を形成し、その後、前記誘電
体膜１７の表面上に上部電極１８を形成する工程とを備
える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、下部電極、高誘電率膜からなる誘電体
膜、上部電極の夫々を順次積層した容量素子を有する半
導体集積回路装置に適用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】半導体集積回路装置であるＤＲＡＭ(Ｄy
namic Ｒandom Ａccess Ｍemory)において、１［ｂｉ
ｔ］の情報を記憶するメモリセルは、ＭＯＳＦＥＴ（Ｍ
etal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransis
tor)と容量素子との直列回路で構成されている。ＭＯＳ
ＦＥＴは、主に、チャネル形成領域である半導体領域、
ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領
域である一対の半導体領域で構成されている。このＭＯ
ＳＦＥＴは半導体基体の活性領域の主面に構成されてい
る。容量素子は、下部電極、誘電体膜、上部電極の夫々
を順次積層したＳＴＣ（Ｓtacked Ｃapacitor)構造で構
成されている。この容量素子は、メモリセルの平面サイ
ズの縮小化を図るため、ＭＯＳＦＥＴの上部に構成され
ている。

【０００３】近年、メモリセルの容量素子の平面サイズ
はＤＲＡＭの高集積化に伴って縮小の傾向にあり、容量
素子の蓄積電荷量の確保が困難になってきている。そこ
で、容量素子の蓄積電荷量を確保するため、酸化珪素膜
や窒化珪素膜に比べて誘電率が高い高誘電率膜である五
酸化タンタル(Ｔａ₂Ｏ₅)膜で容量素子の誘電体膜を形成
する試みがなされている。しかしながら、下部電極は、
通常、不純物が導入された多結晶珪素膜で形成されてい
るので、この下部電極の表面上に誘電体膜として五酸化
タンタル膜を形成した場合、下部電極のＳｉと五酸化タ
ンタル膜のＯ₅とが反応し、下部電極と五酸化タンタル
膜との間の界面に自然酸化珪素膜が成長する。この自然
酸化珪素膜は誘電体膜との間で容量の直列接続となるの
で、容量素子の蓄積電荷量は著しく低下する。

【０００４】そこで、例えば特開平５−２４３５２４号
公報に記載されているように、多結晶珪素膜からなる下
部電極と五酸化タンタル膜からなる誘電体膜との間に窒
化珪素(Ｓｉ₃Ｎ₄)膜からなる酸化防止膜を形成し、下部
電極のＳｉと五酸化タンタル膜のＯ₅との反応を防止し
ている。この容量素子は、以下の製造プロセスで形成さ
れる。

【０００５】まず、半導体基体(半導体ウエーハ)の主面
上に不純物が導入された多結晶珪素膜を形成する。次
に、前記多結晶珪素膜の表面上に感光性レジスト膜を回
転塗布法で形成し、その後、前記感光性レジスト膜にベ
ーク処理、露光処理、現像処理等を施して、前記多結晶
珪素膜の所定の領域上にレジストマスクを形成する。次
に、前記レジストマスクをエッチングマスクとして使用
し、前記多結晶珪素膜にパターンニングを施して下部電
極を形成する。次に、前記レジストマスクを除去し、そ
の後、前記下部電極の表面上に窒化珪素(Ｓｉ₃Ｎ₄)膜か
らなる酸化防止膜を形成する。次に、前記酸化防止膜の
表面上に五酸化タンタル膜からなる誘電体膜を形成し、
その後、前記誘電体膜の表面上に上部電極を形成するこ
とにより、容量素子が形成される。

【０００６】

【発明が解決しようとする課題】前記容量素子の製造プ
ロセスにおいて、多結晶珪素膜、感光性レジスト膜の夫
々は異なる装置で形成されるため、多結晶珪素膜を形成
した後、装置から装置に半導体基体を搬送しなければな
らない。この半導体基体の搬送中、多結晶珪素膜の表面
は大気に曝されるので、多結晶珪素膜の表面に自然酸化
珪素膜が形成される。この自然酸化珪素膜は、多結晶珪
素膜にパターンニングを施した後も残存しているので、
多結晶珪素膜のパターンニングによって形成された下部
電極の表面には自然酸化珪素膜が形成されている。

【０００７】そこで、レジストマスクを除去した後、前
記下部電極の表面の自然酸化珪素膜を除去している。自
然酸化膜の除去は例えばフッ酸水溶液を用いた除去装置
で行なわれる。しかしながら、自然酸化珪素膜を除去す
る装置から酸化防止膜を形成する装置に半導体基体を搬
送しなければならないので、この移動中に下部電極の表
面は大気に曝され、再度、下部電極の表面に自然酸化珪
素膜が形成されてしまう。つまり、酸化防止膜を形成す
る前の下部電極の表面には、必ず自然酸化珪素膜が形成
されている。

【０００８】このため、下部電極のＳｉと五酸化タンタ
ル(Ｔａ₂Ｏ₅)膜からなる誘電体膜のＯ₅との反応を酸化
防止膜で防止し、自然酸化珪素膜の成長を抑制しても、
下部電極と酸化防止膜との間に自然酸化珪素膜が形成さ
れているので、この自然酸化珪素膜の膜厚に相当する
分、容量素子の電荷蓄積量が低下してしまう。

【０００９】本発明の目的は、下部電極、高誘電率膜か
らなる誘電体膜、上部電極の夫々を順次積層した容量素
子を有する半導体集積回路装置において、前記容量素子
の電荷蓄積量を増加することが可能な技術を提供するこ
とにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１２】下部電極、高誘電率膜からなる誘電体膜、
上部電極の夫々を順次積層した容量素子を有する半導体
集積回路装置の製造方法であって、不純物が導入された
第１珪素膜からなる電極パターンを形成する工程と、前
記電極パターンの表面上に選択成長法で第２珪素膜を選
択的に形成し、この第２珪素膜と前記電極パターンとか
らなる下部電極を形成する工程と、前記第２珪素膜と同
一の成膜装置で前記下部電極の表面上に酸化防止膜を形
成する工程と、前記酸化防止膜の表面上に高誘電率膜か
らなる誘電体膜を形成し、その後、前記誘電体膜の表面
上に上部電極を形成する工程とを備える。

【００１３】上述した手段によれば、電極パターンと第
２珪素膜とからなる下部電極を形成した後、この下部電
極の表面上に第２珪素膜と同一の成膜装置で酸化防止膜
を形成するので、下部電極と酸化防止膜との間に自然酸
化膜は形成されない。この結果、高誘電率膜からなる誘
電体膜の膜厚に酸化防止膜の膜厚を加算した全体の膜厚
に相当する容量値が得られるので、容量素子の電荷蓄積
量を増加することができる。なお、電極パターンと第２
珪素膜との間には自然酸化珪素膜が成形されているが、
この自然酸化珪素膜の膜厚は電極パターンから第２珪素
膜に不純物が移動できる膜厚なので、電極パターンと第
２珪素膜とは一体としてみなすことができる。

【００１４】

【発明の実施の形態】以下、本発明の構成について、Ｄ
ＲＡＭ(半導体集積回路装置)に本発明を適用した一実施
形態とともに説明する。

【００１５】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。

【００１６】図１は、本発明の一実施形態であるＤＲＡ
Ｍに塔載されるメモリセルの等価回路図であり、図２は
前記ＤＲＡＭの要部断面図である。なお、図２におい
て、図を見易くするため、後述する容量素子の上部は図
示を省略している。

【００１７】図１に示すように、ＤＲＡＭに塔載される
メモリセルＭは、ＭＯＳＦＥＴＱと容量素子Ｃとの直列
回路で構成されている。メモリセルＭは、行方向(Ｙ方
向)に延在するワード線ＷＬと列方向(Ｘ方向)に延在す
るデータ線ＤＬとの交差部に配置され、１［ｂｉｔ］の
情報を記憶する。

【００１８】前記ＭＯＳＦＥＴＱの一方の半導体領域は
データ線ＤＬに電気的に接続され、その他方の半導体領
域は容量素子Ｃの一方の電極に電気的に接続され、その
ゲート電極はワード線ＷＬに電気的に接続されている。

【００１９】前記ワード線ＷＬは、メモリセルＭを選択
する場合、例えば５［Ｖ］電位に電位固定され、メモリ
セルＭを選択しない場合、例えば０［Ｖ］電位に電位固
定される。デーダ線ＤＬは、容量素子Ｃに電荷を蓄積す
る場合、例えば３．３［Ｖ］電位に電位固定され、容量
素子Ｃに電荷が蓄積されていない場合、例えば０［Ｖ］
電位に電位固定される。

【００２０】前記メモリセルＭは、ワード線ＷＬが延在
する行方向、データ線ＤＬが延在する列方向の夫々に複
数個配置され、メモリセルアレイを構成する。メモリセ
ルアレイは、ワードドライバー回路、Ｘデコーダ回路、
Ｙデコーダ回路等の周辺回路が配置される周辺回路形成
領域で周囲を囲まれたメモリセルアレイ形成領域に構成
される。

【００２１】次に、前記ＤＲＡＭに塔載されるメモリセ
ルＭの具体的な構造について、図２を用いて説明する。

【００２２】図２に示すように、ＤＲＡＭは、半導体基
体１を主体に構成されている。この半導体基体１は、例
えば単結晶珪素からなるp-型半導体基板で構成されてい
る。

【００２３】前記半導体基体１のメモリセルアレイ形成
領域の主面にはｐ型ウエル領域２が形成されている。

【００２４】前記メモリセルＭのＭＯＳＦＥＴＱはｐ型
ウエル領域２の活性領域の主面に構成されている。ｐ型
ウエル領域２の活性領域の主面は、その非活性領域の主
面上に形成されたフィールド絶縁膜３で周囲を規定され
ている。つまり、ＭＯＳＦＥＴＱはフィールド絶縁膜２
で周囲を規定されたｐ型ウエル領域２の主面に構成され
ている。

【００２５】前記フィールド絶縁膜３で周囲を規定され
たｐ型ウエル領域２の主面には、２つのメモリセルＭの
夫々のＭＯＳＦＥＴＱが構成されている。

【００２６】前記ＭＯＳＦＥＴＱは、主に、チャネル形
成領域であるｐ型ウエル領域２、ゲート絶縁膜４、ゲー
ト電極５、ソース領域及びドレイン領域である一対のｎ
型半導体領域７及び一対のn+型半導体領域９で構成され
ている。

【００２７】前記ゲート絶縁膜４はｐ型ウエル領域２の
活性領域の主面上に形成されている。このゲート絶縁膜
３は例えば熱酸化珪素膜で形成されている。前記ゲート
電極５はゲート絶縁膜３上に形成されている。このゲー
ト電極５は例えば抵抗値を低減する不純物(例えばリン
(Ｐ))が導入された多結晶珪素膜で形成されている。前
記ソース領域及びドレイン領域である一対のｎ型半導体
領域７の夫々は、ｐ型ウエル領域２の活性領域の主面に
形成されている。この一対のｎ型半導体領域７の夫々
は、ゲート電極５に対して自己整合で形成されている。
前記ソース領域及びドレイン領域である一対のn+型半導
体領域９の夫々は、ｐ型ウエル領域２の活性領域の主面
に形成されている。この一対のn+型半導体領域９の夫々
は、ゲート電極５のゲート長方向の側壁面を覆うサイド
ウォールスペーサ８に対して自己整合で形成されてい
る。

【００２８】前記ソース領域及びドレイン領域である一
対のｎ型半導体領域７の夫々は、前記ソース領域及びド
レン領域である一対のn+型半導体領域９の夫々に比べて
低い不純物濃度に設定されている。つまり、メモリセル
ＭのＭＯＳＦＥＴＱはＬＤＤ(Ｌightly Ｄoped Ｄrain)
構造で構成されている。

【００２９】前記ＭＯＳＦＥＴＱのゲート電極５は、フ
ィールド絶縁膜２上を延在するワード線ＷＬの延在方向
と同一の方向にゲート絶縁膜４上を延在し、ワード線Ｗ
Ｌに一体化されている。つまり、ゲート電極５は、ワー
ド線ＷＬの延在方向(Ｙ方向）に配置された他のメモリ
セルＭのＭＯＳＦＥＴのゲート電極５に電気的に接続さ
れている。

【００３０】前記ゲート電極５、ワード線ＷＬの夫々の
上面は絶縁膜６で覆われている。また、ゲート電極５、
ワード線ＷＬの夫々の側壁面はサイドウォールスペーサ
８で覆われている。絶縁膜６は例えば酸化珪素膜で形成
されている。サイドウォールスペーサ８は、絶縁膜６上
を含むゲート絶縁膜４上に例えば酸化珪素膜を形成した
後、この酸化珪素膜に異方性エッチングを施すことによ
り形成される。

【００３１】前記メモリセルＭのＭＯＳＦＥＴＱの一方
のｎ型半導体領域９にはデータ線ＤＬが電気的に接続さ
れている。データ線ＤＬは、例えば、抵抗値を低減する
不純物が導入された多結晶珪素膜１０Ａ及びこの多結晶
珪素膜１０Ａの表面上に形成されたタングステン(Ｗ)膜
１０Ｂで形成されている。

【００３２】前記メモリセルＭの容量素子Ｃは層間絶縁
膜１１の表面上に形成されている。この容量素子Ｃは、
下部電極１５、誘電体膜１７、上部電極１８の夫々を順
次積層したＳＴＣ構造で構成されている。

【００３３】前記下部電極１５は、例えば、抵抗値を低
減する不純物(例えばリン(Ｐ))が導入された多結晶珪素
膜からなる電極パターン１３及びこの電極パターン１３
の表面上に形成された珪素膜１４で形成されている。こ
の珪素膜１４は、多結晶珪素膜にパターンニングを施
し、電極パターン１３を形成した後、選択成長法によっ
て選択的に形成される。前記誘電体膜１７は、例えば、
酸化珪素膜及び窒化珪素膜に比べて誘電率が高い高誘電
率膜である五酸化タンタル(Ｔａ₂Ｏ₅)膜で形成されてい
る。前記上部電極１８は、例えば、タングステン膜で形
成されている。

【００３４】前記容量素子Ｃは、下部電極１３と誘電体
膜１７との間に窒化珪素(Ｓｉ₃Ｎ_４）膜からなる酸化防
止膜を形成している。窒化珪素膜（Ｓｉ₃Ｎ₄膜)は、Ｓ
ｉとＮとの組成バランスが安定であるため、珪素膜から
なる下部電極１５のＳｉと五酸化タンタル(Ｔａ₂Ｏ₅)膜
からなる誘電体膜１７のＯ₅ との反応を防止することが
できる。

【００３５】前記容量素子Ｃの下部電極１５は、層間絶
縁膜１１に形成された接続孔１２を通して、ＭＯＳＦＥ
ＴＱの他方のｎ型半導体領域９に電気的に接続されてい
る。

【００３６】前記容量素子Ｃの上部電極１８は、図示し
ていないが、層間絶縁膜で覆われている。この層間絶縁
膜の表面上には配線層が形成されており、配線層は最終
保護膜で覆われている。

【００３７】このよに構成されたＤＲＡＭは、図８(ブ
ロック図)に示す成膜装置を用いた製造プロセスで形成
される。成膜装置は、図８に示すように、第１チャンバ
室３１、第２チャンバ室３２、第３チャンバ室３３、搬
送室３４、ロードカセット室３５及びアンロードカセッ
ト室３６を備えている。第１チャンバ室３１、第２チャ
ンバ室３２、第３チャンバ室３３、ロードカセット室３
５、アンロードカセット室３６の夫々はロードロック機
構を備えている。ロードカセット室３５にセットされた
ウエーハ状態の半導体基体１は、真空排気された搬送室
３４を介して第１チャンバ室３１に搬送され処理され
る。第１チャンバ室３１で処理された半導体基体１は、
真空排気された搬送室３４を介して第２チャンバ室３２
に搬送され処理される。第２チャンバ室３２で処理され
た半導体基体１は、真空排気された搬送室３４を介して
第３チャンバ室３３に搬送され処理される。第３チャン
バ室３３で処理された半導体基体１は、真空排気された
搬送室３４を介してアンロードカセット室３５に搬送さ
れる。

【００３８】次に、前記ＤＲＡＭの製造方法について、
図３乃至図８（製造方法を説明するための要部断面図）
を用いて説明する。なお、ＤＲＡＭは半導体基体を複数
個のチップサイズに分割する前のウエーハ状態で製造さ
れる。

【００３９】まず、単結晶珪素からなるp-型半導体基板
で形成されたウエーハ状態の半導体基体１を準備する。

【００４０】次に、前記半導体基体１のメモリセルアレ
イ形成領域の主面にｐ型ウエル領域２を形成する。

【００４１】次に、前記ｐ型ウエル領域２の非活性領域
の主面上にフィールド絶縁膜３を形成する。フィールド
絶縁膜３は例えば周知の選択酸化法により形成した酸化
珪素膜で形成される。

【００４２】次に、前記ｐ型ウエル領域２の活性領域の
主面上にゲート絶縁膜４を形成する。ゲート絶縁膜４は
例えば熱酸化珪素膜で形成される。

【００４３】次に、前記ゲート絶縁膜４上及びフィール
ド絶縁膜３上を含む半導体基体１の全面に多結晶珪素
膜、絶縁膜の夫々を順次形成する。多結晶珪素膜には、
その堆積中又は堆積後に抵抗値を低減する不純物が導入
されている。この後、前記絶縁膜、多結晶珪素膜の夫々
に順次パターンニングを施し、上面が絶縁膜６で覆われ
たゲート電極５及び上面が絶縁膜６で覆われたワード線
ＷＬを形成する。

【００４４】次に、前記ｐ型ウエル領域２の活性領域の
主面にゲート電極５に対して自己整合でｎ型不純物を導
入し、ソース領域及びドレイン領域である一対のｎ型半
導体領域７を形成する。

【００４５】次に、前記ゲート電極５、ワード線ＷＬの
夫々の側壁面上にサイドウォールスペーサ８を形成す
る。サイドウォールスペーサ８は、絶縁膜６上を含むゲ
ート絶縁膜４上に例えば酸化珪素膜を形成した後、この
酸化珪素膜に異方性エッチングを施すことにより形成さ
れる。

【００４６】次に、前記ｐ型ウエル領域２の活性領域の
主面にサイドウォールスペーサ８に対して自己整合でｎ
型不純物を導入し、ソース領域及びドレイン領域である
一対のｎ型半導体領域９を形成する。この工程におい
て、メモリセルＭのＭＯＳＦＥＴＱが形成される。

【００４７】次に、前記ＭＯＳＦＥＴＱの一方のｎ型半
導体領域９と電気的に接続されるデータ線ＤＬを形成す
る。

【００４８】次に、前記データ線ＤＬ上を含む半導体基
体１の全面に層間絶縁膜１１を形成する。層間絶縁膜１
１は例えば酸化珪素膜で形成される。

【００４９】次に、前記層間絶縁膜１１に、ＭＯＳＦＥ
ＴＱの他方のｎ型半導体領域９の表面を露出する接続孔
１２を形成する。

【００５０】次に、図３に示すように、前記接続孔１２
内を含む半導体基体１の全面に多結晶珪素膜１３Ａを形
成する。この多結晶珪素膜１３Ａには、その堆積中又は
堆積後に抵抗値を低減する不純物(例えばリン(Ｐ))が導
入されている。この多結晶珪素膜１３Ａの形成は例えば
ＣＶＤ装置で行う。

【００５１】次に、前記ＣＶＤ装置からレジスト塗布装
置に半導体基体１を搬送する。この時、多結晶珪素膜１
３Ａの表面は大気に曝され、多結晶珪素膜１３Ａの表面
に自然酸化珪素膜が形成される。

【００５２】次に、前記レジスト塗布装置において、多
結晶珪素膜１３Ａの表面上に感光性レジスト膜を形成す
る。この後、前記感光性レジスト膜にベーク処理、露光
処理、現像処理等を施し、図４に示すように、多結晶珪
素膜１３Ａの所定の領域上にレジストマスク２０を形成
する。つまり、レジストマスク２０はフォトリソグラフ
ィ技術で形成される。

【００５３】次に、前記レジストマスク２０をエッチン
グマスクとして使用し、前記多結晶珪素膜１３Ａにパタ
ーンニングを施して、電極パターン１３を形成する。

【００５４】次に、図５に示すように、前記電極パター
ン１３上のレジストマスク２０を除去する。

【００５５】次に、前記電極パターン１３の表面に形成
された自然酸化珪素膜を除去する。この自然酸化珪素膜
の除去は、例えばフッ酸水溶液を用いた除去装置で行
う。

【００５６】次に、前記除去装置から図８に示す成膜装
置のロードカセット室３５に半導体基体１を搬送する。
この時、多結晶珪素膜１３Ａの表面は大気に曝されるの
で、再度、多結晶珪素膜１３Ａの表面に自然酸化珪素膜
が形成される。

【００５７】次に、前記ロードカセット室３５から真空
排気された搬送室３４を介して第１チャンバ室３１に半
導体基体１を搬送する。

【００５８】次に、前記第１チャンバ室３１において、
前記電極パターン１３の表面上に選択成長法で珪素膜１
４を選択的に形成する。珪素膜１４は例えば３０［ｎ
ｍ］程度の膜厚で形成される。珪素膜１４の形成は、例
えば、１［Ｔorr］程度の低圧下で、しかも１０００
［℃］の高温雰囲気中において、１０［ＳＬＭ］程度の
Ｈ₂と５［sccm］程度のＳｉＨ₂Ｃｌ₂とを混合させて約
６０秒間流し続ける条件で行う。この工程において、図
６に示すように、電極パターン１３と珪素膜１４とから
なる下部電極１５が形成される。なお、電極パターン１
３と珪素膜１４との間には自然酸化珪素膜が成形されて
いるが、この自然酸化珪素膜の膜厚は電極パターン１３
から珪素膜１４に不純物が移動できる膜厚なので、電極
パターン１３と珪素膜１４とは一体としてみなすことが
できる。

【００５９】次に、前記第１チャンバ室３１から真空排
気された搬送室３４を介して第２チャンバ室３２に半導
体基体１を搬送する。この時、珪素膜４の表面は大気に
曝されないので、珪素膜４の表面には自然酸化珪素膜は
形成されない。

【００６０】次に、前記第２チャンバ室３２において、
図７に示すように、前記珪素膜１４の表面上に窒化珪素
(Ｓｉ₃Ｎ₄)膜からなる酸化防止膜１６を形成する。この
窒化珪素(Ｓｉ₃Ｎ₄)膜の形成は、例えば７００〜９００
［℃］程度の温度雰囲気中で行う。なお、窒化珪素(Ｓ
ｉ₃Ｎ₄)膜は、ＣＶＤ法、直接窒化法のどちらを用いて
形成してもかまわない。

【００６１】次に、前記第２チャンバ室３２から真空排
気された搬送室３４を介して第３チャンバ室３３に半導
体基体１を搬送する。この時、酸化防止膜１６の表面は
大気に曝されないので、酸化防止膜１６の表面が大気に
含まれている不純な物質で汚染されることはない。

【００６２】次に、前記第３チャンバ室３３において、
前記窒化珪素(Ｓｉ₃Ｎ₄)膜からなる酸化防止膜１６の表
面上に五酸化タンタル(Ｔａ₂Ｏ₅)膜からなる誘電体膜１
７を形成する。この五酸化タンタル(Ｔａ₂Ｏ₅)膜の形成
は、例えば、４００［℃］程度の温度雰囲気中にプロセ
スガスとしてＴａ(ＯＣ₂Ｈ₅)を流し込んだ条件下で行
う。

【００６３】次に、前記第３チャンバ室３３から真空排
気された搬送室３４を介してアンロード室３６に半導体
基体１を搬送する。

【００６４】次に、前記アンロード室３６から例えば電
気炉に半導体基体１を搬送し、この電気炉において、例
えば、７００〜１０００［℃］程度の温度雰囲気中で前
記誘電体膜１７である五酸化タンタル(Ｔａ₂Ｏ₅)膜に酸
素アニール処理を施す。

【００６５】次に、他の成膜装置で前記誘電体膜１７の
表面上に上部電極１８を形成する。上部電極１８は例え
ばタングステン膜で形成される。この工程において、図
２に示すように、電極パターン１３と珪素膜１４とから
なる下部電極１５、五酸化タンタル(Ｔａ₂Ｏ₅)膜からな
る誘電体膜１７、タングステン膜からなる上部電極１８
の夫々を順次積層した容量素子Ｃが形成される。

【００６６】次に、前記容量素子Ｃの上部電極１８上を
覆う層間絶縁膜形成し、この層間絶縁膜上に配線層を形
成し、この配線層上に最終保護膜を形成することによ
り、本実施形態のＤＲＡＭがほぼ完成する。この後、半
導体基体１は複数個のチップサイズに分割され、複数個
に分割された各々の半導体基体１はパッケージで封止さ
れる。

【００６７】このように、下部電極１５、高誘電率膜で
ある五酸化タンタル(Ｔａ₂Ｏ₅)膜からなる誘電体膜１
７、上部電極１８の夫々を順次積層した容量素子Ｃを有
するＤＲＡＭ(半導体集積回路装置)の製造方法であっ
て、不純物が導入された多結晶珪素膜１３Ａからなる電
極パターン１３を形成する工程と、前記電極パターン１
３の表面上に選択成長法で珪素膜１４を選択的に形成
し、この珪素膜１４と前記電極パターン１３とからなる
下部電極１５を形成する工程と、前記珪素膜１４と同一
の成膜装置で前記下部電極の表面上に窒化珪素(Ｓｉ₃Ｎ
₄)膜からなる酸化防止膜１６を形成する工程と、前記酸
化防止膜１６の表面上に高誘電率膜である五酸化タンタ
ル(Ｔａ₂Ｏ₅)膜からなる誘電体膜１７を形成し、その
後、前記誘電体膜１７の表面上に上部電極１８を形成す
る工程とを備える。

【００６８】これにより、電極パターン１３と珪素膜１
４とからなる下部電極１５を形成した後、この下部電極
１５の表面上に珪素膜１４と同一の成膜装置で酸化防止
膜１５を形成するので、下部電極１５と酸化防止膜１６
との間に自然酸化膜は形成されない。この結果、高誘電
率膜である五酸化タンタル(Ｔａ₂Ｏ₅)膜からなる誘電体
膜１７の膜厚に酸化防止膜１６の膜厚を加算した全体の
膜厚に相当する容量値が得られるので、容量素子Ｃの電
荷蓄積量を増加することができる。

【００６９】また、電極パターン１３と珪素膜１４との
間に自然酸化珪素膜が成形されるが、この自然酸化珪素
膜の膜厚は電極パターン１３から珪素膜１４に不純物が
移動できる膜厚なので、電極パターン１３と珪素膜１４
とは一体としてみなすことができる。

【００７０】また、容量素子Ｃの電荷蓄積量を増加する
ことができるので、更なるメモリセルの平面サイズを縮
小することができ、これに相当する分、ＤＲＡＭの集積
度を高めることができる。

【００７１】なお、前述の実施形態において、容量素子
Ｃの誘電体膜１７は五酸化タンタル(Ｔａ₂Ｏ₅)膜で形成
しているが、他種類の酸化タンタル(ＴａxＯx)膜で形成
してもよい。この場合においても、前述の実施形態と同
様の効果が得られる。

【００７２】また、容量素子Ｃの誘電体膜１７は、高誘
電率膜であるチタン酸バリュームストロンチューム
（(Ｂａ，Ｓｒ)ＴｉＯ₃）膜、ＰＴＯ(ＰｂＴｉＯ₃)膜、
ＰＺＴ(Ｐｂ(Ｚｒ，Ｔｉ)Ｏ₃)膜又はＰＬＺＴ((Ｐｂ，
Ｌａ)(Ｚｒ，Ｔｉ)Ｏ₃)膜で形成してもよい。この場合
においても、前述の実施形態と同様の効果が得られる。

【００７３】また、容量素子Ｃの下部電極１５の電極パ
ターン１３は非晶質の珪素膜で形成してもよい。この場
合においても、前述の実施形態と同様の効果が得られ
る。

【００７４】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００７５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００７６】下部電極、高誘電率膜からなる誘電体膜、
上部電極の夫々を順次積層した容量素子を有する半導体
集積回路装置において、前記容量素子Ｃの電荷蓄積量を
増加することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態であるＤＲＡＭに塔載され
るメモリセルの等価回路図である。

【図２】前記ＤＲＡＭの要部断面図である。

【図３】前記ＤＲＡＭの製造方法を説明するための要部
断面図である。

【図４】前記ＤＲＡＭの製造方法を説明するための要部
断面図である。

【図５】前記ＤＲＡＭの製造方法を説明するための要部
断面図である。

【図６】前記ＤＲＡＭの製造方法を説明するための要部
断面図である。

【図７】前記ＤＲＡＭの製造方法を説明するための要部
断面図である。

【図８】前記ＤＲＡＭの製造プロセスに使用される成膜
装置の概略構成を示すブロック図である。

【符号の説明】

１…半導体基体、２…ｐ型ウエル領域、３…フィールド
絶縁膜、４…ゲート絶縁膜、５…ゲート電極、７…ｎ型
半導体領域、９…n+型半導体領域、１１…層間絶縁膜、
１２…接続孔、１３…電極パターン、１４…珪素膜、１
５…下部電極、１６…酸化防止膜、１７…誘電体膜、１
８…上部電極、Ｃ…容量素子、Ｑ…ＭＯＳＦＥＴ、Ｍ…
メモリセル、ＷＬ…ワード線、ＤＬ…データ線。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 下部電極、高誘電率膜からなる誘電体
   膜、上部電極の夫々を順次積層した容量素子を有する半
   導体集積回路装置の製造方法であって、不純物が導入さ
   れた第１珪素膜からなる電極パターンを形成する工程
   と、前記電極パターンの表面上に選択成長法で第２珪素
   膜を選択的に形成し、この第２珪素膜と前記電極パター
   ンとからなる下部電極を形成する工程と、前記第２珪素
   膜と同一の成膜装置で前記下部電極の表面上に酸化防止
   膜を形成する工程と、前記酸化防止膜の表面上に高誘電
   率膜からなる誘電体膜を形成し、その後、前記誘電体膜
   の表面上に上部電極を形成する工程とを備えていること
   を特徴とする半導体集積回路装置の製造方法。
2. 【請求項２】 請求項１に記載の半導体集積回路装置の
   製造方法であって、前記電極パターンを形成する工程
   は、不純物が導入された第１珪素膜を形成する工程と、
   ホトリソグラフィ技術を用いて前記第１珪素膜の所定の
   領域上にレジストマスクを形成する工程と、前記レジス
   トマスクをエッチングマスクとして使用し、前記第１珪
   素膜にパターンニングを施す工程とを備えていることを
   特徴とする半導体集積回路装置の製造方法。
3. 【請求項３】 請求項１又は請求項２に記載の半導体集
   積回路装置の製造方法であって、前記酸化防止膜は窒化
   珪素膜であり、前記高誘電率膜は酸化珪素膜及び窒化珪
   素膜に比べて誘電率が高い酸化タンタル膜、チタン酸バ
   リュームストロンチューム膜、ＰＴＯ膜、ＰＺＴ膜又は
   ＰＬＺＴ膜であることを特徴とする半導体集積回路装置
   の製造方法。
4. 【請求項４】 請求項１乃至請求項３のうちいずれか１
   項に記載の半導体集積回路装置の製造方法であって、前
   記電極パターンの表面上に選択成長法で第２珪素膜を選
   択的に形成する工程の前に、前記電極パターンの表面に
   形成された自然酸化珪素膜を除去する工程を備えている
   ことを特徴とする半導体集積回路装置の製造方法。
5. 【請求項５】 請求項１乃至請求項４のうちいずれか１
   項に記載の半導体集積回路装置の製造方法であって、前
   記容量素子は１［ｂｉｔ］の情報を記憶するメモリセル
   の容量素子であることを特徴とする半導体集積回路装置
   の製造方法。