JPH1187651A

JPH1187651A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH1187651A
Application number: JP9242329A
Authority: JP
Inventors: Shinpei Iijima; 晋平飯島; Keiko Kushida; 惠子櫛田; Yasuhiro Sugawara; 安浩菅原; Misuzu Kanai; 美鈴金井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-09-08
Filing date: 1997-09-08
Publication date: 1999-03-30

Abstract

(57)【要約】【課題】情報蓄積用容量素子の蓄積電荷量を増加す
る。【解決手段】情報蓄積用のキャパシタＣを下部電極２
７、容量絶縁膜２８およびプレート電極２９で構成し、
下部電極２７をブロッキング層２７ａ、下部導電層２７
ｂおよび柱状部分２７ｃで構成する。下部導電層２７ｂ
はイリジウムをターゲットとしアルゴンと酸素が１対１
の比で混合されたガスを原料とする反応性スパッタ法
で、比較的低い圧力（５ｍＴｏｒｒ）の条件のもとに形
成された非晶質な酸化イリジウムとし、柱状部分２７ｃ
は同様の反応性スパッタ法で、比較的高い圧力（２０ｍ
Ｔｏｒｒ）の条件のもとに形成され、主配向面を（１０
１）面とする選択的に成長した結晶酸化イリジウムとす
る。また、容量絶縁膜２８はＣＶＤ法で形成された酸化
タンタル膜を酸素雰囲気で８００℃、３分の熱処理を施
して結晶化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）の蓄積容量の増大に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）のメモリセルは、半導体基板の主面上にマトリクス
状に配置された複数のワード線と複数のビット線との交
点に配置され、１個のメモリセル選択用ＭＩＳＦＥＴ(M
etal Insulator SemiconductorField Effect Transisto
r) とこれに直列に接続された１個の情報蓄積用容量素
子（キャパシタ）とで構成されている。メモリセル選択
用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性
領域に形成され、主としてゲート酸化膜、ワード線と一
体に構成されたゲート電極およびソース、ドレインを構
成する一対の半導体領域で構成されている。ビット線
は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、
その延在方向に隣接する２個のメモリセル選択用ＭＩＳ
ＦＥＴによって共有されるソース、ドレインの一方と電
気的に接続されている。情報蓄積用容量素子は、同じく
メモリセル選択用ＭＩＳＦＥＴの上部に配置され、上記
ソース、ドレインの他方と電気的に接続されている。

【０００３】特開平７−７０８４号公報は、ビット線の
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン(Capacitor Over Bitline)構造のＤ
ＲＡＭを開示している。この公報に記載されたＤＲＡＭ
は、メモリセルの微細化に伴う情報蓄積用容量素子の蓄
積電荷量（Ｃs)の減少を補うために、ビット線の上部に
配置した情報蓄積用容量素子の下部電極（蓄積電極）を
円筒状に加工することによってその表面積を増やし、そ
の上部に容量絶縁膜と上部電極（プレート電極）とを形
成している。

【０００４】また、特願昭６２−１９８０４３号公報お
よび特願昭６３−１０６３５号公報には、情報蓄積用容
量素子の下部電極として多結晶シリコン膜を用い、多結
晶シリコン膜のＣＶＤ法による成膜時に、その初期段階
において下地の表面状態に依存して粒状シリコン多結晶
が成長する現象、あるいは、多結晶シリコン膜のウェッ
トエッチングが均一には進まず表面に凹凸が生じる現象
を利用して下部電極表面に微少な凹凸を形成し、その表
面積の増加を図り、蓄積容量の確保を図る技術が開示さ
れている。

【０００５】

【発明が解決しようとする課題】しかし、情報蓄積用容
量素子の下部電極を円筒形状とし、その表面積を増加す
る方法、あるいはその表面に微少な凹凸を形成してその
表面積を増加する方法を用いたとしても、集積度向上の
要求はメモリセル面積の更なる縮小を要求し、それに伴
う蓄積容量値の確保が困難となる。このため、さらに下
部電極の表面積を増大する必要があるが、円筒形状の高
さの増加は、下部電極の機械的強度の確保の困難性、お
よび、メモリセルアレイ領域と周辺回路領域との下部電
極の高さに起因する段差の発生が問題となり自ずと限界
が存在する。また、表面に微細な凹凸を形成する方法に
おいてもシリコンの表面状態あるいは物性に依存しやは
り限界がある。

【０００６】このように、下部電極の形状的な対処にお
いては限界が存在するため材料的な対処を行う必要があ
る。すなわち、情報蓄積用容量素子の容量絶縁膜に従来
用いられているシリコン酸窒化膜よりも高誘電率な材料
を用いる方策であり、たとえば、酸化タンタル膜を容量
絶縁膜に用いる方策が検討されている。

【０００７】しかしながら、酸化タンタル膜はＣＶＤ法
で形成され、アズデポ状態（成膜直後の状態）では酸素
欠陥が多数存在し、リーク電流が著しい。そこで、成膜
後に酸素雰囲気での熱処理を施すことにより酸化タンタ
ル膜の酸素欠陥を回復し、リーク電流を低減することが
必要となる。

【０００８】しかし、このような酸化雰囲気下での熱処
理を、下部電極としてシリコン材料を用いた場合に適用
した場合には、酸化タンタル膜の下地材料であるシリコ
ン表面も酸化され、下部電極である多結晶シリコン膜と
容量絶縁膜である酸化タンタル膜との間にシリコン酸化
膜が形成されることとなる。このようなシリコン酸化膜
は低誘電率な絶縁膜として作用し、容量絶縁膜の実質的
な膜厚を厚くし、また、容量絶縁膜の実質的な誘電率を
低下させて蓄積電荷量を低下させてしまう問題がある。

【０００９】本発明の目的は、情報蓄積用容量素子の蓄
積電荷量を増加することにある。

【００１０】また、本発明の目的は、情報蓄積用容量素
子の容量絶縁膜に酸化タンタル膜を用い、酸素雰囲気に
おける熱処理を施しても実効的な容量絶縁膜の誘電率の
低下および膜厚の増加を来すことがない技術を提供する
ことにある。

【００１１】また、本発明の目的は、情報蓄積用容量素
子の下部電極の表面積を増加する技術を提供することに
ある。

【００１２】また、本発明の目的は、情報蓄積用容量素
子の下部電極の形成工程の簡略化を実現できる技術を提
供することにある。

【００１３】また、本発明の目的は、情報蓄積用容量素
子の蓄積電荷量を増加し、ＤＲＡＭのリフレッシュマー
ジンを増加して半導体集積回路装置の低電圧化、低電力
化を図ることにある。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１６】（１）本発明の半導体集積回路装置は、半
導体基板の主面上に形成されたメモリセル選択用ＭＩＳ
ＦＥＴに直列に接続され、下部電極、下部電極に接して
形成された酸化タンタルを主成分とする容量絶縁膜、お
よび容量絶縁膜を介し下部電極に対向して形成された上
部電極を備えた情報蓄積用容量素子を有する半導体集積
回路装置であって、下部電極を、酸化イリジウムからな
る複数の柱状部分と、柱状部分の底部に位置する導電膜
とを有するものとしたものである。

【００１７】このような半導体集積回路装置によれば、
下部電極を酸化イリジウムからなる複数の柱状部分と柱
状部分の底部に位置する導電膜とで構成し、柱状部分を
形成することにより下部電極の表面積を向上し、情報蓄
積用容量素子の蓄積電荷量を増加することができる。

【００１８】また、導電膜も柱状部分と同じ酸化イリジ
ウムとすることができ、この場合下部電極を酸化イリジ
ウムで構成することができる。このように下部電極をシ
リコン材料ではなく酸化金属で構成することにより、後
に説明するように容量絶縁膜として酸化タンタル膜を用
い、この酸化タンタル膜の酸素雰囲気における熱処理を
施しても下部電極と酸化タンタル膜との界面にはシリコ
ン酸化物のような絶縁膜が形成されず、容量絶縁膜の誘
電率を酸化タンタル固有の高い誘電率に保ち、また、容
量絶縁膜の実質的な膜厚も酸化タンタル膜固有の膜厚に
保持することができ、情報蓄積用容量素子の蓄積電荷量
を大きくすることができる。

【００１９】なお、このような柱状部分は、主配向面が
（１０１）面である多結晶酸化イリジウムとすることが
できる。

【００２０】また、このような柱状の多結晶酸化イリジ
ウムは、イリジウムをターゲットとし酸素を含むガスを
用いた反応性スパッタ法により形成することができる。

【００２１】また、メモリセル選択用ＭＩＳＦＥＴと下
部電極とを接続するプラグおよび導電膜の間には、窒化
チタンまたは窒化タングステンを主成分とするブロッキ
ング膜を形成することができる。この場合、多結晶シリ
コンを主成分とするプラグを形成しても、窒化チタンま
たは窒化タングステンを主成分とするブロッキング膜が
形成されているため、酸化タンタル膜の酸素雰囲気にお
ける熱処理の際にプラグが酸化されることがない。ま
た、メモリセル選択用ＭＩＳＦＥＴと下部電極とを接続
するプラグを窒化チタンまたは窒化タングステンを主成
分とする導電体とすることができる。このような場合、
酸化タンタル膜の酸素雰囲気における熱処理の際には、
プラグが窒化チタンまたは窒化タングステンを主成分と
する導電体からなるため、プラグの酸化を考慮する必要
がない。これらにより、プラグと情報蓄積用容量素子の
下部電極との電気的接続を確実にすることができる。

【００２２】（２）本発明の半導体集積回路装置の製造
方法は、半導体基板の主面上に形成されたメモリセル選
択用ＭＩＳＦＥＴに直列に接続され、下部電極、容量絶
縁膜および上部電極を備えた情報蓄積用容量素子を有す
る半導体集積回路装置の製造方法であって、（ａ）半導
体基板の上層の層間絶縁膜にメモリセル選択用ＭＩＳＦ
ＥＴに接続されるプラグを形成し、プラグの表面が露出
した層間絶縁膜の全面に、第１の圧力条件で、イリジウ
ムをターゲットとし酸素を含むガスによる反応性スパッ
タ法により酸化イリジウム膜を堆積する工程、（ｂ）第
１の圧力条件よりも高い圧力の第２の圧力条件で、イリ
ジウムをターゲットとし酸素を含むガスによる反応性ス
パッタ法により多結晶酸化イリジウムからなる複数の柱
状体を、少なくとも酸化イリジウム膜の一部上に形成す
る工程、（ｃ）少なくとも柱状体上に酸化タンタル膜を
堆積し、酸化タンタル膜の酸素雰囲気下における熱処理
により容量絶縁膜を形成する工程、を含むものである。

【００２３】このような半導体集積回路装置の製造方法
によれば、第１の圧力条件、たとえば５ｍＴｏｒｒ等比
較的低い圧力条件で、イリジウムをターゲットとし酸素
を含むガスによる反応性スパッタ法により酸化イリジウ
ム膜を堆積することにより、導電率は高いものの結晶性
が低く非晶質な酸化イリジウム膜を堆積することができ
る。このような酸化イリジウム膜は平坦なものであり、
下部電極の底部を構成する導電膜とすることができる。
また、第１の圧力条件よりも高い圧力の第２の圧力条
件、たとえば２０ｍＴｏｒｒで、イリジウムをターゲッ
トとし酸素を含むガスによる反応性スパッタ法を施すこ
とにより、多結晶酸化イリジウムからなる複数の柱状体
を下部電極の底部を構成する導電膜上に形成することが
できる。このように比較的高い圧力で酸化イリジウムが
多結晶の柱状体となることは、本発明者らの実験検討に
より明らかとなったものであり、酸素分圧の増加による
酸化イリジウムの結晶性の向上に起因する選択的な結晶
成長の結果であると考えられる。なお、このような結晶
成長においては、多結晶酸化イリジウムの主配向面は
（１０１）面となる。このようなスパッタ条件により多
結晶酸化イリジウムの柱状体を形成することができ、こ
のような柱状体により下部電極を構成してその表面積を
増加し、情報蓄積用容量素子の蓄積電荷量を増加するこ
とができる。

【００２４】なお、下部電極を形成するためのパターニ
ング工程は、前記（ａ）工程の後、あるいは前記（ｂ）
工程の後のいずれであってもよい。

【００２５】また、前記半導体集積回路装置の製造方法
において、プラグを窒化チタンまたは窒化タングステン
からなる導電体とすることができ、また、プラグを多結
晶シリコンとし、酸化イリジウム膜の堆積前に層間絶縁
膜の全面に窒化チタン膜または窒化タングステン膜を堆
積する工程を含むことができる。このような場合、
（ｃ）工程における酸化タンタル膜の酸素雰囲気におけ
る熱処理の際にプラグの酸化の防止を実現して情報蓄積
用容量素子とメモリセル選択用ＭＩＳＦＥＴとの電気的
接続を確実にすることができる。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２７】図１は、本実施の形態のＤＲＡＭを形成し
た半導体チップの全体平面図である。図示のように、単
結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ
方向（半導体チップ１Ａの長辺方向）およびＹ方向（半
導体チップ１Ａの短辺方向）に沿って多数のメモリアレ
イＭＡＲＹがマトリクス状に配置されている。Ｘ方向に
沿って互いに隣接するメモリアレイＭＡＲＹの間にはセ
ンスアンプＳＡが配置されている。半導体チップ１Ａの
主面の中央部には、ワードドライバＷＤ、データ線選択
回路などの制御回路や、入出力回路、ボンディングパッ
ドなどが配置されている。

【００２８】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬ_n-1、ＷＬ_n、ＷＬ_n+1…）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個のキャパシタＣとこれに
直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴ
Ｑｓとで構成されている。メモリセル選択用ＭＩＳＦＥ
ＴＱｓのソース、ドレインの一方は、キャパシタＣと電
気的に接続され、他方はビット線ＢＬと電気的に接続さ
れている。ワード線ＷＬの一端は、ワードドライバＷＤ
に接続され、ビット線ＢＬの一端は、センスアンプＳＡ
に接続されている。

【００２９】図３は、本実施の形態のＤＲＡＭの断面図
を示す。ｐ形の単結晶シリコンからなる半導体基板１の
主面には、メモリセルアレイ領域のｐ形ウェル２、周辺
回路領域のｐ形ウェル３およびｎ形ウェル４が形成され
ている。また、ｐ形ウェル２を囲むようにｎ形のディー
プウェル６が形成されている。なお、各ウェルには、し
きい値電圧調整層が形成されていてもよい。

【００３０】各ウェルの主面には、分離領域７が形成さ
れている。分離領域７はシリコン酸化膜からなり、半導
体基板１の主面に形成された浅溝８に熱酸化されたシリ
コン酸化膜９を介して形成されている。

【００３１】ｐ形ウェル２の主面にはＤＲＡＭのメモリ
セル選択用ＭＩＳＦＥＴＱｓが形成されている。また、
ｐ形ウェル３およびｎ形ウェル４の主面には各々ｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐが形成されている。

【００３２】メモリセル選択用ＭＩＳＦＥＴＱｓは、ｐ
形ウェル２の主面上にゲート絶縁膜１０を介して形成さ
れたゲート電極１１と、ゲート電極１１の両側のｐ形ウ
ェル２の主面に形成された不純物半導体領域１２とから
なる。ゲート絶縁膜１０は、たとえば７〜８ｎｍの膜厚
を有する熱酸化により形成されたシリコン酸化膜からな
る。ゲート電極１１は、たとえば膜厚７０ｎｍの多結晶
シリコン膜１１ａ、膜厚５０ｎｍの窒化チタン膜１１ｂ
および膜厚１００ｎｍのタングステン膜１１ｃの積層膜
とすることができる。また、不純物半導体領域１２には
ｎ形の不純物、たとえば砒素またはリンが導入されてい
る。

【００３３】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極１１の上層にはシリコン窒化膜からなるキャップ
絶縁膜１３が形成され、さらにその上層をシリコン窒化
膜１４で覆われる。シリコン窒化膜１４は、ゲート電極
１１の側壁にも形成され、後に説明する接続孔を形成す
る際の自己整合加工に利用される。なお、メモリセル選
択用ＭＩＳＦＥＴＱｓのゲート電極１１は、ＤＲＡＭの
ワード線として機能するものであり、分離領域７の上面
にはワード線ＷＬが形成されている。

【００３４】一方、ｎチャネルＭＩＳＦＥＴＱｎおよび
ｐチャネルＭＩＳＦＥＴＱｐは、各々ｐ形ウェル３およ
びｎ形ウェル４の主面上に形成され、ゲート絶縁膜１０
を介して形成されたゲート電極１１と、ゲート電極１１
の両側の各ウェルの主面に形成された不純物半導体領域
１５とから構成される。ゲート絶縁膜１０およびゲート
電極１１は前記と同様である。不純物半導体領域１５は
低濃度不純物領域１５ａと高濃度不純物領域１５ｂとか
らなり、いわゆるＬＤＤ（Lightly Doped Drain ）構造
を形成している。不純物半導体領域１５に導入される不
純物は、ＭＩＳＦＥＴの導電形に応じてｎ形またはｐ形
の不純物が導入される。

【００３５】ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１１の上層にはシリ
コン窒化膜からなるキャップ絶縁膜１３が形成され、側
面には、たとえばシリコン窒化膜からなるサイドウォー
ルスペーサ１６が形成されている。

【００３６】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴ
Ｑｐは、層間絶縁膜１７で覆われている。層間絶縁膜１
７は、たとえばＳＯＧ（Spin On Glass ）膜１７ａ、Ｔ
ＥＯＳ（テトラメトキシシラン）を原料ガスとしプラズ
マＣＶＤ法により形成されたシリコン酸化膜（以下ＴＥ
ＯＳ酸化膜という）がＣＭＰ（Chemical Mechanical Po
lishing ）法により平坦化されたＴＥＯＳ酸化膜１７ｂ
およびＴＥＯＳ酸化膜１７ｃ，１７ｄの積層膜とするこ
とができる。

【００３７】層間絶縁膜１７上にはビット線ＢＬおよび
第１層配線１８が形成されている。ビット線ＢＬおよび
第１層配線１８は、たとえばチタン膜１８ａ、窒化チタ
ン膜１８ｂおよびタングステン膜１８ｃの積層膜とする
ことができる。これにより、ビット線ＢＬおよび第１層
配線１８を低抵抗化してＤＲＡＭの性能を向上すること
ができる。また、ビット線ＢＬと第１層配線１８とは、
後に説明するように同時に形成される。これにより工程
を簡略化することができる。

【００３８】ビット線ＢＬはプラグ１９を介して一対の
メモリセル選択用ＭＩＳＦＥＴＱｓに共有される不純物
半導体領域１２に接続される。プラグ１９は、たとえば
ｎ形の不純物が導入された多結晶シリコン膜とすること
ができる。また、プラグ１９とビット線ＢＬとの接続部
にはチタンシリサイド層２０が形成されている。これに
よりビット線ＢＬとプラグ１９との間の接続抵抗を低減
し、接続信頼性を向上することができる。

【００３９】第１層配線１８は、接続孔２１を介してｎ
チャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥ
ＴＱｐの不純物半導体領域１５に接続される。また、第
１層配線１８と不純物半導体領域１５との接続部にはチ
タンシリサイド層２０が形成されている。これにより第
１層配線１８と不純物半導体領域１５との間の接続抵抗
を低減し、接続信頼性を向上することができる。

【００４０】ビット線ＢＬおよび第１層配線１８はシリ
コン窒化膜からなるキャップ絶縁膜２２ａおよびサイド
ウォールスペーサ２２ｂで覆われ、さらに層間絶縁膜２
３で覆われている。層間絶縁膜２３は、たとえばＳＯＧ
膜２３ａ、ＣＭＰ法により平坦化されたＴＥＯＳ酸化膜
２３ｂ、ＴＥＯＳ酸化膜２３ｃの積層膜とすることがで
きる。

【００４１】層間絶縁膜２３の上層のメモリセルアレイ
領域には情報蓄積用のキャパシタＣが形成されている。
また、周辺回路領域の層間絶縁膜２３の上層にはキャパ
シタＣと同層に絶縁膜２４が形成されている。絶縁膜２
４はたとえばシリコン酸化膜とすることができ、キャパ
シタＣと同層に形成することによりキャパシタＣの標高
に起因するメモリセルアレイ領域と周辺回路領域との間
の段差の発生を防止することができる。これによりフォ
トリソグラフィの焦点深度に余裕を持たせることがで
き、工程を安定にして微細加工に対応することができ
る。

【００４２】キャパシタＣは、メモリセル選択用ＭＩＳ
ＦＥＴＱｓのビット線ＢＬに接続される不純物半導体領
域１２とは逆の不純物半導体領域１２に接続されるプラ
グ２５に、プラグ２６を介して接続される下部電極２７
と、たとえば酸化タンタルからなる容量絶縁膜２８と、
たとえば窒化チタンからなるプレート電極２９とから構
成される。プレート電極２９は窒化チタンおよびタング
ステン膜の積層膜としてもよい。

【００４３】下部電極２７は、たとえば窒化チタン膜か
らなるブロッキング層２７ａ、導電性は高いが結晶性が
低く非晶質な酸化イリジウムからなる下部導電層２７
ｂ、および、下部導電層２７ｂ上に形成され結晶性が高
く主配向面が（１０１）面である多結晶酸化イリジウム
からなる柱状部分２７ｃからなる。ブロッキング層２７
ａは、後に説明する容量絶縁膜２８の製造工程における
酸化タンタル膜の酸素雰囲気における熱処理の際のプラ
グ２６の酸化を防止する機能を有する。また、多結晶酸
化イリジウムからなる柱状部分２７ｃの径は、約0.０５
μｍであり、高さは0.１〜0.５μｍとなる。

【００４４】キャパシタＣの上層には、たとえばＴＥＯ
Ｓ酸化膜からなる絶縁膜３０ａが形成され、さらにその
上層にＳＯＧ膜３０ｂが堆積されてその表面が平坦化さ
れている。なお、ＳＯＧ膜３０ｂは自己平坦性を有する
ため特にＣＭＰ法等により平坦化する必要はないが、Ｃ
ＭＰ研磨を施してもよい。また、ＳＯＧ膜３０ｂに代え
てＴＥＯＳ酸化膜等を堆積し、ＣＭＰ法による研磨を施
してもよい。

【００４５】ＳＯＧ膜３０ｂの上層には、第２層配線３
１が形成されている。第２層配線３１は、たとえばチタ
ン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン膜
３１ｃの積層膜とすることができる。

【００４６】第２層配線３１は、プラグ３２を介して第
１層配線１８に接続され、また、プラグ３３を介してキ
ャパシタＣのプレート電極２９に接続される。プラグ３
２，３３は、たとえばチタン膜および窒化チタンの積層
膜からなる接着層３２ａ，３３ａとＣＶＤ法によるタン
グステン膜３２ｂ，３３ｂとの積層膜とすることができ
る。

【００４７】なお、図示はしないが、第２層配線３１
は、層間絶縁膜で覆われ、層間絶縁膜の上層には第２層
配線３１と同様な第３層配線が形成できる。層間絶縁膜
は、たとえばＴＥＯＳ酸化膜、ＳＯＧ膜およびＴＥＯＳ
酸化膜の積層膜とすることができ、また、第３層配線と
第２層配線３１とはプラグ３２，３３と同様なプラグに
より接続できる。

【００４８】次に、本実施の形態のＤＲＡＭの製造方法
を図４〜図２１を用いて工程順に説明する。図４〜図２
１は本発明の実施の形態のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【００４９】まず、ｐ形の半導体基板１を用意し、この
半導体基板１の主面に浅溝８を形成する。その後半導体
基板１に熱酸化を施し、シリコン酸化膜９を形成する。
さらにシリコン酸化膜を堆積してこれをＣＭＰ法により
研磨して浅溝８内にのみシリコン酸化膜を残し、分離領
域７を形成する（図４）。

【００５０】次に、フォトレジストをマスクにして不純
物をイオン注入し、ｐ形ウェル２，３、ｎ形ウェル４お
よびディープウェル６を形成する（図５）。

【００５１】次に、ｐ形ウェル２，３、ｎ形ウェル４が
形成された活性領域に熱酸化法によりゲート絶縁膜１０
を形成し、さらに半導体基板１の全面に不純物がドープ
された多結晶シリコン膜、窒化チタン膜、タングステン
膜およびシリコン窒化膜を順次堆積する。その後、シリ
コン窒化膜、タングステン膜、窒化チタン膜および多結
晶シリコン膜をフォトリソグラフィ技術およびエッチン
グ技術を用いてパターニングし、ゲート電極１１（ワー
ド線ＷＬ）およびキャップ絶縁膜１３を形成する。さら
にキャップ絶縁膜１３およびゲート電極１１とフォトレ
ジストをマスクとして不純物をイオン注入し、不純物半
導体領域１２および低濃度不純物領域１５ａを形成する
（図６）。

【００５２】次に、半導体基板１の全面にシリコン窒化
膜（図示せず）を堆積し、メモリセルが形成される領域
（メモリセルアレイ領域）にのみフォトレジスト膜（図
示せず）を形成する。その後、そのフォトレジスト膜を
マスクとして、前記シリコン窒化膜を異方性エッチング
し、メモリセルアレイ領域の半導体基板１上にのみシリ
コン窒化膜１４を形成すると同時に周辺回路領域のゲー
ト電極１１の側壁にサイドウォールスペーサ１６を形成
する。さらに、サイドウォールスペーサ１６をマスクに
して不純物を自己整合的にイオン注入し、高濃度不純物
領域１５ｂを形成する（図７）。

【００５３】次に、半導体基板１の全面にＳＯＧ膜１７
ａを塗布し、これをキュアした後、プラズマＣＶＤ法に
よりＴＥＯＳ酸化膜１７ｂを堆積する。このＴＥＯＳ酸
化膜をＣＭＰ法を用いて研磨し、その表面を平坦化す
る。これによりこの後のフォトリソグラフィ工程のフォ
ーカスマージンを向上することができ、微細な接続孔の
開口等が可能となる。表面を洗浄後、さらにＴＥＯＳ酸
化膜１７ｃを堆積し、層間絶縁膜１７を形成する（図
８）。このＴＥＯＳ酸化膜１７ｃは、ＣＭＰにより生じ
たＴＥＯＳ酸化膜１７ｂ上のスクラッチによる損傷を補
修するためのものである。

【００５４】次に、ＴＥＯＳ酸化膜１７ｃ，１７ｂおよ
びＳＯＧ膜１７ａに接続孔を開口し、プラグインプラを
施した後に不純物がドープされた多結晶シリコン膜を堆
積し、この多結晶シリコン膜をＣＭＰ法により研磨して
プラグ１９，２５を形成する（図９）。なお、この接続
孔は、２段階のエッチングにより開口することができ
る。すなわち、第１のエッチングは、シリコン酸化膜が
エッチングされやすく、シリコン窒化膜がエッチングさ
れにくい条件で行い、これによりシリコン酸化膜からな
るＴＥＯＳ酸化膜１７ｃ，１７ｂおよびＳＯＧ膜１７ａ
のみをエッチングしてシリコン窒化膜１４を残存させ
る。その後、シリコン窒化膜がエッチングされる条件で
エッチングを行い、シリコン窒化膜１４を除去する。こ
のように２段階でエッチングすることによりシリコン窒
化膜１４に十分なオーバーエッチを行ったとしても半導
体基板１が過剰にエッチングされることがなく、十分な
プロセスマージンを実現しつつ半導体集積回路装置の信
頼性を向上することができる。また、シリコン窒化膜１
４は、ゲート電極１１を完全に覆っているため、この接
続孔の開口はゲート電極１１に対して自己整合的に開口
することができ、高度な微細加工を施すことが可能とな
る。

【００５５】次に、ＴＥＯＳ酸化膜１７ｄを形成した
後、ビット線ＢＬが接続されるプラグ１９が露出するよ
うにＴＥＯＳ酸化膜１７ｄに開口を形成し、ｎチャネル
ＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐの
不純物半導体領域１５が露出するように層間絶縁膜１７
に接続孔２１を形成する（図１０）。

【００５６】次に、半導体基板１の全面にチタン膜を堆
積した後に半導体基板１をアニールし、プラグ１９の表
面とｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩ
ＳＦＥＴＱｐの不純物半導体領域１５にチタンシリサイ
ド層２０を形成する。その後、窒化チタン膜、タングス
テン膜およびシリコン窒化膜を順次半導体基板１の全面
に堆積し、これをパターニングしてビット線ＢＬおよび
第１層配線１８を形成するとともにそれらの上層にキャ
ップ絶縁膜２２ａを形成する。さらにシリコン窒化膜を
堆積し、このシリコン窒化膜を異方性エッチングするこ
とによりサイドウォールスペーサ２２ｂを形成する（図
１１）。チタン膜および窒化チタン膜はたとえばスパッ
タ法により堆積することができ、タングステン膜はたと
えばブランケットＣＶＤ法により堆積することができ
る。

【００５７】次に、半導体基板１の全面にＳＯＧ膜２３
ａを塗布し、これをキュアした後、プラズマＣＶＤ法に
よりＴＥＯＳ酸化膜２３ｂを堆積する。このＴＥＯＳ酸
化膜２３ｂをＣＭＰ法を用いて研磨し、その表面を平坦
化する。これによりこの後のフォトリソグラフィ工程の
フォーカスマージンを向上することができ、微細な接続
孔の開口等が可能となる。表面を洗浄後、ＴＥＯＳ酸化
膜２３ｂ表面のＣＭＰ研磨による損傷を修復する目的で
さらにＴＥＯＳ酸化膜２３ｃを堆積する。その後、ＴＥ
ＯＳ酸化膜２３ｃ、２３ｂ、ＳＯＧ膜２３ａおよびＴＥ
ＯＳ酸化膜１７ｄに接続孔を開口し、不純物がドープさ
れた多結晶シリコン膜を堆積し、この多結晶シリコン膜
をＣＭＰ法により研磨してプラグ２６を形成する（図１
２）。プラグ２６はプラグ２５に接続される。

【００５８】次に、半導体基板１の全面にブロッキング
層２７ａとなる窒化チタン膜３４を堆積し、さらに下部
導電層２７ｂとなる酸化イリジウム膜３５を堆積する。
その後キャパシタＣが形成される領域にフォトレジスト
膜３６を形成する（図１３）。

【００５９】窒化チタン膜３４はたとえばスパッタ法に
より形成することができるが、ＣＶＤ法により形成して
もよい。なお、窒化チタン膜３４は後に説明するように
プラグ２６の酸化を防止するために堆積するものであ
る。

【００６０】酸化イリジウム膜３５は、イリジウムをタ
ーゲットとする反応性スパッタにより堆積できる。ま
た、酸化イリジウム膜３５は、比較的低い圧力、たとえ
ば５ｍＴｏｒｒの圧力で堆積する。このような低い圧力
で堆積することにより、酸化イリジウム膜３５を高い導
電性の膜質で形成することができる。また、このような
低圧力の条件では酸化イリジウム膜３５の結晶性は不十
分で非晶質に近く、したがって、平坦性の高い膜とな
る。なお、他の堆積条件を例示すれば、原料ガスとして
１対１の割合で混合されたアルゴンおよび酸素を、高周
波電力として５０Ｗを例示できる。

【００６１】次に、フォトレジスト膜３６をマスクとし
てキャパシタＣが形成される領域を除き窒化チタン膜３
４および酸化イリジウム膜３５をエッチングして除去
し、下部電極２７のブロッキング層２７ａおよび下部導
電層２７ｂを形成する。さらに、柱状部分２７ｃとなる
結晶酸化イリジウム３７を形成する（図１４）。

【００６２】結晶酸化イリジウム３７は、酸化イリジウ
ム膜３５と同様、イリジウムをターゲットとする反応性
スパッタにより堆積されるが、比較的高い圧力、たとえ
ば２０ｍＴｏｒｒの圧力で堆積する。このように高い圧
力で反応性スパッタを行うことにより、酸化イリジウム
膜３５の場合とは相違して円柱状の結晶酸化イリジウム
を成長させることができる。結晶酸化イリジウム３７の
平均的な寸法を例示すれば、直径が約0.０５μｍ、高さ
がその数倍である。このように円柱状の結晶酸化イリジ
ウムが成長するのは、反応圧力を高くして酸素量を増加
させることにより酸化反応を促進し、これにより酸化イ
リジウムの結晶性を向上して選択的な結晶成長が生じる
ためと考えられる。また、このような選択的な成長は、
結晶酸化イリジウムの主配向面が（１０１）面となる成
長を促進し、円柱状結晶の成長を生じているものと考え
られる。なお、他の堆積条件は、酸化イリジウム膜３５
の場合と同様とすることができる。

【００６３】次に、図１５に示すようにメモリセルアレ
イ領域にフォトレジスト膜３８を形成し、周辺回路領域
の結晶酸化イリジウム３７を除去する。あるいは、図１
６に示すように、キャパシタＣが形成される領域にフォ
トレジスト膜３９を形成し、その他の領域の結晶酸化イ
リジウム３７を除去する。その後、フォトレジスト膜３
８あるいはフォトレジスト膜３９を除去して、図１７に
示すように、ブロッキング層２７ａ、下部導電層２７ｂ
および結晶酸化イリジウムで構成される柱状部分２７ｃ
からなる下部電極２７が完成する。このような下部電極
２７では、柱状部分２７ｃの直径が0.０５μｍであるた
め下部導電層２７ｂ上に複数の柱状部分２７ｃが形成さ
れることとなり、下部電極２７の表面積を顕著に増加さ
せることができる。また、前記したとおり、柱状部分２
７ｃは酸化イリジウムの反応性スパッタによる堆積を比
較的高圧力で行うのみで形成することができ、フォトリ
ソグラフィおよびエッチング技術を用いた複雑な工程を
経ることなく、簡便に形成することが可能である。これ
により、微細な構造により表面積を増加した下部電極２
７を簡易に形成することができる。

【００６４】次に、半導体基板１の全面に容量絶縁膜２
８となる酸化タンタル膜を堆積し、その改質を行った
後、半導体基板１の全面に窒化チタン膜を堆積し、フォ
トレジスト膜（図示せず）を形成してこれをマスクと
し、周辺回路領域の酸化タンタル膜および窒化チタン膜
をエッチングして除去し、容量絶縁膜２８およびプレー
ト電極２９を形成する（図１８）。

【００６５】容量絶縁膜２８となる酸化タンタル膜の堆
積はたとえば４５０℃の等温雰囲気で、ペンタエトキシ
タンタル（Ｔａ（ＯＣ₂Ｈ₅）₅）を原料とするＣＶＤ
法により形成することができる。このようにして堆積し
た酸化タンタル膜は非晶質状態であり、十分に高い誘電
率とはなっていない。したがって、その後に高誘電率の
結晶酸化タンタルとするために熱処理（改質）を行う必
要がある。

【００６６】熱処理は、たとえば８００℃の酸素雰囲気
で３分間の熱処理条件を例示できる。この熱処理の際に
酸化タンタル膜を透過して酸素が下部電極２７に拡散す
るが、柱状部分２７ｃおよび下部導電層２７ｂは酸化物
である酸化イリジウムで構成されているため、さらに酸
化されても導電性には影響しない。このため、容量絶縁
膜２８と下部電極２７の界面にシリコン材料を下部電極
に用いた場合のシリコン酸化物のような絶縁膜が形成さ
れることがなく、容量絶縁膜２８の膜厚を実質的にも酸
化タンタル膜の膜厚のみとし、容量値を高く保持でき
る。また、シリコン酸化物のような低誘電率の絶縁膜が
形成されないため、容量絶縁膜２８の誘電率を高く保つ
ことができ、容量値を高く保持できる。

【００６７】また、本実施の形態では、ブロッキング層
２７ａが形成されているため、本熱処理工程で拡散する
酸素はブロッキング層２７ａでブロックされ、プラグ２
６に達することがない。このため、プラグ２６を多結晶
シリコン膜で形成してもプラグ２６が酸化されることは
なく、接続の信頼性を向上することができる。なお、酸
素がブロッキング層２７ａまで拡散しても、ブロッキン
グ層２７ａを窒化チタン膜で構成しているため、その酸
化物である酸化チタンは導電性を有し、電気的接続を阻
害する恐れはない。

【００６８】プレート電極２９となる窒化チタン膜は、
たとえばＣＶＤ法あるいはスパッタ法で堆積することが
できる。また、プレート電極２９は、窒化チタン膜とタ
ングステン膜の積層膜としてもよい。

【００６９】このようにして下部電極２７、容量絶縁膜
２８およびプレート電極２９からなるキャパシタＣを形
成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列
に接続されたキャパシタＣとで構成されるＤＲＡＭのメ
モリセルが完成する。

【００７０】次に、図１９に示すように、キャパシタＣ
の高さ程度の膜厚を有するシリコン酸化膜４０をたとえ
ばＣＶＤ法により半導体基板１の全面に形成する。シリ
コン酸化膜４０は、たとえばオゾンとＴＥＯＳを原料と
したＣＶＤ法により形成することができる。

【００７１】次に、図２０に示すように、周辺回路領域
にフォトレジスト膜４１を形成し、それをマスクとして
メモリセルアレイ領域のシリコン酸化膜４０をたとえば
フッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ₄Ｆ）の１
対２０混合液への浸漬によりエッチング除去する。これ
により周辺回路領域にのみ絶縁膜３０ａを形成する。

【００７２】このフォトレジスト膜４１は、メモリセル
アレイ領域の最外端に位置するキャパシタＣから５μｍ
程度離れていても問題はない。このため、フォトレジス
ト膜４１を形成するために高度なフォトリソグラフィの
技術は必要ではない。これにより製造工程の負荷を低減
して製造方法を簡略化できる。また、メモリセルアレイ
領域のシリコン酸化膜４０の除去にはドライエッチング
法を用いることもできるが、シリコン酸化膜４０のエッ
チング端部を傾斜面にするためには等方的にエッチング
が進行する湿式エッチングの方が都合が良い。なお、シ
リコン酸化膜４０のエッチングストッパ膜として、キャ
パシタＣの上部または下部にシリコン窒化膜を形成する
ことが好ましい。

【００７３】次に、フォトレジスト膜４１を除去した
後、図２１に示すように、キャパシタＣの上部に膜厚４
０nm程度の絶縁膜３０ａを堆積する。絶縁膜３０ａは、
例えばオゾン（Ｏ₃）とテトラエトキシシラン（ＴＥＯ
Ｓ）とをソースガスに用いたプラズマＣＶＤ法で堆積す
る。その後、厚く形成してもヒビ割れの生じない厚膜の
ＳＯＧ膜３０ｂを回転塗付法により形成して表面を平坦
化する。

【００７４】ＳＯＧ膜３０ｂは自己平坦性に優れた被膜
であるため、特別な平坦化手段を施さなくとも、周辺回
路領域に絶縁膜２４が形成されているため、ＳＯＧ膜３
０ｂの表面をほぼ完全に平坦化することが可能である。
なお、ここではＳＯＧ膜３０ｂを用いた平坦化手段を例
示しているが、さらにＣＭＰ法を用いて平坦化を完全な
ものとしてもよい。また、ＳＯＧ膜３０ｂに代えてＴＥ
ＯＳ酸化膜等を堆積し、これにＣＭＰ研磨を施して表面
の平坦化を行ってもよい。

【００７５】最後に、接続孔を開口し、その接続孔を含
むＳＯＧ膜３０ｂの上部にスパッタリング法で膜厚１０
０nm程度の窒化チタン膜３３ａを堆積し、さらにその上
部にＣＶＤ法で膜厚５００nm程度のタングステン膜３３
ｂを堆積する。その後、窒化チタン膜３３ａおよびタン
グステン膜３３ｂをエッチバックしてプラグ３２，３３
を形成し、スパッタリング法で膜厚５０nm程度のＴｉＮ
膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、膜厚
５０nm程度のＴｉ膜を順次堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでこれらの膜をパタ
ーニングして第２層配線３１形成する。これにより、図
３に示すＤＲＡＭがほぼ完成する。なお、接続孔の開口
は、公知のフォトリソグラフィおよびエッチング技術を
用いることができ、窒化チタン膜３３ａおよびタングス
テン膜３３ｂのエッチバックには、プラズマエッチング
あるいはＣＭＰ法による研磨を用いることができる。

【００７６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００７７】たとえば、前記実施の形態では、プラグ２
６として多結晶シリコンを用いた例を示したが、図２２
に示すように窒化チタンからなるプラグ４２としてもよ
い。この場合にはブロッキング層２７ａは必要でない。
窒化チタンからなるプラグ４２はＣＶＤ法により堆積さ
れた窒化チタン膜のエッチバックにより形成することが
できる。

【００７８】また、ブロッキング層２７ａまたはプラグ
４２は、窒化チタン膜からなる例を示しているが、窒化
チタンに代えて窒化タングステン（ＷＮ）であってもよ
い。

【００７９】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００８０】（１）情報蓄積用容量素子の蓄積電荷量を
増加することができる。

【００８１】（２）情報蓄積用容量素子の容量絶縁膜に
酸化タンタル膜を用い、酸素雰囲気における熱処理を施
しても実効的な容量絶縁膜の誘電率の低下および膜厚の
増加を来すことがない技術を提供できる。

【００８２】（３）情報蓄積用容量素子の下部電極の表
面積を簡便に増加することができる。

【００８３】（４）情報蓄積用容量素子の下部電極の形
成工程を簡略化できる。

【００８４】（５）情報蓄積用容量素子の蓄積電荷量を
増加し、ＤＲＡＭのリフレッシュマージンを増加して半
導体集積回路装置の低電圧化、低電力化を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。

【図２】実施の形態のＤＲＡＭの等価回路図である。

【図３】実施の形態のＤＲＡＭの断面図を示す。

【図４】実施の形態のＤＲＡＭの製造方法の一例を工程
順に示した断面図である。

【図５】実施の形態のＤＲＡＭの製造方法の一例を工程
順に示した断面図である。

【図６】実施の形態のＤＲＡＭの製造方法の一例を工程
順に示した断面図である。

【図７】実施の形態のＤＲＡＭの製造方法の一例を工程
順に示した断面図である。

【図８】実施の形態のＤＲＡＭの製造方法の一例を工程
順に示した断面図である。

【図９】実施の形態のＤＲＡＭの製造方法の一例を工程
順に示した断面図である。

【図１０】実施の形態のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図１１】実施の形態のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図１２】実施の形態のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図１３】実施の形態のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図１４】実施の形態のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図１５】実施の形態のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図１６】実施の形態のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図１７】実施の形態のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図１８】実施の形態のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図１９】実施の形態のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図２０】実施の形態のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図２１】実施の形態のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図２２】本発明の一実施の形態であるＤＲＡＭの他の
例を示した断面図である。

【符号の説明】

１半導体基板１Ａ半導体チップ２ｐ形ウェル３ｐ形ウェル４ｎ形ウェル６ディープウェル７分離領域８浅溝９シリコン酸化膜１０ゲート絶縁膜１１ゲート電極１１ａ多結晶シリコン膜１１ｂ窒化チタン膜１１ｃタングステン膜１２不純物半導体領域１３キャップ絶縁膜１４シリコン窒化膜１５不純物半導体領域１５ａ低濃度不純物領域１５ｂ高濃度不純物領域１６サイドウォールスペーサ１７層間絶縁膜１７ａＳＯＧ膜１７ｂＴＥＯＳ酸化膜１７ｃＴＥＯＳ酸化膜１７ｄＴＥＯＳ酸化膜１８第１層配線１８ａチタン膜１８ｂ窒化チタン膜１８ｃタングステン膜１９プラグ２０チタンシリサイド層２１接続孔２２ａキャップ絶縁膜２２ｂサイドウォールスペーサ２３層間絶縁膜２３ａＳＯＧ膜２３ｂＴＥＯＳ酸化膜２３ｃＴＥＯＳ酸化膜２４絶縁膜２５プラグ２６プラグ２７下部電極２７ａブロッキング層２７ｂ下部導電層２７ｃ柱状部分２８容量絶縁膜２９プレート電極３０ａ絶縁膜３０ｂＳＯＧ膜３１第２層配線３１ａチタン膜３１ｂアルミニウム膜３１ｃ窒化チタン膜３２，３３プラグ３２ａ，３３ａ接着層（窒化チタン膜）３２ｂ，３３ｂタングステン膜３４窒化チタン膜３５酸化イリジウム膜３６，３８，３９フォトレジスト膜３７結晶酸化イリジウム４０シリコン酸化膜４１フォトレジスト膜４２プラグＢＬビット線ＣキャパシタＭＡＲＹメモリアレイＱｎｎチャネルＭＩＳＦＥＴＱｐｐチャネルＭＩＳ
ＦＥＴＱｓメモリセル選択用ＭＩＳＦＥＴＳＡセンスアンプＷＤワードドライバＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者金井美鈴東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面上に形成されたメモリ
セル選択用ＭＩＳＦＥＴに直列に接続され、下部電極、
前記下部電極に接して形成された酸化タンタルを主成分
とする容量絶縁膜、および前記容量絶縁膜を介し前記下
部電極に対向して形成された上部電極を備えた情報蓄積
用容量素子を有する半導体集積回路装置であって、前記下部電極は、酸化イリジウムからなる複数の柱状部
分と、前記柱状部分の底部に位置する導電膜とを有する
ことを特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記柱状部分は、主配向面が（１０１）面である多結晶
酸化イリジウムからなることを特徴とする半導体集積回
路装置。
【請求項３】請求項１または２記載の半導体集積回路
装置であって、前記柱状部分は、イリジウムをターゲットとし酸素を含
むガスを用いた反応性スパッタ法により形成されたもの
であることを特徴とする半導体集積回路装置。
【請求項４】請求項１、２または３記載の半導体集積
回路装置であって、前記メモリセル選択用ＭＩＳＦＥＴと前記下部電極とを
接続するプラグおよび前記導電膜の間には、窒化チタン
または窒化タングステンを主成分とするブロッキング膜
が形成された第１の構成、前記メモリセル選択用ＭＩＳ
ＦＥＴと前記下部電極とを接続するプラグが窒化チタン
または窒化タングステンを主成分とする導電体からなる
第２の構成、の何れかの構成を有することを特徴とする
半導体集積回路装置。
【請求項５】半導体基板の主面上に形成されたメモリ
セル選択用ＭＩＳＦＥＴに直列に接続され、下部電極、
容量絶縁膜および上部電極を備えた情報蓄積用容量素子
を有する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の上層の層間絶縁膜に前記メモリ
セル選択用ＭＩＳＦＥＴに接続されるプラグを形成し、
前記プラグの表面が露出した前記層間絶縁膜の全面に、
第１の圧力条件で、イリジウムをターゲットとし酸素を
含むガスによる反応性スパッタ法により酸化イリジウム
膜を堆積する工程、（ｂ）前記第１の圧力条件よりも高
い圧力の第２の圧力条件で、イリジウムをターゲットと
し酸素を含むガスによる反応性スパッタ法により多結晶
酸化イリジウムからなる複数の柱状体を、少なくとも前
記酸化イリジウム膜の一部上に形成する工程、（ｃ）少
なくとも前記柱状体上に酸化タンタル膜を堆積し、前記
酸化タンタル膜の酸素雰囲気下における熱処理により前
記容量絶縁膜を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項６】請求項５記載の半導体集積回路装置の製
造方法であって、前記プラグが窒化チタンまたは窒化タングステンからな
る導電体である第１の構成、または、前記プラグが多結
晶シリコンからなり、前記酸化イリジウム膜の堆積前に
前記層間絶縁膜の全面に窒化チタン膜または窒化タング
ステン膜を堆積する工程を含む第２の構成、の何れかの
構成を有することと特徴とする半導体集積回路装置の製
造方法。