JPH1012872A - パワーｍｏｓｆｅｔのセルアレイ構造 - Google Patents
パワーｍｏｓｆｅｔのセルアレイ構造Info
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- JPH1012872A JPH1012872A JP8162949A JP16294996A JPH1012872A JP H1012872 A JPH1012872 A JP H1012872A JP 8162949 A JP8162949 A JP 8162949A JP 16294996 A JP16294996 A JP 16294996A JP H1012872 A JPH1012872 A JP H1012872A
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- electrode pad
- ldmos
- drain
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 横型パワーＭＯＳＦＥＴにおいて、セルアレ
イの中にオン抵抗が違うセルを部分的に敷き詰めること
により電流経路を調整し電流集中を緩和する。 【解決手段】 セルアレイ領域に横型パワーＭＯＳＦＥ
Ｔセル（ＬＤＭＯＳセル）１０２が規則正しく配置さ
れ、その周辺にドレイン電極パッド１００とソース電極
パッド１０１が位置する構成において、動作時にドレイ
ン電流が集中して流れるパッド間の最短経路の部分のセ
ルを高抵抗ＬＤＭＯＳセル１０２Ｈとする。この高抵抗
セルは各電極パッドの角部近傍にだけ配置することもで
きる。また、セルアレイ領域の外周のような低電流量の
部分に低抵抗ＬＤＭＯＳセルを配置してもよい。オン抵
抗の変更は、しきい値をコントロールする、セルのソー
ス領域を少なくする、面積当たりのセルの数を変化させ
るなどによって行う。
イの中にオン抵抗が違うセルを部分的に敷き詰めること
により電流経路を調整し電流集中を緩和する。 【解決手段】 セルアレイ領域に横型パワーＭＯＳＦＥ
Ｔセル（ＬＤＭＯＳセル）１０２が規則正しく配置さ
れ、その周辺にドレイン電極パッド１００とソース電極
パッド１０１が位置する構成において、動作時にドレイ
ン電流が集中して流れるパッド間の最短経路の部分のセ
ルを高抵抗ＬＤＭＯＳセル１０２Ｈとする。この高抵抗
セルは各電極パッドの角部近傍にだけ配置することもで
きる。また、セルアレイ領域の外周のような低電流量の
部分に低抵抗ＬＤＭＯＳセルを配置してもよい。オン抵
抗の変更は、しきい値をコントロールする、セルのソー
ス領域を少なくする、面積当たりのセルの数を変化させ
るなどによって行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＤＭＯＳに関す
るもので、特に配線電極に流れる電流集中を緩和する手
法を提供するものである。
るもので、特に配線電極に流れる電流集中を緩和する手
法を提供するものである。
【０００２】
【従来の技術】従来のＬＤＭＯＳとしては、例えば図７
に示すようなものがある。これは、ＬＤＭＯＳセルの平
面パターン配置であり、図中、参照番号１００はドレイ
ン電極パッド、１０１はソース電極パッドであり、１０
２はＬＤＭＯＳの単位セル（以降ＬＤＭＯＳセルと記
す）である。
に示すようなものがある。これは、ＬＤＭＯＳセルの平
面パターン配置であり、図中、参照番号１００はドレイ
ン電極パッド、１０１はソース電極パッドであり、１０
２はＬＤＭＯＳの単位セル（以降ＬＤＭＯＳセルと記
す）である。
【０００３】ＬＤＭＯＳセル１０２はドレイン電極パッ
ド１００とソース電極パッド１０１間の領域にアレイ状
に規則正しく敷き詰め配置されており、ドレイン電極パ
ッド１００からの電流が各ＬＤＭＯＳセル１０２を通り
ソース電極パッド１０１に到達する。電流としては１０
３の電流経路で示すようにドレイン電極パッド１００と
ソース電極パッド１０１との距離が最も短い経路に電流
が集中して流れる傾向にあり、ソース電極パッド１０１
の角部１０４でアルミ配線に流れる電流密度が高くな
る。
ド１００とソース電極パッド１０１間の領域にアレイ状
に規則正しく敷き詰め配置されており、ドレイン電極パ
ッド１００からの電流が各ＬＤＭＯＳセル１０２を通り
ソース電極パッド１０１に到達する。電流としては１０
３の電流経路で示すようにドレイン電極パッド１００と
ソース電極パッド１０１との距離が最も短い経路に電流
が集中して流れる傾向にあり、ソース電極パッド１０１
の角部１０４でアルミ配線に流れる電流密度が高くな
る。
【０００４】ここで、従来のＬＤＭＯＳセル１０２の構
造を図８を用いて説明する。この従来例は特願平６−１
０９８４号公報に出願されており、図８（ａ）は断面構
造を、（ｂ）は平面パターン配置を示す。Ｐ型基板１の
一主面内にＮ+ 型埋め込み層２が形成されており、該Ｐ
型基板１の一主面上にＰ型エピタキシャル層３が形成さ
れており、その中にＮ型ドレイン領域４が形成されてい
る。該Ｎ型ドレイン領域４内にＰ型ソース領域５及び高
濃度Ｎ+ 型ドレイン領域８が形成されている。さらに、
該Ｎ型ドレイン領域４内に高濃度Ｎ+ 型ドレイン取出領
域７がＮ+ 型埋め込み層２に接続されて形成されてい
る。Ｐ型ソース領域５内には高濃度Ｎ+ 型ソース領域６
が形成されており、該高濃度Ｎ+ 型ソース領域６と該Ｎ
型ドレイン領域４との間のＰ型ソース領域５上にゲート
絶縁膜９を介してゲート電極１０が形成されている。
造を図８を用いて説明する。この従来例は特願平６−１
０９８４号公報に出願されており、図８（ａ）は断面構
造を、（ｂ）は平面パターン配置を示す。Ｐ型基板１の
一主面内にＮ+ 型埋め込み層２が形成されており、該Ｐ
型基板１の一主面上にＰ型エピタキシャル層３が形成さ
れており、その中にＮ型ドレイン領域４が形成されてい
る。該Ｎ型ドレイン領域４内にＰ型ソース領域５及び高
濃度Ｎ+ 型ドレイン領域８が形成されている。さらに、
該Ｎ型ドレイン領域４内に高濃度Ｎ+ 型ドレイン取出領
域７がＮ+ 型埋め込み層２に接続されて形成されてい
る。Ｐ型ソース領域５内には高濃度Ｎ+ 型ソース領域６
が形成されており、該高濃度Ｎ+ 型ソース領域６と該Ｎ
型ドレイン領域４との間のＰ型ソース領域５上にゲート
絶縁膜９を介してゲート電極１０が形成されている。
【０００５】そして、第１層間絶縁膜１１によりゲート
電極１０と絶縁されてソース電極１２と第２層間絶縁膜
１４により絶縁された第２層ドレイン電極１５が形成さ
れている。
電極１０と絶縁されてソース電極１２と第２層間絶縁膜
１４により絶縁された第２層ドレイン電極１５が形成さ
れている。
【０００６】図８（ｂ）はソース及びドレインの平面配
置を示した図である。ソース部がドレイン部の周囲に正
方形メッシュ状に所定のピッチで配置されており、この
パターン配置がＬＤＭＯＳセル１０２の基本構造とな
り、繰り返し配置してＬＤＭＯＳセルとなる。
置を示した図である。ソース部がドレイン部の周囲に正
方形メッシュ状に所定のピッチで配置されており、この
パターン配置がＬＤＭＯＳセル１０２の基本構造とな
り、繰り返し配置してＬＤＭＯＳセルとなる。
【０００７】次に図８に示した従来例のＬＤＭＯＳセル
の動作状態について説明する。
の動作状態について説明する。
【０００８】第２層ドレイン電極１５とソース電極１２
との間に正電圧が印加された状態でゲート電極１０にし
きい値以上の電圧が印加されると、ゲート電極１０直下
のＰ型ソース領域５の表面がＮ型に反転したチャネルが
形成される。ドレイン部に対向したソース部では高濃度
Ｎ+ 型ドレイン領域８から電流がＮ型ドレイン領域４内
に拡がり、上記チャネルを経路として高濃度Ｎ+ 型ソー
ス領域６に電流が流れる。また、ドレイン部に対向しな
いソース部では、高濃度Ｎ+ 型ドレイン領域８から高濃
度Ｎ+ 型ドレイン取出領域７に縦方向に電流が流れ、次
にＮ+ 型埋め込み層２を横方向に流れ、更にＮ型ドレイ
ン領域４を縦方向に流れて、前記チャネルを経路として
高濃度Ｎ+ 型ソース領域６に電流が流れる。
との間に正電圧が印加された状態でゲート電極１０にし
きい値以上の電圧が印加されると、ゲート電極１０直下
のＰ型ソース領域５の表面がＮ型に反転したチャネルが
形成される。ドレイン部に対向したソース部では高濃度
Ｎ+ 型ドレイン領域８から電流がＮ型ドレイン領域４内
に拡がり、上記チャネルを経路として高濃度Ｎ+ 型ソー
ス領域６に電流が流れる。また、ドレイン部に対向しな
いソース部では、高濃度Ｎ+ 型ドレイン領域８から高濃
度Ｎ+ 型ドレイン取出領域７に縦方向に電流が流れ、次
にＮ+ 型埋め込み層２を横方向に流れ、更にＮ型ドレイ
ン領域４を縦方向に流れて、前記チャネルを経路として
高濃度Ｎ+ 型ソース領域６に電流が流れる。
【０００９】即ち、従来例において、ソース電極、ドレ
イン電極、ゲート電極の各電極が半導体基板の同一主面
上に配線層を別々にして形成しているため、電流はＬＤ
ＭＯＳアレイ全面に形成された第２層ドレイン電極１５
を通り、メッシュ状に形成された第１層ソース電極１２
に集まってソース電極パッド１０１に流れる。
イン電極、ゲート電極の各電極が半導体基板の同一主面
上に配線層を別々にして形成しているため、電流はＬＤ
ＭＯＳアレイ全面に形成された第２層ドレイン電極１５
を通り、メッシュ状に形成された第１層ソース電極１２
に集まってソース電極パッド１０１に流れる。
【００１０】ここで、図７で述べた電流集中について考
える。ソース電極１２やドレイン電極１５等は一般的に
アルミを使用している。電流集中が起きると、その部分
の電流密度が高まり、エレクトロマイグレーション寿命
により局所的にアルミが断線するという現象はよく知ら
れている。一般に、エレクトロマイグレーション寿命は
次の関係にある。 寿命＝Ａｊ-2ｅｘｐ（Ｅａ／ｋＴ） ただし、Ａ ：定数 Ｅａ：活性化エネルギー ｊ ：電流密度 即ち、電流密度が高ければ配線の寿命は短くなるため、
大電流を扱うパワー素子には致命的な現象である。特
に、ＬＤＭＯＳ素子全面に形成するドレイン電極１５よ
り、メッシュ状のソース電極１２が電流経路となる配線
の断面積が少ない為、電流密度が高くなる。敷き詰めら
れたＬＤＭＯＳセル１０２は全て同一構造で、且つ同じ
トランジスタサイズなので、動作時のエリアオン抵抗は
全て同じ値であり、ドレイン電極パッド１００からソー
ス電極パッド１０１までの距離が短い配線経路（配線抵
抗が相対的に低い部分）に電流が集中して流れ、ソース
電極パッド１０１の角部の電流密度が上がる。
える。ソース電極１２やドレイン電極１５等は一般的に
アルミを使用している。電流集中が起きると、その部分
の電流密度が高まり、エレクトロマイグレーション寿命
により局所的にアルミが断線するという現象はよく知ら
れている。一般に、エレクトロマイグレーション寿命は
次の関係にある。 寿命＝Ａｊ-2ｅｘｐ（Ｅａ／ｋＴ） ただし、Ａ ：定数 Ｅａ：活性化エネルギー ｊ ：電流密度 即ち、電流密度が高ければ配線の寿命は短くなるため、
大電流を扱うパワー素子には致命的な現象である。特
に、ＬＤＭＯＳ素子全面に形成するドレイン電極１５よ
り、メッシュ状のソース電極１２が電流経路となる配線
の断面積が少ない為、電流密度が高くなる。敷き詰めら
れたＬＤＭＯＳセル１０２は全て同一構造で、且つ同じ
トランジスタサイズなので、動作時のエリアオン抵抗は
全て同じ値であり、ドレイン電極パッド１００からソー
ス電極パッド１０１までの距離が短い配線経路（配線抵
抗が相対的に低い部分）に電流が集中して流れ、ソース
電極パッド１０１の角部の電流密度が上がる。
【００１１】これを防止するため、従来は、ソース電極
パッド１０１とドレイン電極パッド１００を平行に対向
して配置することにより、配線抵抗が局所的に低下する
短距離部分をなくす方法があるが、チップ実装上の制約
からパッド配置の設計自由度が著しく低下する。
パッド１０１とドレイン電極パッド１００を平行に対向
して配置することにより、配線抵抗が局所的に低下する
短距離部分をなくす方法があるが、チップ実装上の制約
からパッド配置の設計自由度が著しく低下する。
【００１２】また、電流制限回路等を付加する等の対策
は、チップが大型化してコスト上昇につながる。
は、チップが大型化してコスト上昇につながる。
【００１３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＬＤＭＯＳセルにあっては、オン抵抗が全て
同じＬＤＭＯＳセルをアレイ状に敷き詰めてＬＤＭＯＳ
セルを構成した構造となっていたため、ドレイン電極パ
ッドからソース電極パッドまでの距離が短い配線経路に
電流が集中して配線の電流密度が高まり、配線が断線し
ＬＤＭＯＳの信頼性を著しく低下させるという問題点が
あった。
うな従来のＬＤＭＯＳセルにあっては、オン抵抗が全て
同じＬＤＭＯＳセルをアレイ状に敷き詰めてＬＤＭＯＳ
セルを構成した構造となっていたため、ドレイン電極パ
ッドからソース電極パッドまでの距離が短い配線経路に
電流が集中して配線の電流密度が高まり、配線が断線し
ＬＤＭＯＳの信頼性を著しく低下させるという問題点が
あった。
【００１４】本発明は、このような従来の問題点に着目
してなされたもので、オン抵抗が違うＬＤＭＯＳセルを
部分的に敷き詰めてセルアレイ部のオン抵抗を局所的に
変化させ、電流経路を調整して電流集中を緩和できる構
造とすることにより、上記問題点を解決することを目的
としている。
してなされたもので、オン抵抗が違うＬＤＭＯＳセルを
部分的に敷き詰めてセルアレイ部のオン抵抗を局所的に
変化させ、電流経路を調整して電流集中を緩和できる構
造とすることにより、上記問題点を解決することを目的
としている。
【００１５】
【課題を解決するための手段】本発明は上述の課題を解
決するために、ドレイン領域となる第１導電型の半導体
基板の第１主面側にゲート絶縁膜を介して形成されたゲ
ート電極と、該ゲート電極に設けられたソース開口部よ
り二重拡散によって形成された第２導電型のベース領域
及び第１導電型のソース領域と、更に、該ゲート電極に
設けられたドレイン開口部が該第１導電型半導体基板と
電気的に導通された第１導電型のドレイン領域を有し、
該ソース領域が第１の配線層に、該ドレイン領域が第２
の配線層にそれぞれ接続された２層配線構造からなるい
わゆる横型パワーＭＯＳＦＥＴセル（以下ＬＤＭＯＳセ
ルと略記）を基本単位として規則正しく配置されたセル
アレイ領域を有し、該第１配線層に接続されたソース電
極パッドと該第２配線層に接続されたドレイン電極パッ
ドが該セルアレイ領域の周辺又は内部に互いに離間して
配置されたパワーＭＯＳＦＥＴにおいて、オン抵抗の異
なる少なくとも複数以上のＬＤＭＯＳセルを有し、動作
時のドレイン電流が集中して流れる電流経路にはオン抵
抗が高いＬＤＭＯＳセルを前記セルアレイ領域に配置
し、ドレイン電流が流れにくい領域にはオン抵抗が低い
ＬＤＭＯＳセルを配置して電流集中を緩和する構成とす
る。
決するために、ドレイン領域となる第１導電型の半導体
基板の第１主面側にゲート絶縁膜を介して形成されたゲ
ート電極と、該ゲート電極に設けられたソース開口部よ
り二重拡散によって形成された第２導電型のベース領域
及び第１導電型のソース領域と、更に、該ゲート電極に
設けられたドレイン開口部が該第１導電型半導体基板と
電気的に導通された第１導電型のドレイン領域を有し、
該ソース領域が第１の配線層に、該ドレイン領域が第２
の配線層にそれぞれ接続された２層配線構造からなるい
わゆる横型パワーＭＯＳＦＥＴセル（以下ＬＤＭＯＳセ
ルと略記）を基本単位として規則正しく配置されたセル
アレイ領域を有し、該第１配線層に接続されたソース電
極パッドと該第２配線層に接続されたドレイン電極パッ
ドが該セルアレイ領域の周辺又は内部に互いに離間して
配置されたパワーＭＯＳＦＥＴにおいて、オン抵抗の異
なる少なくとも複数以上のＬＤＭＯＳセルを有し、動作
時のドレイン電流が集中して流れる電流経路にはオン抵
抗が高いＬＤＭＯＳセルを前記セルアレイ領域に配置
し、ドレイン電流が流れにくい領域にはオン抵抗が低い
ＬＤＭＯＳセルを配置して電流集中を緩和する構成とす
る。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１７】（第１の実施の形態）本発明の第１の実施
の形態を図１を参照して説明する。
の形態を図１を参照して説明する。
【００１８】ま、第１の実施の形態の構成を説明する
と、１００はドレイン電極パッド、１０１はソース電極
パッドであり、ＬＤＭＯＳセル１０２がアレイ状に規則
正しく敷き詰め配置されている構成は従来と同じであ
る。
と、１００はドレイン電極パッド、１０１はソース電極
パッドであり、ＬＤＭＯＳセル１０２がアレイ状に規則
正しく敷き詰め配置されている構成は従来と同じであ
る。
【００１９】１０２Ｈは、従来のＬＤＭＯＳセル１０２
とセルサイズは同じであるが、オン抵抗が従来のＬＤＭ
ＯＳセル１０２より高い高オン抵抗ＬＤＭＯＳセルであ
る。この高オン抵抗ＬＤＭＯＳセル１０２Ｈの構成は、
例えば図５に示すようなもので実現できる。
とセルサイズは同じであるが、オン抵抗が従来のＬＤＭ
ＯＳセル１０２より高い高オン抵抗ＬＤＭＯＳセルであ
る。この高オン抵抗ＬＤＭＯＳセル１０２Ｈの構成は、
例えば図５に示すようなもので実現できる。
【００２０】図８（ｂ）に示した従来のＬＤＭＯＳセル
に比べソース領域（Ｓ）を少なく形成すれば、単位面積
当りに作り込まれるトランジスタ数が少なくなるため、
エリアオン抵抗が高くなる。また、他の実現手段とし
て、Ｎ+ 型埋め込み層２を形成せずにドレイン抵抗を上
げる方法や、しきい値コントロールを行うプロセスを追
加することでＬＤＭＯＳトランジスタの特性を変化させ
てオン抵抗を調整する方法がある。いずれの方法におい
ても、従来のＬＤＭＯＳセルの構造や製造方法を大幅に
変えることなく容易にオン抵抗の調整ができる。
に比べソース領域（Ｓ）を少なく形成すれば、単位面積
当りに作り込まれるトランジスタ数が少なくなるため、
エリアオン抵抗が高くなる。また、他の実現手段とし
て、Ｎ+ 型埋め込み層２を形成せずにドレイン抵抗を上
げる方法や、しきい値コントロールを行うプロセスを追
加することでＬＤＭＯＳトランジスタの特性を変化させ
てオン抵抗を調整する方法がある。いずれの方法におい
ても、従来のＬＤＭＯＳセルの構造や製造方法を大幅に
変えることなく容易にオン抵抗の調整ができる。
【００２１】この高オン抵抗ＬＤＭＯＳセル１０２Ｈを
ドレイン電極パッド１００とソース電極パッド１０１の
間の電流が集中して流れる経路に配置し、その他は全て
従来のＬＤＭＯＳセル１０２を敷き詰め配置してＬＤＭ
ＯＳセルを形成する。
ドレイン電極パッド１００とソース電極パッド１０１の
間の電流が集中して流れる経路に配置し、その他は全て
従来のＬＤＭＯＳセル１０２を敷き詰め配置してＬＤＭ
ＯＳセルを形成する。
【００２２】次に第１の実施の形態の作用を説明する。
ドレイン電極パッド１００からソース電極パッド１０１
までの電流経路１０３は、最短経路の部分にオン抵抗が
高いＬＤＭＯＳセル１０２Ｈを配置しているため、電流
値が従来より少なく、オン抵抗が低い従来のＬＤＭＯＳ
セル１０２領域を迂回してドレイン電極パッド１００に
到達する。
ドレイン電極パッド１００からソース電極パッド１０１
までの電流経路１０３は、最短経路の部分にオン抵抗が
高いＬＤＭＯＳセル１０２Ｈを配置しているため、電流
値が従来より少なく、オン抵抗が低い従来のＬＤＭＯＳ
セル１０２領域を迂回してドレイン電極パッド１００に
到達する。
【００２３】従って、電流集中が発生する電極パッド角
部には電流が集中せず、電極パッド角部以外の側面に流
れ込むため、電流経路は分散され、ソース電極１２、ド
レイン電極１５の電流密度は緩和される。
部には電流が集中せず、電極パッド角部以外の側面に流
れ込むため、電流経路は分散され、ソース電極１２、ド
レイン電極１５の電流密度は緩和される。
【００２４】（第２の実施の形態）次に、本発明の第２
の実施の形態を図２を参照して説明する。第２の実施の
形態は、ドレイン電極パッド１００とソース電極パッド
１０１の電流集中が発生する角部近傍に高オン抵抗ＬＤ
ＭＯＳセル１０２Ｈを配置した構成である。この構成に
よると、高オン抵抗ＬＤＭＯＳセル１０２Ｈの領域に
は、従来のＬＤＭＯＳセル１０２に比べて電流量が少な
いため、ドレイン電極パッド１００とソース電極パッド
１０１の最短電流経路に流れる電流も少なくなり、その
分従来のＬＤＭＯＳセル１０２の領域に迂回するため、
角部への電流集中が緩和される。
の実施の形態を図２を参照して説明する。第２の実施の
形態は、ドレイン電極パッド１００とソース電極パッド
１０１の電流集中が発生する角部近傍に高オン抵抗ＬＤ
ＭＯＳセル１０２Ｈを配置した構成である。この構成に
よると、高オン抵抗ＬＤＭＯＳセル１０２Ｈの領域に
は、従来のＬＤＭＯＳセル１０２に比べて電流量が少な
いため、ドレイン電極パッド１００とソース電極パッド
１０１の最短電流経路に流れる電流も少なくなり、その
分従来のＬＤＭＯＳセル１０２の領域に迂回するため、
角部への電流集中が緩和される。
【００２５】（第３の実施の形態）次に、本発明の第３
の実施の形態を図３を参照して説明する。第３の実施の
形態は、ドレイン電極パッド１００とソース電極パッド
１０１の間で電流量が少ない電流経路に、従来のＬＤＭ
ＯＳセル１０２よりオン抵抗の低い低オン抵抗ＬＤＭＯ
Ｓセル１０２Ｌを配置したことを特徴とする構成であ
る。
の実施の形態を図３を参照して説明する。第３の実施の
形態は、ドレイン電極パッド１００とソース電極パッド
１０１の間で電流量が少ない電流経路に、従来のＬＤＭ
ＯＳセル１０２よりオン抵抗の低い低オン抵抗ＬＤＭＯ
Ｓセル１０２Ｌを配置したことを特徴とする構成であ
る。
【００２６】電流量が少ない電流経路としては、図３に
示すソースとドレインの各電極パッド配置の場合、ＬＤ
ＭＯＳセルの外周が最長経路となるため、この領域に低
オン抵抗ＬＤＭＯＳセル１０２Ｌを配置し、その他の領
域は従来通りＬＤＭＯＳセル１０２を敷き詰めてＬＤＭ
ＯＳセルを構成する。この構成により、ドレイン電極パ
ッド１００からの電流が、オン抵抗が低くて電流が流れ
易い低オン抵抗ＬＤＭＯＳセル１０２Ｌの領域に沿って
流れる量が増す為、電流経路が分散し電極パッド角部へ
の電流集中が緩和され、電流密度を低下させる。
示すソースとドレインの各電極パッド配置の場合、ＬＤ
ＭＯＳセルの外周が最長経路となるため、この領域に低
オン抵抗ＬＤＭＯＳセル１０２Ｌを配置し、その他の領
域は従来通りＬＤＭＯＳセル１０２を敷き詰めてＬＤＭ
ＯＳセルを構成する。この構成により、ドレイン電極パ
ッド１００からの電流が、オン抵抗が低くて電流が流れ
易い低オン抵抗ＬＤＭＯＳセル１０２Ｌの領域に沿って
流れる量が増す為、電流経路が分散し電極パッド角部へ
の電流集中が緩和され、電流密度を低下させる。
【００２７】（第４の実施の形態）次に、本発明の第４
の実施の形態を図４を参照して説明する。第４の実施の
形態は、電流量が少ない経路とドレイン電極パッド１０
０とソース電極パッド１０１の接続箇所に低オン抵抗Ｌ
ＤＭＯＳセル１０２Ｌを局所的に配置し、電流経路を分
散させて電流集中を緩和しようとする構成である。この
構成によると、ドレイン電極パッド１００からの電流は
最短経路である角部から流れ出す以外に、低オン抵抗Ｌ
ＤＭＯＳセル１０２Ｌを配置した領域にも沿って流れる
量が増加するため、最短経路に流れる電流量が低下し、
電流集中を緩和できる。ここで、低オン抵抗ＬＤＭＯＳ
セル１０２Ｌの構成としては、例えば図６に示すような
構造で実現できる。図８（ｂ）に示す従来のＬＤＭＯＳ
セルに比べ、ソース領域（Ｓ）の密度が高まるよう微細
化して単位面積当りに作りこまれるトランジスタ数を多
くすれば、エリアオン抵抗を低くできる。また、他の実
現手段としては、しきい値コントロールを行うプロセス
を追加することでＬＤＭＯＳトランジスタの特性を変化
させてオン抵抗を調整する方法等がある。いずれの方法
においても、従来のＬＤＭＯＳセルの構造や製造方法を
大幅に変えることなく、容易にオン抵抗の調整ができ
る。
の実施の形態を図４を参照して説明する。第４の実施の
形態は、電流量が少ない経路とドレイン電極パッド１０
０とソース電極パッド１０１の接続箇所に低オン抵抗Ｌ
ＤＭＯＳセル１０２Ｌを局所的に配置し、電流経路を分
散させて電流集中を緩和しようとする構成である。この
構成によると、ドレイン電極パッド１００からの電流は
最短経路である角部から流れ出す以外に、低オン抵抗Ｌ
ＤＭＯＳセル１０２Ｌを配置した領域にも沿って流れる
量が増加するため、最短経路に流れる電流量が低下し、
電流集中を緩和できる。ここで、低オン抵抗ＬＤＭＯＳ
セル１０２Ｌの構成としては、例えば図６に示すような
構造で実現できる。図８（ｂ）に示す従来のＬＤＭＯＳ
セルに比べ、ソース領域（Ｓ）の密度が高まるよう微細
化して単位面積当りに作りこまれるトランジスタ数を多
くすれば、エリアオン抵抗を低くできる。また、他の実
現手段としては、しきい値コントロールを行うプロセス
を追加することでＬＤＭＯＳトランジスタの特性を変化
させてオン抵抗を調整する方法等がある。いずれの方法
においても、従来のＬＤＭＯＳセルの構造や製造方法を
大幅に変えることなく、容易にオン抵抗の調整ができ
る。
【００２８】
【発明の効果】以上説明してきたように、本発明によれ
ば、その構成を、オン抵抗が異なるＬＤＭＯＳセルを部
分的に敷き詰めてセルアレイ部のオン抵抗を局所的に変
化させ、電流経路を調整して電流集中を緩和できる構造
としたため、ドレイン電極パッドからソース電極パッド
までの距離が近い部分でも電流集中を容易に緩和でき、
配線のエレクトロマイグレーション耐性が向上し、信頼
性の高いＬＤＭＯＳセルが安価に実現できるという効果
が得られる。また、本発明によれば、電流集中を意識せ
ず、ソース、ドレイン電極パッドの配置が決定できるの
で、レイアウト設計の自由度が向上する。
ば、その構成を、オン抵抗が異なるＬＤＭＯＳセルを部
分的に敷き詰めてセルアレイ部のオン抵抗を局所的に変
化させ、電流経路を調整して電流集中を緩和できる構造
としたため、ドレイン電極パッドからソース電極パッド
までの距離が近い部分でも電流集中を容易に緩和でき、
配線のエレクトロマイグレーション耐性が向上し、信頼
性の高いＬＤＭＯＳセルが安価に実現できるという効果
が得られる。また、本発明によれば、電流集中を意識せ
ず、ソース、ドレイン電極パッドの配置が決定できるの
で、レイアウト設計の自由度が向上する。
【図１】本発明の第１の実施の形態のＬＤＭＯＳセルの
平面図である。
平面図である。
【図２】本発明の第２の実施の形態のＬＤＭＯＳセルの
平面図である。
平面図である。
【図３】本発明の第３の実施の形態のＬＤＭＯＳセルの
平面図である。
平面図である。
【図４】本発明の第４の実施の形態のＬＤＭＯＳセルの
平面図である。
平面図である。
【図５】本発明のＬＤＭＯＳセルの平面図の例である。
【図６】本発明のＬＤＭＯＳセルの平面図の例である。
【図７】従来のＬＤＭＯＳセルの平面図である。
【図８】（ａ）は従来のＬＤＭＯＳセルの断面図、
（ｂ）は従来のＬＤＭＯＳセルの平面図である。
（ｂ）は従来のＬＤＭＯＳセルの平面図である。
１ Ｐ型基板 ２ Ｎ+ 型埋め込み層 ３ Ｐ型エピタキシャル層 ４ Ｎ型ドレイン領域 ５ Ｐ型ソース領域 ６ 高濃度Ｎ+ 型ソース領域 ７ 高濃度Ｎ+ 型ドレイン取出領域 ８ 高濃度Ｎ+ 型ドレイン領域 ９ ゲート酸化膜 １０ ゲート電極 １１ 第１層間絶縁膜 １２ ソース電極 １３ ドレイン取出電極 １４ 第２層間絶縁膜 １５ 第２層ドレイン電極 １００ ドレイン電極パッド １０１ ソース電極パッド １０２ 従来のＬＤＭＯＳセル １０２Ｈ 高オン抵抗ＬＤＭＯＳセル １０２Ｌ 低オン抵抗ＬＤＭＯＳセル １０３ 電流経路 １０４ 電流集中するパッド角部
Claims (5)
- 【請求項１】 ドレイン領域となる第１導電型の半導体
基板の第１主面側にゲート絶縁膜を介して形成されたゲ
ート電極と、該ゲート電極に設けられたソース開口部よ
り二重拡散によって形成された第２導電型のベース領域
及び第１導電型のソース領域と、更に、該ゲート電極に
設けられたドレイン開口部が該第１導電型半導体基板と
電気的に導通された第１導電型のドレイン領域を有し、
該ソース領域が第１の配線層に、該ドレイン領域が第２
の配線層にそれぞれ接続された２層配線構造からなるい
わゆる横型パワーＭＯＳＦＥＴセル（以下ＬＤＭＯＳセ
ルと略記）を基本単位として規則正しく配置されたセル
アレイ領域を有し、該第１配線層に接続されたソース電
極パッドと該第２配線層に接続されたドレイン電極パッ
ドが該セルアレイ領域の周辺又は内部に互いに離間して
配置されたパワーＭＯＳＦＥＴにおいて、 オン抵抗の異なる少なくとも複数以上の該ＬＤＭＯＳセ
ルを有し、 動作時のドレイン電流が集中して流れる電流経路には、
オン抵抗が高いＬＤＭＯＳセルを該セルアレイ領域に配
置し、 ドレイン電流が流れにくい領域には、オン抵抗が低いＬ
ＤＭＯＳセルを配置して電流集中を緩和することを特徴
とするパワーＭＯＳＦＥＴのセルアレイ構造。 - 【請求項２】 請求項１に記載のパワーＭＯＳＦＥＴに
おいて、 該ドレイン電極パッドと該ソース電極パッドとの離間距
離が最短である電流経路に沿って該セルアレイ領域にオ
ン抵抗が高いＬＤＭＯＳセルを配置したことを特徴とす
るパワーＭＯＳＦＥＴのセルアレイ構造。 - 【請求項３】 請求項１に記載のパワーＭＯＳＦＥＴに
おいて、 該ドレイン電極パッドと該ソース電極パッドとの離間距
離が最短である領域に接する各電極パッドの対向面に接
してオン抵抗の高いＬＤＭＯＳセルを配置したことを特
徴とするパワーＭＯＳＦＥＴのセルアレイ構造。 - 【請求項４】 請求項１に記載のパワーＭＯＳＦＥＴに
おいて、 該ドレイン電極パッドと該ソース電極パッドとの離間距
離が平均より長い領域内の電流経路全て又は一部に沿っ
てオン抵抗の低いＬＤＭＯＳセルを該セルアレイ領域に
配置したことを特徴とするパワーＭＯＳＦＥＴのセルア
レイ構造。 - 【請求項５】 請求項１に記載のパワーＭＯＳＦＥＴに
おいて、 該ドレイン電極パッドと該ソース電極パッドとの離間距
離が最も長いセルアレイ外周に沿った電流経路の少なく
とも一部で且つ該ドレイン電極パッドと該ソース電極パ
ッドに接する部分にオン抵抗の低いＬＤＭＯＳセルを配
置したことを特徴とするパワーＭＯＳＦＥＴのセルアレ
イ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8162949A JPH1012872A (ja) | 1996-06-24 | 1996-06-24 | パワーｍｏｓｆｅｔのセルアレイ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8162949A JPH1012872A (ja) | 1996-06-24 | 1996-06-24 | パワーｍｏｓｆｅｔのセルアレイ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012872A true JPH1012872A (ja) | 1998-01-16 |
Family
ID=15764332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8162949A Pending JPH1012872A (ja) | 1996-06-24 | 1996-06-24 | パワーｍｏｓｆｅｔのセルアレイ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012872A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8633517B2 (en) | 2011-09-28 | 2014-01-21 | Fujitsu Limited | Compound semiconductor device and method of manufacturing the same |
| CN104750898A (zh) * | 2013-12-31 | 2015-07-01 | 上海华虹宏力半导体制造有限公司 | 功率晶体管阵列的等效电路及仿真方法 |
| CN118658844A (zh) * | 2024-08-14 | 2024-09-17 | 深圳市晶扬电子有限公司 | 一种大规模阵列下ldmos功率芯片封装结构 |
-
1996
- 1996-06-24 JP JP8162949A patent/JPH1012872A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8633517B2 (en) | 2011-09-28 | 2014-01-21 | Fujitsu Limited | Compound semiconductor device and method of manufacturing the same |
| CN104750898A (zh) * | 2013-12-31 | 2015-07-01 | 上海华虹宏力半导体制造有限公司 | 功率晶体管阵列的等效电路及仿真方法 |
| CN118658844A (zh) * | 2024-08-14 | 2024-09-17 | 深圳市晶扬电子有限公司 | 一种大规模阵列下ldmos功率芯片封装结构 |
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