JPH1012895A - 単一電子素子 - Google Patents
単一電子素子Info
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- JPH1012895A JPH1012895A JP8163959A JP16395996A JPH1012895A JP H1012895 A JPH1012895 A JP H1012895A JP 8163959 A JP8163959 A JP 8163959A JP 16395996 A JP16395996 A JP 16395996A JP H1012895 A JPH1012895 A JP H1012895A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 従来は、トンネルバリアとして細線端に形成
される電位バリアを用いるが、高温動作に限界がある。 【解決手段】 不純物を１０18〜１０20ｃｍ-3程度含む
ＳＯＩ基板内の、厚さ数Åから数百Åの半導体層１０７
をパターニングし、プラズマエッチングなどを用いてソ
ース１０１及びドレイン１０３を形成すると共に、これ
らソース１０１とドレイン１０３間に幅数Åから数百
Å、長さ数Åから数百Å程度の細線１０４を形成する。
細線中央部には１０４ａ、１０４ｂで示す２か所に数Å
から数百Å程度の幅の狭い領域を設け、この２つの領域
に挟まれた領域をアイランド１０９とする。アイランド
１０９上には絶縁膜１０８を介してゲート１０２が設け
られる。ゲート１０２に電圧を印加することにより、２
つの狭い電位バリアに挟まれたアイランド１０９を形成
できる。
される電位バリアを用いるが、高温動作に限界がある。 【解決手段】 不純物を１０18〜１０20ｃｍ-3程度含む
ＳＯＩ基板内の、厚さ数Åから数百Åの半導体層１０７
をパターニングし、プラズマエッチングなどを用いてソ
ース１０１及びドレイン１０３を形成すると共に、これ
らソース１０１とドレイン１０３間に幅数Åから数百
Å、長さ数Åから数百Å程度の細線１０４を形成する。
細線中央部には１０４ａ、１０４ｂで示す２か所に数Å
から数百Å程度の幅の狭い領域を設け、この２つの領域
に挟まれた領域をアイランド１０９とする。アイランド
１０９上には絶縁膜１０８を介してゲート１０２が設け
られる。ゲート１０２に電圧を印加することにより、２
つの狭い電位バリアに挟まれたアイランド１０９を形成
できる。
Description
【０００１】
【発明の属する技術分野】本発明は単一電子素子に係
り、特に単一電子の移動により動作する単一電子素子に
関する。
り、特に単一電子の移動により動作する単一電子素子に
関する。
【０００２】
【従来の技術】従来より高温動作可能で、制御された微
細構造を持つ単一電子素子が知られている（Y.Takahash
i et.al.,IEDM Technical Digest,p.938,1994）。図５
はこの文献に記載された従来の単一電子素子の一例の構
成図を示し、同図（ａ）は上面図、同図（ｂ）は図５
（ａ）のＡ−Ａ’線断面図である。
細構造を持つ単一電子素子が知られている（Y.Takahash
i et.al.,IEDM Technical Digest,p.938,1994）。図５
はこの文献に記載された従来の単一電子素子の一例の構
成図を示し、同図（ａ）は上面図、同図（ｂ）は図５
（ａ）のＡ−Ａ’線断面図である。
【０００３】この構造の従来の単一電子素子を製造する
には、まず、半導体基板５０５の上に埋め込み絶縁膜５
０６が形成され、更にその上に単結晶のシリコン膜が形
成された、厚さ５０ｎｍのＳＯＩ（Silicon On Insulat
or）基板を用いて、ソース５０１とドレイン５０３を公
知の方法で形成後、これらソース５０１及びドレイン５
０３と、ソース５０１とドレイン５０３間の長さ５０ｎ
ｍ、幅５０ｎｍの細線５０４をプラズマエッチングを用
いて加工した後に熱酸化を行う。この熱酸化はソース５
０１とドレイン５０３間の細線中央部に対し細線端の幅
を細くするためと、後に形成するゲート５０２と細線５
０４との間でのショートを防止するために行う。
には、まず、半導体基板５０５の上に埋め込み絶縁膜５
０６が形成され、更にその上に単結晶のシリコン膜が形
成された、厚さ５０ｎｍのＳＯＩ（Silicon On Insulat
or）基板を用いて、ソース５０１とドレイン５０３を公
知の方法で形成後、これらソース５０１及びドレイン５
０３と、ソース５０１とドレイン５０３間の長さ５０ｎ
ｍ、幅５０ｎｍの細線５０４をプラズマエッチングを用
いて加工した後に熱酸化を行う。この熱酸化はソース５
０１とドレイン５０３間の細線中央部に対し細線端の幅
を細くするためと、後に形成するゲート５０２と細線５
０４との間でのショートを防止するために行う。
【０００４】この熱酸化によりソース５０１とドレイン
５０３間の細線中央部は、図５（ａ）、（ｂ）に示すよ
うに熱酸化時の体積膨張に伴うストレスのため、酸化速
度が小さく、細線は中央が幅方向及び厚さ方向にそれぞ
れ膨らんだ形状のアイランド５０９となる。その後、公
知の方法により絶縁膜５０８を介してゲート５０２が形
成される。
５０３間の細線中央部は、図５（ａ）、（ｂ）に示すよ
うに熱酸化時の体積膨張に伴うストレスのため、酸化速
度が小さく、細線は中央が幅方向及び厚さ方向にそれぞ
れ膨らんだ形状のアイランド５０９となる。その後、公
知の方法により絶縁膜５０８を介してゲート５０２が形
成される。
【０００５】この構造において、ゲート５０２に電圧を
印加して細線に反転層を誘起する場合、細線中央部に比
べ細線端の方が絶縁膜厚が厚いため、しきい値電圧が大
きくなる。また、細線中央部に比べて細線端の方が細線
幅が細くピンチオフし易い。このため、細線端は電位バ
リアとして働き、細線中央部に量子ドットが形成される
こととなる。この量子ドットのサイズは、数十ｎｍ程度
と小さいため、静電エネルギーは比較的大きく、室温に
おいてもクーロンブロッケイド振動が観測されている。
印加して細線に反転層を誘起する場合、細線中央部に比
べ細線端の方が絶縁膜厚が厚いため、しきい値電圧が大
きくなる。また、細線中央部に比べて細線端の方が細線
幅が細くピンチオフし易い。このため、細線端は電位バ
リアとして働き、細線中央部に量子ドットが形成される
こととなる。この量子ドットのサイズは、数十ｎｍ程度
と小さいため、静電エネルギーは比較的大きく、室温に
おいてもクーロンブロッケイド振動が観測されている。
【０００６】
【発明が解決しようとする課題】しかるに、上記の従来
の単一電子素子の構造は、トンネルバリアとして細線端
に形成される電位バリアを用いるが、細線中の不純物濃
度が小さく、低温でキャリアがフリーズアウトするた
め、幅の広いバリアになってしまう。動作温度の向上の
ためには、幅が小さく障壁の高いバリアが必要である
が、細線中の不純物濃度を大きくするなどの方法により
バリア高を大きくすると、同時にバリア幅も大きくなる
ため、トンネリング抵抗が大きくなり過ぎ、高温動作に
限界があるという問題がある。
の単一電子素子の構造は、トンネルバリアとして細線端
に形成される電位バリアを用いるが、細線中の不純物濃
度が小さく、低温でキャリアがフリーズアウトするた
め、幅の広いバリアになってしまう。動作温度の向上の
ためには、幅が小さく障壁の高いバリアが必要である
が、細線中の不純物濃度を大きくするなどの方法により
バリア高を大きくすると、同時にバリア幅も大きくなる
ため、トンネリング抵抗が大きくなり過ぎ、高温動作に
限界があるという問題がある。
【０００７】本発明は上記の点に鑑みなされたもので、
高温動作可能な単一電子素子を提供することを目的とす
る。
高温動作可能な単一電子素子を提供することを目的とす
る。
【０００８】また、本発明の他の目的は、作製が簡単な
単一電子素子を提供することにある。
単一電子素子を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は基板上に埋め込み絶縁膜及び半導体層が積
層され、半導体層がドレイン及びソースとそれらの間の
細線からなる構成とされた単一電子素子において、細線
を電気的に縮退する程度の不純物を導入し、かつ、複数
の電気的バリア領域に挟まれた少なくとも一つのアイラ
ンドが存在するように形成し、電気的バリア領域を細線
とは電気的に絶縁されたゲートに印加する電圧に基づき
空乏化する構成としたことを特徴とする。
め、本発明は基板上に埋め込み絶縁膜及び半導体層が積
層され、半導体層がドレイン及びソースとそれらの間の
細線からなる構成とされた単一電子素子において、細線
を電気的に縮退する程度の不純物を導入し、かつ、複数
の電気的バリア領域に挟まれた少なくとも一つのアイラ
ンドが存在するように形成し、電気的バリア領域を細線
とは電気的に絶縁されたゲートに印加する電圧に基づき
空乏化する構成としたことを特徴とする。
【００１０】本発明では、ゲートにある程度以上の値の
電圧を印加した場合、細線の電気的バリア領域のみ完全
空乏化する。このゲート電圧を大きくしてバリア高を大
きくしても、細線の不純物濃度が電気的に縮退する程度
大きく、細線の長さ方向（長手方向）のバリア幅の増大
を小さくできる。
電圧を印加した場合、細線の電気的バリア領域のみ完全
空乏化する。このゲート電圧を大きくしてバリア高を大
きくしても、細線の不純物濃度が電気的に縮退する程度
大きく、細線の長さ方向（長手方向）のバリア幅の増大
を小さくできる。
【００１１】ここで、上記の電気的バリア領域は、細線
の幅を細線の他の領域の幅に比し小さくした領域か、細
線の厚さを細線の他の領域の厚さに比し小さくした領域
であることを特徴とする。
の幅を細線の他の領域の幅に比し小さくした領域か、細
線の厚さを細線の他の領域の厚さに比し小さくした領域
であることを特徴とする。
【００１２】また、本発明において、ゲートは半導体層
によりアイランドの近傍に形成されるか、半導体層を被
覆する絶縁膜上で、かつ、アイランドの近傍に形成され
ていることを特徴とする。
によりアイランドの近傍に形成されるか、半導体層を被
覆する絶縁膜上で、かつ、アイランドの近傍に形成され
ていることを特徴とする。
【００１３】更に、本発明ではアイランドは複数形成さ
れ、互いに直列又は並列に接続されていることを特徴と
する。
れ、互いに直列又は並列に接続されていることを特徴と
する。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
て図面と共に説明する。
【００１５】（第１の実施の形態）図１は本発明になる
単一電子素子の第１の実施の形態の構成図を示し、同図
（ａ）は上面図、同図（ｂ）は図１（ａ）のＡ−Ａ’線
断面図である。
単一電子素子の第１の実施の形態の構成図を示し、同図
（ａ）は上面図、同図（ｂ）は図１（ａ）のＡ−Ａ’線
断面図である。
【００１６】この実施の形態の単一電子素子では、半導
体基板１０５の上に埋め込み絶縁膜１０６が形成され、
更にその上に単結晶のシリコン膜が形成された、不純物
を１０18〜１０20ｃｍ-3程度含むＳＯＩ基板内の、厚さ
数Åから数百Åの半導体層１０７をパターニングし、プ
ラズマエッチングなどを用いてソース１０１及びドレイ
ン１０３を形成すると共に、これらソース１０１とドレ
イン１０３間に幅数Åから数百Å、長さ数Åから数百Å
程度の細線１０４を形成する。
体基板１０５の上に埋め込み絶縁膜１０６が形成され、
更にその上に単結晶のシリコン膜が形成された、不純物
を１０18〜１０20ｃｍ-3程度含むＳＯＩ基板内の、厚さ
数Åから数百Åの半導体層１０７をパターニングし、プ
ラズマエッチングなどを用いてソース１０１及びドレイ
ン１０３を形成すると共に、これらソース１０１とドレ
イン１０３間に幅数Åから数百Å、長さ数Åから数百Å
程度の細線１０４を形成する。
【００１７】この細線中央部には１０４ａ、１０４ｂで
示す２か所に数Åから数百Å程度の幅の狭い領域を設
け、この２つの領域に挟まれた領域をアイランド１０９
とする。アイランド１０９上には絶縁膜１０８を介して
ゲート１０２が設けられる。
示す２か所に数Åから数百Å程度の幅の狭い領域を設
け、この２つの領域に挟まれた領域をアイランド１０９
とする。アイランド１０９上には絶縁膜１０８を介して
ゲート１０２が設けられる。
【００１８】次に、この実施の形態の動作について説明
する。半導体層１０７は不純物が１０19ｃｍ-3程度導入
されているため、電気的に縮退しており、低温において
も金属的伝導を示す。しかしながら、ゲート１０２に電
圧を印加すると、細線１０４の表面を数ｎｍ程度空乏化
させることができる。このため、ゲート１０２にある程
度以上の値の電圧を印加した場合、細線幅の狭い前記２
か所の領域１０４ａ、１０４ｂのみ完全空乏化し、これ
らの領域に電位バリアが形成されることになる。
する。半導体層１０７は不純物が１０19ｃｍ-3程度導入
されているため、電気的に縮退しており、低温において
も金属的伝導を示す。しかしながら、ゲート１０２に電
圧を印加すると、細線１０４の表面を数ｎｍ程度空乏化
させることができる。このため、ゲート１０２にある程
度以上の値の電圧を印加した場合、細線幅の狭い前記２
か所の領域１０４ａ、１０４ｂのみ完全空乏化し、これ
らの領域に電位バリアが形成されることになる。
【００１９】ゲート１０２への印加電圧を更に高くして
いくと、上記の電位バリア高は大きくなっていくが、細
線１０４中の不純物濃度が高いので、細線１０４の長さ
方向（長手方向）のバリア幅の増大は小さい。このよう
に、この第１の実施の形態においては、ゲート１０２に
電圧を印加することにより、２つの狭い電位バリアに挟
まれたアイランド１０９を形成でき、単一電子素子構造
を実現することができる。
いくと、上記の電位バリア高は大きくなっていくが、細
線１０４中の不純物濃度が高いので、細線１０４の長さ
方向（長手方向）のバリア幅の増大は小さい。このよう
に、この第１の実施の形態においては、ゲート１０２に
電圧を印加することにより、２つの狭い電位バリアに挟
まれたアイランド１０９を形成でき、単一電子素子構造
を実現することができる。
【００２０】（第２の実施の形態）次に、本発明の第２
の実施の形態について説明する。図２は本発明になる単
一電子素子の第２の実施の形態の構成図を示し、同図
（ａ）は上面図、同図（ｂ）は図２（ａ）のＡ−Ａ’線
断面図である。
の実施の形態について説明する。図２は本発明になる単
一電子素子の第２の実施の形態の構成図を示し、同図
（ａ）は上面図、同図（ｂ）は図２（ａ）のＡ−Ａ’線
断面図である。
【００２１】この実施の形態の単一電子素子では、半導
体基板２０５の上に埋め込み絶縁膜２０６が形成され、
更にその上に単結晶のシリコン膜が形成された、不純物
を１０18〜１０20ｃｍ-3程度含むＳＯＩ基板内の、厚さ
数Åから数百Åの半導体層２０７をパターニングし、プ
ラズマエッチングなどを用いてソース２０１及びドレイ
ン２０３を形成すると共に、これらソース２０１とドレ
イン２０３間に幅数Åから数百Å、長さ数Åから数百Å
程度の細線２０４を形成する。
体基板２０５の上に埋め込み絶縁膜２０６が形成され、
更にその上に単結晶のシリコン膜が形成された、不純物
を１０18〜１０20ｃｍ-3程度含むＳＯＩ基板内の、厚さ
数Åから数百Åの半導体層２０７をパターニングし、プ
ラズマエッチングなどを用いてソース２０１及びドレイ
ン２０３を形成すると共に、これらソース２０１とドレ
イン２０３間に幅数Åから数百Å、長さ数Åから数百Å
程度の細線２０４を形成する。
【００２２】この細線中央部には２０４ａ、２０４ｂで
示す２か所に数Åから数百Å程度の厚さの小さい領域を
設け、この２つの領域に挟まれた領域をアイランド２０
９とする。アイランド２０９上には絶縁膜２０８を介し
てゲート２０２が設けられる。
示す２か所に数Åから数百Å程度の厚さの小さい領域を
設け、この２つの領域に挟まれた領域をアイランド２０
９とする。アイランド２０９上には絶縁膜２０８を介し
てゲート２０２が設けられる。
【００２３】次に、この実施の形態の動作について説明
する。半導体層２０７は不純物が１０19ｃｍ-3程度導入
されているため、電気的に縮退しており、低温において
も金属的伝導を示す。しかしながら、ゲート２０２に電
圧を印加すると、細線２０４の表面を数ｎｍ程度空乏化
させることができる。このため、ゲート２０２にある程
度以上の値の電圧を印加した場合、細線の厚さの小さい
領域２０４ａ、２０４ｂのみ完全空乏化し、これらの領
域に電位バリアが形成されることになる。
する。半導体層２０７は不純物が１０19ｃｍ-3程度導入
されているため、電気的に縮退しており、低温において
も金属的伝導を示す。しかしながら、ゲート２０２に電
圧を印加すると、細線２０４の表面を数ｎｍ程度空乏化
させることができる。このため、ゲート２０２にある程
度以上の値の電圧を印加した場合、細線の厚さの小さい
領域２０４ａ、２０４ｂのみ完全空乏化し、これらの領
域に電位バリアが形成されることになる。
【００２４】ゲート２０２への印加電圧を更に高くして
いくと、上記の電位バリア高は大きくなっていくが、細
線２０４中の不純物濃度が高いので、細線２０４の長さ
方向（長手方向）のバリア幅の増大は小さい。このよう
に、この第２の実施の形態においては、ゲート２０２に
電圧を印加することにより、２つの狭い電位バリアに挟
まれたアイランド２０９を形成でき、単一電子素子構造
を実現することができる。
いくと、上記の電位バリア高は大きくなっていくが、細
線２０４中の不純物濃度が高いので、細線２０４の長さ
方向（長手方向）のバリア幅の増大は小さい。このよう
に、この第２の実施の形態においては、ゲート２０２に
電圧を印加することにより、２つの狭い電位バリアに挟
まれたアイランド２０９を形成でき、単一電子素子構造
を実現することができる。
【００２５】（第３の実施の形態）次に、本発明の第３
の実施の形態について説明する。図３は本発明になる単
一電子素子の第３の実施の形態の構成図を示し、同図
（ａ）は上面図、同図（ｂ）は図３（ａ）のＡ−Ａ’線
断面図である。
の実施の形態について説明する。図３は本発明になる単
一電子素子の第３の実施の形態の構成図を示し、同図
（ａ）は上面図、同図（ｂ）は図３（ａ）のＡ−Ａ’線
断面図である。
【００２６】この実施の形態の単一電子素子では、半導
体基板３０５の上に埋め込み絶縁膜３０６が形成され、
更にその上に単結晶のシリコン膜が形成された、不純物
を１０18〜１０20ｃｍ-3程度含むＳＯＩ基板内の、厚さ
数Åから数百Åの半導体層３０７をパターニングし、プ
ラズマエッチングなどを用いてソース３０１及びドレイ
ン３０３を形成すると共に、これらソース３０１とドレ
イン３０３間に幅数Åから数百Å、長さ数Åから数百Å
程度の細線３０４を形成する。
体基板３０５の上に埋め込み絶縁膜３０６が形成され、
更にその上に単結晶のシリコン膜が形成された、不純物
を１０18〜１０20ｃｍ-3程度含むＳＯＩ基板内の、厚さ
数Åから数百Åの半導体層３０７をパターニングし、プ
ラズマエッチングなどを用いてソース３０１及びドレイ
ン３０３を形成すると共に、これらソース３０１とドレ
イン３０３間に幅数Åから数百Å、長さ数Åから数百Å
程度の細線３０４を形成する。
【００２７】この細線中央部には３０４ａ、３０４ｂで
示す２か所に数Åから数百Å程度の幅の狭い領域が設け
られ、この２つの領域に挟まれた領域がアイランド３０
９とされる。また、細線３０４形成と同時に半導体層３
０７をパターニングすることにより、図３（ａ）に示す
ように、アイランド３０９から１００ｎｍの距離にゲー
ト３０２を形成する。アイランド３０９はパッシベーシ
ョンのために絶縁膜３０８で被覆される。
示す２か所に数Åから数百Å程度の幅の狭い領域が設け
られ、この２つの領域に挟まれた領域がアイランド３０
９とされる。また、細線３０４形成と同時に半導体層３
０７をパターニングすることにより、図３（ａ）に示す
ように、アイランド３０９から１００ｎｍの距離にゲー
ト３０２を形成する。アイランド３０９はパッシベーシ
ョンのために絶縁膜３０８で被覆される。
【００２８】次に、この実施の形態の動作について説明
する。半導体層３０７は不純物が１０19ｃｍ-3程度導入
されているため、電気的に縮退しており、低温において
も金属的伝導を示す。しかしながら、ゲート３０２に電
圧を印加すると、細線３０４の表面を数ｎｍ程度空乏化
させることができる。このため、ゲート３０２にある程
度以上の値の電圧を印加した場合、細線の幅の狭い領域
３０４ａ、３０４ｂのみ完全空乏化し、これらの領域に
電位バリアが形成されることになる。
する。半導体層３０７は不純物が１０19ｃｍ-3程度導入
されているため、電気的に縮退しており、低温において
も金属的伝導を示す。しかしながら、ゲート３０２に電
圧を印加すると、細線３０４の表面を数ｎｍ程度空乏化
させることができる。このため、ゲート３０２にある程
度以上の値の電圧を印加した場合、細線の幅の狭い領域
３０４ａ、３０４ｂのみ完全空乏化し、これらの領域に
電位バリアが形成されることになる。
【００２９】ゲート３０２への印加電圧を更に高くして
いくと、上記の電位バリア高は大きくなっていくが、細
線３０４中の不純物濃度が高いので、細線３０４の長さ
方向（長手方向）のバリア幅の増大は小さい。このよう
に、この第３の実施の形態においては、ゲート３０２に
電圧を印加することにより、２つの狭い電位バリアに挟
まれたアイランド３０９を形成でき、単一電子素子構造
を実現することができる。
いくと、上記の電位バリア高は大きくなっていくが、細
線３０４中の不純物濃度が高いので、細線３０４の長さ
方向（長手方向）のバリア幅の増大は小さい。このよう
に、この第３の実施の形態においては、ゲート３０２に
電圧を印加することにより、２つの狭い電位バリアに挟
まれたアイランド３０９を形成でき、単一電子素子構造
を実現することができる。
【００３０】（第４の実施の形態）次に、本発明の第４
の実施の形態について説明する。図４は本発明になる単
一電子素子の第４の実施の形態の構成図を示し、同図
（ａ）は上面図、同図（ｂ）は図３（ａ）のＡ−Ａ’線
断面図である。
の実施の形態について説明する。図４は本発明になる単
一電子素子の第４の実施の形態の構成図を示し、同図
（ａ）は上面図、同図（ｂ）は図３（ａ）のＡ−Ａ’線
断面図である。
【００３１】この実施の形態の単一電子素子では、半導
体基板４０５の上に埋め込み絶縁膜４０６が形成され、
更にその上に単結晶のシリコン膜が形成された、不純物
を１０18〜１０20ｃｍ-3程度含むＳＯＩ基板内の、厚さ
数Åから数百Åの半導体層３０７をパターニングし、プ
ラズマエッチングなどを用いてソース４０１及びドレイ
ン４０３を形成すると共に、これらソース４０１とドレ
イン４０３間に幅数Åから数百Å、長さ数Åから数百Å
程度の細線４０４を形成する。
体基板４０５の上に埋め込み絶縁膜４０６が形成され、
更にその上に単結晶のシリコン膜が形成された、不純物
を１０18〜１０20ｃｍ-3程度含むＳＯＩ基板内の、厚さ
数Åから数百Åの半導体層３０７をパターニングし、プ
ラズマエッチングなどを用いてソース４０１及びドレイ
ン４０３を形成すると共に、これらソース４０１とドレ
イン４０３間に幅数Åから数百Å、長さ数Åから数百Å
程度の細線４０４を形成する。
【００３２】この細線中央部には４０４ａ、４０４ｂ、
４０４ｃで示す３か所に数Åから数百Å程度の幅の狭い
領域が設けられ、この３つの領域に挟まれた２領域がア
イランド４０９とされる。アイランド４０９上には絶縁
膜４０８を介してゲート４０２が形成される。
４０４ｃで示す３か所に数Åから数百Å程度の幅の狭い
領域が設けられ、この３つの領域に挟まれた２領域がア
イランド４０９とされる。アイランド４０９上には絶縁
膜４０８を介してゲート４０２が形成される。
【００３３】次に、この実施の形態の動作について説明
する。半導体層４０７は不純物が１０19ｃｍ-3程度導入
されているため、電気的に縮退しており、低温において
も金属的伝導を示す。しかしながら、ゲート４０２に電
圧を印加すると、細線４０４の表面を数ｎｍ程度空乏化
させることができる。このため、ゲート４０２にある程
度以上の値の電圧を印加した場合、細線の幅の狭い領域
４０４ａ、４０４ｂ、４０４ｃのみ完全空乏化し、これ
らの領域に電位バリアが形成されることになる。
する。半導体層４０７は不純物が１０19ｃｍ-3程度導入
されているため、電気的に縮退しており、低温において
も金属的伝導を示す。しかしながら、ゲート４０２に電
圧を印加すると、細線４０４の表面を数ｎｍ程度空乏化
させることができる。このため、ゲート４０２にある程
度以上の値の電圧を印加した場合、細線の幅の狭い領域
４０４ａ、４０４ｂ、４０４ｃのみ完全空乏化し、これ
らの領域に電位バリアが形成されることになる。
【００３４】ゲート４０２への印加電圧を更に高くして
いくと、上記の電位バリア高は大きくなっていくが、細
線４０４中の不純物濃度が高いので、細線４０４の長さ
方向（長手方向）のバリア幅の増大は小さい。
いくと、上記の電位バリア高は大きくなっていくが、細
線４０４中の不純物濃度が高いので、細線４０４の長さ
方向（長手方向）のバリア幅の増大は小さい。
【００３５】このように、この第４の実施の形態におい
ては、ゲート４０２に電圧を印加することにより、狭い
電位バリアに挟まれた２つのアイランド４０９を形成で
き、アイランド４０９が直列に接続された単一電子素子
構造を実現することができる。また、この実施の形態で
は、アイランド４０９が直列に２つ接続されているた
め、コ・トンネリング(Co-Tunnelling)が起こりにく
く、明瞭なクーロンブロッケイド振動の観測ができる。
ては、ゲート４０２に電圧を印加することにより、狭い
電位バリアに挟まれた２つのアイランド４０９を形成で
き、アイランド４０９が直列に接続された単一電子素子
構造を実現することができる。また、この実施の形態で
は、アイランド４０９が直列に２つ接続されているた
め、コ・トンネリング(Co-Tunnelling)が起こりにく
く、明瞭なクーロンブロッケイド振動の観測ができる。
【００３６】
【実施例】次に、上記の各実施の形態の実施例について
説明する。図１の実施の形態の実施例について説明す
る。図１の構造の単一電子素子を製造する方法として
は、まず、リンを５×１０19ｃｍ-3程度含むシリコン基
板を用いて、そのシリコン基板中に酸素を高濃度イオン
注入し、シリコン基板中に酸化膜を形成するＳＩＭＯＸ
（Separation by Implanted Oxygen）法によりＳＯＩ基
板を形成する。埋め込み絶縁膜１０６の膜厚は３００ｎ
ｍ、半導体層１０７の膜厚は５０ｎｍ程度である。更
に、熱酸化を行うことにより、半導体層１０７の薄膜化
を行い、最終的に１０ｎｍ程度の膜厚が実現できる。
説明する。図１の実施の形態の実施例について説明す
る。図１の構造の単一電子素子を製造する方法として
は、まず、リンを５×１０19ｃｍ-3程度含むシリコン基
板を用いて、そのシリコン基板中に酸素を高濃度イオン
注入し、シリコン基板中に酸化膜を形成するＳＩＭＯＸ
（Separation by Implanted Oxygen）法によりＳＯＩ基
板を形成する。埋め込み絶縁膜１０６の膜厚は３００ｎ
ｍ、半導体層１０７の膜厚は５０ｎｍ程度である。更
に、熱酸化を行うことにより、半導体層１０７の薄膜化
を行い、最終的に１０ｎｍ程度の膜厚が実現できる。
【００３７】続いて、ＨＦで表面のシリコン酸化膜を除
去した後、電子線露光と反応性イオンエッチング（ＲＩ
Ｅ）技術により、半導体層１０７を加工してソース４０
１及びドレイン４０３を形成すると共に、それらの間を
幅１０ｎｍ、長さ１００ｎｍの細線状に加工する。細線
中央部に隣接して２か所１０４ａ、１０４ｂに幅の狭い
領域を設け、この領域に挟まれた領域をアイランド１０
９とする。細線幅の狭い領域は、電子線露光の際に細線
１０４に幅の狭い領域を設けることにより形成可能であ
る。この幅の狭い領域の幅は５ｎｍ、長さは１０ｎｍ程
度のものが実現可能である。また、アイランド１０９の
長さは約１０ｎｍ程度である。
去した後、電子線露光と反応性イオンエッチング（ＲＩ
Ｅ）技術により、半導体層１０７を加工してソース４０
１及びドレイン４０３を形成すると共に、それらの間を
幅１０ｎｍ、長さ１００ｎｍの細線状に加工する。細線
中央部に隣接して２か所１０４ａ、１０４ｂに幅の狭い
領域を設け、この領域に挟まれた領域をアイランド１０
９とする。細線幅の狭い領域は、電子線露光の際に細線
１０４に幅の狭い領域を設けることにより形成可能であ
る。この幅の狭い領域の幅は５ｎｍ、長さは１０ｎｍ程
度のものが実現可能である。また、アイランド１０９の
長さは約１０ｎｍ程度である。
【００３８】次に、デバイス上に化学気相成長（ＣＶ
Ｄ）法により１００ｎｍ程度の厚さのシリコン酸化膜を
成長し、絶縁膜１０８を形成する。続いて、光リソグラ
フィ技術とＲＩＥエッチング技術とにより、ソース１０
１及びドレイン１０３の各領域上の絶縁膜１０８にコン
タクトホールを開口し、この後アルミニウムを３００ｎ
ｍ程度蒸着する。光リソグラフィ技術とＲＩＥエッチン
グ技術によりアルミニウムの加工を行い、ソース１０
１、ドレイン１０３への電極形成及びゲート１０２の形
成を絶縁膜１０８上に同時に行う。
Ｄ）法により１００ｎｍ程度の厚さのシリコン酸化膜を
成長し、絶縁膜１０８を形成する。続いて、光リソグラ
フィ技術とＲＩＥエッチング技術とにより、ソース１０
１及びドレイン１０３の各領域上の絶縁膜１０８にコン
タクトホールを開口し、この後アルミニウムを３００ｎ
ｍ程度蒸着する。光リソグラフィ技術とＲＩＥエッチン
グ技術によりアルミニウムの加工を行い、ソース１０
１、ドレイン１０３への電極形成及びゲート１０２の形
成を絶縁膜１０８上に同時に行う。
【００３９】以上のようにして形成された単一電子素子
において、ゲート１０２に−３Ｖ以上の負電圧を印加し
た場合、温度４Ｋにおいて明瞭なクーロンブロッケイド
振動が観測された。また、この振動は７７Ｋにおいても
観測され、高温動作可能であることが確認できた。
において、ゲート１０２に−３Ｖ以上の負電圧を印加し
た場合、温度４Ｋにおいて明瞭なクーロンブロッケイド
振動が観測された。また、この振動は７７Ｋにおいても
観測され、高温動作可能であることが確認できた。
【００４０】次に、図２の第２の実施の形態の実施例に
ついて説明する。図２の構造の単一電子素子を製造する
方法としては、まず、リンを５×１０19ｃｍ-3程度含む
シリコン基板を用いて、ＳＩＭＯＸ法によりＳＯＩ基板
を形成する。埋め込み絶縁膜２０６の膜厚は３００ｎ
ｍ、半導体層２０７の膜厚は５０ｎｍ程度である。更
に、熱酸化を行うことにより、半導体層２０７の薄膜化
を行い、最終的に１０ｎｍ程度の膜厚が実現できる。
ついて説明する。図２の構造の単一電子素子を製造する
方法としては、まず、リンを５×１０19ｃｍ-3程度含む
シリコン基板を用いて、ＳＩＭＯＸ法によりＳＯＩ基板
を形成する。埋め込み絶縁膜２０６の膜厚は３００ｎ
ｍ、半導体層２０７の膜厚は５０ｎｍ程度である。更
に、熱酸化を行うことにより、半導体層２０７の薄膜化
を行い、最終的に１０ｎｍ程度の膜厚が実現できる。
【００４１】続いて、ＨＦで表面のシリコン酸化膜を除
去した後、電子線露光とＲＩＥエッチング技術により、
半導体層２０７を加工してソース２０１及びドレイン２
０３を形成すると共に、それらの間を幅１０ｎｍ、長さ
１００ｎｍの細線状に加工する。細線中央部に隣接して
２か所２０４ａ、２０４ｂに厚さの小さい領域を設け、
この領域に挟まれた領域をアイランド２０９とする。細
線の厚さの小さい領域の長さは２０ｎｍ、厚さは５ｎｍ
程度のものが実現可能である。また、アイランド２０９
の領域の長さは、約２０ｎｍ程度である。
去した後、電子線露光とＲＩＥエッチング技術により、
半導体層２０７を加工してソース２０１及びドレイン２
０３を形成すると共に、それらの間を幅１０ｎｍ、長さ
１００ｎｍの細線状に加工する。細線中央部に隣接して
２か所２０４ａ、２０４ｂに厚さの小さい領域を設け、
この領域に挟まれた領域をアイランド２０９とする。細
線の厚さの小さい領域の長さは２０ｎｍ、厚さは５ｎｍ
程度のものが実現可能である。また、アイランド２０９
の領域の長さは、約２０ｎｍ程度である。
【００４２】次に、デバイス上にＣＶＤ法により１００
ｎｍ程度の厚さのシリコン酸化膜を成長し、絶縁膜２０
８を形成する。続いて、光リソグラフィ技術とＲＩＥエ
ッチング技術とにより、ソース２０１及びドレイン２０
３の各領域上の絶縁膜２０８にコンタクトホールを開口
し、この後アルミニウムを３００ｎｍ程度蒸着する。光
リソグラフィ技術とＲＩＥエッチング技術によりアルミ
ニウムの加工を行い、ソース２０１、ドレイン２０３へ
の電極形成及びゲート２０２の形成を絶縁膜２０８上に
同時に行う。
ｎｍ程度の厚さのシリコン酸化膜を成長し、絶縁膜２０
８を形成する。続いて、光リソグラフィ技術とＲＩＥエ
ッチング技術とにより、ソース２０１及びドレイン２０
３の各領域上の絶縁膜２０８にコンタクトホールを開口
し、この後アルミニウムを３００ｎｍ程度蒸着する。光
リソグラフィ技術とＲＩＥエッチング技術によりアルミ
ニウムの加工を行い、ソース２０１、ドレイン２０３へ
の電極形成及びゲート２０２の形成を絶縁膜２０８上に
同時に行う。
【００４３】以上のようにして形成された単一電子素子
において、ゲート２０２に−２．５Ｖ以上の負電圧を印
加した場合、温度４Ｋにおいて明瞭なクーロンブロッケ
イド振動が観測された。また、この振動は５０Ｋにおい
ても観測され、高温動作可能であることが確認できた。
において、ゲート２０２に−２．５Ｖ以上の負電圧を印
加した場合、温度４Ｋにおいて明瞭なクーロンブロッケ
イド振動が観測された。また、この振動は５０Ｋにおい
ても観測され、高温動作可能であることが確認できた。
【００４４】次に、図３の第３の実施の形態の実施例に
ついて説明する。図３の構造の単一電子素子を製造する
方法としては、まず、リンを５×１０19ｃｍ-3程度含む
シリコン基板を用いて、ＳＩＭＯＸ法によりＳＯＩ基板
を形成する。埋め込み絶縁膜３０６の膜厚は３００ｎ
ｍ、半導体層３０７の膜厚は５０ｎｍ程度である。更
に、熱酸化を行うことにより、半導体層３０７の薄膜化
を行い、最終的に１０ｎｍ程度の膜厚が実現できる。
ついて説明する。図３の構造の単一電子素子を製造する
方法としては、まず、リンを５×１０19ｃｍ-3程度含む
シリコン基板を用いて、ＳＩＭＯＸ法によりＳＯＩ基板
を形成する。埋め込み絶縁膜３０６の膜厚は３００ｎ
ｍ、半導体層３０７の膜厚は５０ｎｍ程度である。更
に、熱酸化を行うことにより、半導体層３０７の薄膜化
を行い、最終的に１０ｎｍ程度の膜厚が実現できる。
【００４５】続いて、ＨＦで表面のシリコン酸化膜を除
去した後、電子線露光とＲＩＥエッチング技術により、
半導体層３０７を加工してソース３０１及びドレイン３
０３を形成すると共に、それらの間を幅１０ｎｍ、長さ
１００ｎｍの細線状に加工する。細線中央部には隣接し
て２か所３０４ａ、３０４ｂに細線幅の狭い領域を設
け、この領域に挟まれた領域をアイランド３０９とす
る。細線幅の狭い領域は電子線露光の際、パターン形成
を行う。この細線幅の狭い領域の幅は５ｎｍ、長さは１
０ｎｍ程度のものが実現可能である。また、アイランド
３０９の領域の長さは、約２０ｎｍ程度である。
去した後、電子線露光とＲＩＥエッチング技術により、
半導体層３０７を加工してソース３０１及びドレイン３
０３を形成すると共に、それらの間を幅１０ｎｍ、長さ
１００ｎｍの細線状に加工する。細線中央部には隣接し
て２か所３０４ａ、３０４ｂに細線幅の狭い領域を設
け、この領域に挟まれた領域をアイランド３０９とす
る。細線幅の狭い領域は電子線露光の際、パターン形成
を行う。この細線幅の狭い領域の幅は５ｎｍ、長さは１
０ｎｍ程度のものが実現可能である。また、アイランド
３０９の領域の長さは、約２０ｎｍ程度である。
【００４６】また、細線３０４の形成と同時に半導体層
３０７の加工を行うことにより、ゲート３０２を形成す
る。次に、デバイス上にＣＶＤ法により１００ｎｍ程度
の厚さのシリコン酸化膜を成長し、絶縁膜３０８を形成
する。続いて、光リソグラフィ技術とＲＩＥエッチング
技術とにより、ソース３０１及びドレイン３０３とゲー
ト３０２の各領域上の絶縁膜３０８にコンタクトホール
を開口し、この後アルミニウムを３００ｎｍ程度蒸着す
る。光リソグラフィ技術とＲＩＥエッチング技術により
アルミニウムの加工を行い、ソース３０１、ドレイン３
０３及びゲート３０２への電極形成を絶縁膜３０８上に
同時に行う。
３０７の加工を行うことにより、ゲート３０２を形成す
る。次に、デバイス上にＣＶＤ法により１００ｎｍ程度
の厚さのシリコン酸化膜を成長し、絶縁膜３０８を形成
する。続いて、光リソグラフィ技術とＲＩＥエッチング
技術とにより、ソース３０１及びドレイン３０３とゲー
ト３０２の各領域上の絶縁膜３０８にコンタクトホール
を開口し、この後アルミニウムを３００ｎｍ程度蒸着す
る。光リソグラフィ技術とＲＩＥエッチング技術により
アルミニウムの加工を行い、ソース３０１、ドレイン３
０３及びゲート３０２への電極形成を絶縁膜３０８上に
同時に行う。
【００４７】以上のようにして形成された単一電子素子
において、ゲート３０２に−１．１Ｖ以上の負電圧を印
加した場合、温度４Ｋにおいて明瞭なクーロンブロッケ
イド振動が観測された。また、この振動は７７Ｋにおい
ても観測され、高温動作可能であることが確認できた。
において、ゲート３０２に−１．１Ｖ以上の負電圧を印
加した場合、温度４Ｋにおいて明瞭なクーロンブロッケ
イド振動が観測された。また、この振動は７７Ｋにおい
ても観測され、高温動作可能であることが確認できた。
【００４８】次に、図４の第４の実施の形態の実施例に
ついて説明する。図４の構造の単一電子素子を製造する
方法としては、まず、リンを５×１０19ｃｍ-3程度含む
シリコン基板を用いて、ＳＩＭＯＸ法によりＳＯＩ基板
を形成する。埋め込み絶縁膜４０６の膜厚は３００ｎ
ｍ、半導体層４０７の膜厚は５０ｎｍ程度である。更
に、熱酸化を行うことにより、半導体層４０７の薄膜化
を行い、最終的に１０ｎｍ程度の膜厚が実現できる。
ついて説明する。図４の構造の単一電子素子を製造する
方法としては、まず、リンを５×１０19ｃｍ-3程度含む
シリコン基板を用いて、ＳＩＭＯＸ法によりＳＯＩ基板
を形成する。埋め込み絶縁膜４０６の膜厚は３００ｎ
ｍ、半導体層４０７の膜厚は５０ｎｍ程度である。更
に、熱酸化を行うことにより、半導体層４０７の薄膜化
を行い、最終的に１０ｎｍ程度の膜厚が実現できる。
【００４９】続いて、ＨＦで表面のシリコン酸化膜を除
去した後、電子線露光とＲＩＥエッチング技術により、
半導体層４０７を加工してソース４０１及びドレイン４
０３を形成すると共に、それらの間を幅１０ｎｍ、長さ
１００ｎｍの細線状に加工する。細線中央部には隣接し
て３か所４０４ａ、４０４ｂ、４０４ｃに細線幅の狭い
領域を設け、この領域に挟まれた２つの領域をアイラン
ド４０９とする。細線幅の狭い領域は電子線露光の際、
パターン形成を行う。この細線幅の狭い領域の幅は５ｎ
ｍ、長さは１０ｎｍ程度のものが実現可能である。ま
た、アイランド４０９の領域の長さは、約１０ｎｍ程度
である。
去した後、電子線露光とＲＩＥエッチング技術により、
半導体層４０７を加工してソース４０１及びドレイン４
０３を形成すると共に、それらの間を幅１０ｎｍ、長さ
１００ｎｍの細線状に加工する。細線中央部には隣接し
て３か所４０４ａ、４０４ｂ、４０４ｃに細線幅の狭い
領域を設け、この領域に挟まれた２つの領域をアイラン
ド４０９とする。細線幅の狭い領域は電子線露光の際、
パターン形成を行う。この細線幅の狭い領域の幅は５ｎ
ｍ、長さは１０ｎｍ程度のものが実現可能である。ま
た、アイランド４０９の領域の長さは、約１０ｎｍ程度
である。
【００５０】次に、デバイス上にＣＶＤ法により１００
ｎｍ程度の厚さのシリコン酸化膜を成長し、絶縁膜４０
８を形成する。続いて、光リソグラフィ技術とＲＩＥエ
ッチング技術とにより、ソース４０１及びドレイン４０
３の各領域上の絶縁膜４０８にコンタクトホールを開口
し、この後アルミニウムを３００ｎｍ程度蒸着する。光
リソグラフィ技術とＲＩＥエッチング技術によりアルミ
ニウムの加工を行い、ソース４０１、ドレイン４０３へ
の電極形成及びゲート４０２の形成を絶縁膜４０８上に
同時に行う。
ｎｍ程度の厚さのシリコン酸化膜を成長し、絶縁膜４０
８を形成する。続いて、光リソグラフィ技術とＲＩＥエ
ッチング技術とにより、ソース４０１及びドレイン４０
３の各領域上の絶縁膜４０８にコンタクトホールを開口
し、この後アルミニウムを３００ｎｍ程度蒸着する。光
リソグラフィ技術とＲＩＥエッチング技術によりアルミ
ニウムの加工を行い、ソース４０１、ドレイン４０３へ
の電極形成及びゲート４０２の形成を絶縁膜４０８上に
同時に行う。
【００５１】以上のようにして形成された単一電子素子
において、ゲート４０２に−３Ｖ以上の負電圧を印加し
た場合、温度４Ｋにおいて明瞭なクーロンブロッケイド
振動が観測された。また、この振動は７７Ｋにおいても
観測され、高温動作可能であることが確認できた。
において、ゲート４０２に−３Ｖ以上の負電圧を印加し
た場合、温度４Ｋにおいて明瞭なクーロンブロッケイド
振動が観測された。また、この振動は７７Ｋにおいても
観測され、高温動作可能であることが確認できた。
【００５２】以上、４つの実施の形態の実施例について
説明したが、本発明はこれに限定されるものではなく、
以下の変形例が考えられるものである。すなわち、ＳＯ
Ｉ基板の代わりにＳＯＳ（Silicon On Sapphire）基板
を用いてもよい。また、酸化膜上のポリシリコンあるい
はそのポリシリコンをアニールすることにより、単結晶
化した半導体を半導体層１０７、２０７、３０７、４０
７として用いてもよい。
説明したが、本発明はこれに限定されるものではなく、
以下の変形例が考えられるものである。すなわち、ＳＯ
Ｉ基板の代わりにＳＯＳ（Silicon On Sapphire）基板
を用いてもよい。また、酸化膜上のポリシリコンあるい
はそのポリシリコンをアニールすることにより、単結晶
化した半導体を半導体層１０７、２０７、３０７、４０
７として用いてもよい。
【００５３】また、実施例において半導体層中のドーパ
ントはｎ型不純物のリンを用いたが、ホウ素等のｐ型不
純物でもよい。ただし、この場合は、ソース、ドレイン
の導電型はｐ型となる。また、絶縁膜１０８、２０８、
３０８、４０８としてシリコン酸化膜以外に、シリコン
窒化膜やＳｉＯＮ膜を用いてもよい。また、第３の実施
の形態においては、幅の狭い領域を持つ細線３０４の構
造について説明したが、第２の実施の形態のように、厚
さの小さい領域を持つ細線についても半導体層でゲート
を形成することは容易に可能である。
ントはｎ型不純物のリンを用いたが、ホウ素等のｐ型不
純物でもよい。ただし、この場合は、ソース、ドレイン
の導電型はｐ型となる。また、絶縁膜１０８、２０８、
３０８、４０８としてシリコン酸化膜以外に、シリコン
窒化膜やＳｉＯＮ膜を用いてもよい。また、第３の実施
の形態においては、幅の狭い領域を持つ細線３０４の構
造について説明したが、第２の実施の形態のように、厚
さの小さい領域を持つ細線についても半導体層でゲート
を形成することは容易に可能である。
【００５４】更に、第４の実施の形態では、２つのアイ
ランド４０９を形成するように説明したが、３つ以上の
アイランドが直列に接続された構造とすることも容易に
実現可能である。また、更に、２つ以上のアイランドが
並列に接続された構造（例えばソース４０１とドレイン
４０３の間に細線４０４を複数本並列に形成する）も同
様に実現可能である。
ランド４０９を形成するように説明したが、３つ以上の
アイランドが直列に接続された構造とすることも容易に
実現可能である。また、更に、２つ以上のアイランドが
並列に接続された構造（例えばソース４０１とドレイン
４０３の間に細線４０４を複数本並列に形成する）も同
様に実現可能である。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
バリア高を大きくしても、細線の不純物濃度が電気的に
縮退する程度大きく、細線の長さ方向（長手方向）のバ
リア幅の増大を小さくでき、アイランドを幅の狭くエネ
ルギー障壁の高いバリアで電気的に閉じ込めることがで
きるため、デバイスの数十Ｋ以上の高温動作を可能にで
きる。
バリア高を大きくしても、細線の不純物濃度が電気的に
縮退する程度大きく、細線の長さ方向（長手方向）のバ
リア幅の増大を小さくでき、アイランドを幅の狭くエネ
ルギー障壁の高いバリアで電気的に閉じ込めることがで
きるため、デバイスの数十Ｋ以上の高温動作を可能にで
きる。
【００５６】また、本発明によれば、ゲートを半導体層
によりアイランドの近傍に形成されるようにすることに
より、ゲートを細線と同一のプロセスで形成できるた
め、デバイス作製工程を簡略化できる。
によりアイランドの近傍に形成されるようにすることに
より、ゲートを細線と同一のプロセスで形成できるた
め、デバイス作製工程を簡略化できる。
【００５７】更に、本発明によればアイランドは複数形
成され、互いに直列接続ことにより、コ・トンネリング
の影響を低減でき、よって明瞭なクーロンブロッケイド
振動を観測できる。また、互いに並列接続することによ
り特性ぱらつきを低減できる。
成され、互いに直列接続ことにより、コ・トンネリング
の影響を低減でき、よって明瞭なクーロンブロッケイド
振動を観測できる。また、互いに並列接続することによ
り特性ぱらつきを低減できる。
【図１】本発明の第１の実施の形態の構成図である。
【図２】本発明の第２の実施の形態の構成図である。
【図３】本発明の第３の実施の形態の構成図である。
【図４】本発明の第４の実施の形態の構成図である。
【図５】従来の一例の構成図である。
１０１、２０１、３０１、４０１ ソース １０２、２０２、３０２、４０２ ゲート １０３、２０３、３０３、４０３ ドレイン １０４、２０４、３０４、４０４ 細線 １０５、２０５、３０５、４０５ 基板 １０６、２０６、３０６、４０６ 埋め込み絶縁膜 １０７、２０７、３０７、４０７ 半導体層 １０８、２０８、３０８、４０８ 絶縁膜 １０９、２０９、３０９、４０９ アイランド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 49/00 Ｈ０１Ｌ 29/78 ３０１Ｊ
Claims (6)
- 【請求項１】 基板上に埋め込み絶縁膜及び半導体層が
積層され、該半導体層がドレイン及びソースとそれらの
間の細線からなる構成とされた単一電子素子において、 前記細線を電気的に縮退する程度の不純物を導入し、か
つ、複数の電気的バリア領域に挟まれた少なくとも一つ
のアイランドが存在するように形成し、前記電気的バリ
ア領域を前記細線とは電気的に絶縁されたゲートに印加
する電圧に基づき空乏化する構成としたことを特徴とす
る単一電子素子。 - 【請求項２】 前記電気的バリア領域は、前記細線の幅
を該細線の他の領域の幅に比し小さくした領域であるこ
とを特徴とする請求項１記載の単一電子素子。 - 【請求項３】 前記電気的バリア領域は、前記細線の厚
さを該細線の他の領域の厚さに比し小さくした領域であ
ることを特徴とする請求項１記載の単一電子素子。 - 【請求項４】 前記ゲートは、前記半導体層により前記
アイランドの近傍に形成されていることを特徴とする請
求項１乃至３のうちいずれか一項記載の単一電子素子。 - 【請求項５】 前記ゲートは、前記半導体層を被覆する
絶縁膜上で、かつ、前記アイランドの近傍に形成されて
いることを特徴とする請求項１乃至３のうちいずれか一
項記載の単一電子素子。 - 【請求項６】 前記アイランドは複数形成され、互いに
直列又は並列に接続されていることを特徴とする請求項
１乃至３のうちいずれか一項記載の単一電子素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8163959A JP2760345B2 (ja) | 1996-06-25 | 1996-06-25 | 単一電子素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8163959A JP2760345B2 (ja) | 1996-06-25 | 1996-06-25 | 単一電子素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012895A true JPH1012895A (ja) | 1998-01-16 |
| JP2760345B2 JP2760345B2 (ja) | 1998-05-28 |
Family
ID=15784078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8163959A Expired - Fee Related JP2760345B2 (ja) | 1996-06-25 | 1996-06-25 | 単一電子素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760345B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003524899A (ja) * | 2000-02-23 | 2003-08-19 | サントル・ナショナル・ドゥ・ラ・レシェルシュ・サイエンティフィーク | 高密度集積回路用ｍｏｓトランジスタ |
| US6955953B2 (en) | 1999-01-29 | 2005-10-18 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device having thin film transistor and capacitor |
| JP2005347765A (ja) * | 1999-08-31 | 2005-12-15 | Sharp Corp | 半導体装置及びその製造方法並びにシリコン薄膜の形成方法 |
| US7122835B1 (en) * | 1999-04-07 | 2006-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and a method of manufacturing the same |
| JP2006303018A (ja) * | 2005-04-18 | 2006-11-02 | Nippon Telegr & Teleph Corp <Ntt> | 電界変調型単電子トランジスタ |
| JP2006319038A (ja) * | 2005-05-11 | 2006-11-24 | Nippon Telegr & Teleph Corp <Ntt> | 単電子トランジスタ |
| JP2017028153A (ja) * | 2015-07-24 | 2017-02-02 | 国立研究開発法人産業技術総合研究所 | 単電子トランジスタ及びその製造方法並びに集積回路 |
| JP2018078179A (ja) * | 2016-11-09 | 2018-05-17 | 日本電信電話株式会社 | 単一電荷デバイスおよびエラー測定方法ならびにエラー訂正方法 |
-
1996
- 1996-06-25 JP JP8163959A patent/JP2760345B2/ja not_active Expired - Fee Related
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| JP2018078179A (ja) * | 2016-11-09 | 2018-05-17 | 日本電信電話株式会社 | 単一電荷デバイスおよびエラー測定方法ならびにエラー訂正方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2760345B2 (ja) | 1998-05-28 |
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