JPH02201965A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［１′７ｉ！：業上の利用分野］ 本発明は、薄いチャネル領域を有する絶縁ゲート型電界
効果半導体装晋（以下、ＩＧ−ＦＥＴと略記）およびそ
の製造方法に関するものである。

［従来の技術］ 従来のＩＧ−ＦＥＴの一例として、ｎチャネル型ＩＧ−
ＦＥＴの場合について以下に説明する。

ｐチャネル型ＩＧ−ＦＥＴの場合は、ｎ型半導体とｐ型
半導体を入れ換え、ホールと電子を入れ換え、電位の上
昇と下降を入れ換えて考えればよい。

無限に大きな半導体基板上に形成されたＩＧ−ＦＥＴの
チャネル領域における最大空乏層幅Ｗ。１ｘは、ソース
電極、ドレイン電極、半導体基板のいずれにもバイアス
を掛けない状態では以下の式で表わされる。

Ｌａｘ−（２４ｓ　”　εｏ’φｔ／ｑ　Ｎ）　”２（
１）ここＫｓに５は半導体の比誘電率、ε。は真空の話
電率、ｑは電子の電荷、φ、はフェルミレベルと真性フ
ェルミレベルの差、Ｎは活性なドーパント密度である。

近年、ＩＧ−ＦＥＴの相互コンダクタンス（ドレイン電
流をゲート電圧で微分した値）の増大、短チヤネル化等
の目的で、チャネル領域の半導体層の厚さを（１）式の
Ｗｍａｘに比べて小さくし、チャネル領域全体を空乏化
する構造がいくつか提案されている。それらの例を第１
２図〜第１４図に示す。

第１２図（ａ）および（ｂ）は、５ｏｌ（Ｓｉｌｉｃｏ
ｎ　０ｎＩｎｓｕｌａｔｏｒ）技術を用いて、厚さＤが
最大空乏層幅Ｗｍａ　ｘより小さい半導体層を、東結晶
シリコンによる半導体基板ｌｌ上に配置した酸化シリコ
ンによる絶縁物層１２上に形成し、この半導体層中にＴ
Ｇ−ＦＥＴのソース領域６．チャネル領域３．ドレイン
領域７を作り込んだものである（参考文献＝　「電子情
報通信学会技術報告」　（吉見信他、　Ｖｏｌ、ＳＤＭ
８７−１５４、ｐｐ、１３−１８））。４は酸化シリコ
ンによるゲート酸化膜１．５はポリシリコンによるゲー
ト電極、１５はゲート電極引出部である。

Ｄ？Ｗ＋ｍａｘより小さくした結果、チャネル領域３は
完全に空乏化し、空乏層中の電荷の総量はｑ　−Ｄ　−
Ｈに抑えらえれる。この効果によＤ、チャネル垂直方向
の電界が緩和され、キャリアの移動度が上昇してＩＧ−
ＦＥＴの相互コンダクタンスが増大する。

また、チャネル表面電位がソース領域６からドレイン領
域７へ向けて上昇しても、空乏層中に電荷の総ｌが増え
ないため、誘起されるキャリアの減少の程度が、無限に
大きな半導体基板上に形成されたＩＧ−ＦＥＴの場合に
比して小さい。この効果によＤ、飽和ドレイン電流か増
加し、したがって、ＴＧ−ＦＥＴの相互コンダクタンス
が増大する。

また、空乏層中の電荷の総量が一定であるため、空乏層
容量がほぼゼロと２．１−る。この効果によＤ、サブス
レッショルド係数（ドレイン電流の対数をゲート電圧で
微分した値）が小さくなＤ、ドレイン電流のオン、オフ
比が大きくなる。

以上に加えて、第１２図の構造では、Ｄを小さくした結
果、チャネル領域３が小さくなＤ、しかもゲート電８ｉ
５の近傍に位置するので、チャネル領域３に対するドレ
イン電界の影響がゲート電８ｉ５により遮蔽される。こ
の効果によＤ、チャネル長を矩＜シた時の閾値電圧の低
下や、サブスレッショルド係数の増大等のいわゆる短チ
ヤネル効果が抑制され、チャネル長の短い高性能なＩＧ
−ＦＥＴが実現可能となる。

しかし、第１２図の構造では、チャネル垂直方向の電界
の総和によりチャネル領域全体の電位が上昇するため、
ソース領域６とチャネル領域３との間のポテンシャル障
壁が低下する。このポテンシャル障壁の低下によＤ、ド
レイン近傍のインパクトイオン化で生じたホールがソー
ス領域６に流入する時Ｋｓソース領域６から多量の電子
がチャネル領域３に注入され、ドレイン耐圧が低下する
問題が生じる。

この問題の他Ｋｓ第１２図の構造では、ＳＯＩ技術が一
般に未熟なため、半導体層の結晶品質が悪い問題がある
。

第１３図は第１２図のＩＧ−ＦＥＴのチャネル領域の下
に下部ゲート電極５′を追加した構造である（関連特許
・関用敏弘、林豊、特公昭６２−１．２７０号、参考文
献・「ソリッド−ステート　エレクトロニクス　Ｊ　　
（Ｔ、Ｓｅｋｉｇａｗａ　　ａｎｄ　　Ｙ、Ｈａｙａｓ
ｈｉ、５ｏｌｉｄ−５ｔａｔｅＥｌｅｃｔｒｏｎｉｃｓ
　、Ｖｏｌ、２７　、　ｐｐ、８２７−ｐ２８　、１９
８４）　）。

第１３図の構造では、チャネル領域３が上部ゲーｈ　Ｔ
ａ電極と下部ゲート電極５′　とで挟まれているためＫ
ｓ第１２図の構造よりさらにドレイン電界の遮蔽効果が
大ぎくなＤ、よりチャネル長の短い高性能なＩＧ−ＦＥ
Ｔが実現可能である。

また、２つのゲート電極５と５′を電気的に接続するこ
とによＤ、ゲート電極５および５′　とチャネル領域３
との間の静電容重を２倍にし、相互コンダクタンスも２
倍にすることができる。

さらにまた、同様Ｋｓ２つのゲート電極５と５′　とを
電気的に接続することによＤ、チャネル領域３全体が空
乏化しうるＤの上限を第１２図の構造の場合の２倍の２
・Ｗｌｌｌｌｌｌｌとすることができる。この結果、半
導体層の薄層化等の製造工程上の困難さを緩和すること
ができる。

しかし、第１３図の構造についても、第１２図の構造と
全く同じ問題を有している。すなわち、ドレイン耐圧が
低下する問題と、半導体層の結晶品質が悪い問題を有し
ている。

第１４図は第１３図の構造をＳｏｌ技術を用いずに実現
したものである（参考文献：「第５回応用物理学関係連
合講演会講演予稿集」　（水野智久他。

Ｖｏｌ、２．ｐ、５９２，１９８８））。この場合には
、バルク結晶を加工して半導体層を作ることができるた
め、結晶品質が悪い問題は生じない。

しかもまた、第１４図の構造はチャネル領域３が半導体
基板１と接続されているためＫｓドレイン領域７の近傍
でインパクトイオン化により生じたホールは半導体基板
１へ流出する。このためドレイン耐圧が低下する問題は
起こらない。

しかし、第１４図の構造では、電流が半導体基板１の面
と垂直な方向に流れるためＫｓ通常のＩＧ−ＦＥＴを用
いた集積回路とは異なった特殊なレイアウトを必要とす
る問題がある。例５えば、複数の素子の間でソース領域
やドレイン領域を共用させて回路の占有面積を低減する
手法が使用できないにのことは設計の手間を増加させる
のみならず、集積回路全体の面積を増大させることにな
る。

さらにまた、第１４図の構造では、ソース領域６および
６′が広い面積で半導体基板１に接しているため、両者
の間の寄生容量が大きい問題がある。トランスファゲー
ト、エンハンスメント／エンハスメント型ゲート、エン
ハンスメント／デプレッション型ゲート等では、出力ノ
ードにソース領域が接続されるため、基板１との間の寄
生容量の増加は動作速度の低下等の好ましくない結果を
招ぎ、好ましくない。

［発明か解決しようとする課題］ そこで、本発明の目的は、上述の点に鑑み、第１２図お
よび第１３図に示した従来例の構造におけるドレイン耐
圧が低下する問題点と半導体層の結晶品質が悪い問題点
および第１４図の従来例の構造における特殊なレイアウ
トを必要とする問題点と寄生容量か大きい問題点を解決
するように適切な構造とした絶縁ゲート型電界効果半導
体装置およびその製造方法を提供することにある。

［課題を解決するだめの手段］ 本発明では、上述の諸問題点を以下のような手段で解決
する。

ドレイン耐圧が低下する問題点は、チャネル領域の一部
が基板半導体と接する構造とすることで、ドレイン近傍
でインパクトイオン化によって生じたホールを基板側へ
流出させることにより解決する。

半導体層の結晶品質が悪い問題点は、品質の良いバルク
半導体結晶を用いることかできるような素子構造として
、チャネル領域の一部が基板半導体と接する構造とする
ことで解決する。

特殊なレイアウトを必要とする問題点は、電流の流れる
方向（ソース領域およびドレイン領域を結ぶ方向）を基
板面と平行とすることで解決する。この状態はチャネル
領域が、ソース領域およびドレイン領域を結ぶ方向を含
む面で基板と接するような構造とすることで実現できる
。

寄生容量が大きい問題点もチャネル領域が基板と接する
部位を上記のように定めて、両者が接する面積を小さく
することで解決する。

すなわち、本発明半導体装置は、半導体基板と、半導体
基板に接した半導体ソース領域と、半導体基板に接した
半導体ドレイン領域と、半導体基板に接した半導体箱型
チャネル領域と、箱型チャネル領域の表面にゲート絶縁
；摸を介して形成されたゲート電極とを備え、箱型チャ
ネル領域は６つの面で囲まれ、箱型チャネル領域の第１
の面はソース領域に接し、第１の面に対向する箱型チャ
ネル領域の第２の面はドレイン領域に接し、ソース領域
およびドレイン領域を結ぶ方向を含む箱型チャネル領域
の第３の面は半導体基板に接し、第３の面に対向する箱
型チャネル領域の第４の面には、厚さと誘電率の比がゲ
ート絶縁膜のそれより大きい絶縁膜が形成してあＤ、箱
型チャネル領域の互いに対向する第５および第６面には
、ゲート絶縁膜が形成してあＤ、第５および第６の面の
間隔で定義される箱型チャネル領域の厚さＤ　チャネル
゛領域を構成する：Ｆ−導体の比誘電率ＫＳ、真空の誘
電率ε０．電子の単位電荷ｑ、チャネル領域を構成する
半導体のフェルミレベルと真性フェルミレベルとのエネ
ルギー差φ２．チャネル領域を構成する半導体中の活性
なドーパント密度Ｎに対して、 Ｄ　＜　（４−ＫＳ・εｏ’φｆ／ｑ　Ｎ）１／２であ
ることを特徴とする。

本発明製造方法は、半導体基板上に第１の絶縁膜を形成
する工程と、半導体基板および第１の絶縁膜を、半導体
基板面に対して垂直方向に選択的にエツチングして、半
導体基板面に対して平行方向の厚さＤが請求項１記賊の
条件を満たし、上面に第１の絶縁膜を有する凸状半導体
領域を形成する工程と、凸状半導体領域以外の半導体基
板の表面部分に第２の絶縁膜を形成する工程と、凸状半
導体領域の側面にゲート絶縁膜を形成する工程と、ゲー
ト絶縁膜の上にゲート電極を選択的に形成する工程と、
ゲート電極に覆われた部分以外の凸状半導体領域にドー
パントを導入してソース領域およびドレイン領域を形成
する工程とを備えたことを特徴とする。

また、本発明製造方法は、半導体基板を半導体基板に対
して垂直方向に選択的にエツチングして、半導体基板の
表面に対して平行方向の厚さＤが請求項１記載の条件を
満たす凸状半導体領域を形成する工程と、凸状半導体領
域の側面以外の凸状半導体領域の上面および半導体基板
の表面に絶縁膜を形成する工程と、凸状半導体領域の側
面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上
にゲート電極を選択的に形成する工程と、ゲート電極に
覆われた部分以外の凸状半導体領域にドーパントを導入
してソース領域およびドレイン領域を形成する工程とを
備えたことを特徴とする。

［作　用］ 本発明によれば、ドレイン耐圧低下の問題なしＫｓチャ
ネル領域全体が空乏化する薄層のＩＧ−ＦＥＴの利点、
すなわち、相互コンダクタンスの増加。

サブスレッショルド係数の低減、短チヤネル効果の抑制
等を実現できる。

本発明では、品質の良いバルク半導体結晶を使うことが
できるため、素子特性は良好である。

本発明では、電流の流れる方向が基板面と平行であるた
め、高密度に素子を配置することが可能である。

加えて、本発明によれば、素子が基板と接している面積
は小さく、寄生容量の増加も少ない。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

以下に示す実施例では、半導体材料としてシリコン（以
下、Ｓｉと略記）を用いているが、本発明はＳｉに限ら
ず、ゲルマニウム（Ｇｅ）、砒化ガリウム（ＧａＡｓ）
　、燐化インジウム（ＩｎＰ）等の他の半導体材料にも
適応し５うることは言うまでもない。実施例で用いてい
る酸化膜、窒化膜等も機能的に同等ならば他の材料でも
構わない。メタルも金属的性質を有する材料一般を指し
ておＤ、高濃度にドーピングした半導体、シリサイド等
もこの範鴫に入る。さらにまた、以下ではｎチャネル型
を中心に扱うか、逆極性のドーパントを用いれば、ｐチ
ャネル型のＴＧ−ＦＥＴをも作り得ることも論を待たな
い。また、チャネル領域のドーパントをソース。

ドレインと同極性にすれば、−数的な反転型の動作では
なく、蓄積型の動作も可能であるが、以下では特に区別
して説明は行わない。

実施例１： 第１図（ａ）〜（ｅ）　に本発明の第１実施例を示す。

第１図（ａ）は基板面に垂直な方向から見た平面的なレ
イアウト図、第１図（ｂ）は層間の絶縁膜８を取り除い
た状態で見た側面図、第１図（ｃ）は第１図（ｂ）中の
ｃ−ｃ’線で基板面と平行に切断した断面図、第１図（
ｄ）は第１図（ａ）中のａ−ａ′線で基板面に垂直に切
断した断面図、第１図（ｅ）は第１図（ａ）中のｂ−ｂ
’線で基板面に垂直に切断した断面図である。第１図（
ｔｌ）に示した凡例にある活性Ｓ１とは、ソース領域、
チャネル領域、ドレイン領域をまとめて指す。ポリＳ１
とは、高濃度にドーピングされた多結晶ＳｉであＤ、本
実施例ではゲート電極５とゲート電極引出し部１５に用
いられている。コンタクトホールとは、ソース領域６．
ドレイン領域７．ゲート電極引出し部１５をそれぞれメ
タル配線層２６．２７．２５に電気的に接続するために
層間の絶縁膜８に開けられた穴である。

第１図（ａ）〜（ｅ）　　に示すようＫｓ本実施例のＩ
Ｇ−ＦＥＴは、単結晶Ｓｉ基板１に対して垂直に配置し
た高さＨ１厚さＤの薄い板状のＳｉ９の中に形成されて
いる。すなわち、基板１に接し、かつ、この基板１に対
して垂直に配置された薄い板状Ｓｉ９の両端にソース領
域６およびドレイン領域７を設け、中央部はその側部に
酸化Ｓｉによるゲート絶縁＠４を形成し、その頂部に厚
さと誘電率の比がゲート絶縁膜４のそれより大きい絶縁
膜１４を形成し、そのゲート絶縁膜４および絶縁膜１４
を覆ってポリＳｉによるゲート電極５を設ける（第１図
（Ｃ）。

（ｄ）参照）６ゲート電極５の電極引出し部Ｉ５にはメ
タル配線層２５を接続する（第１図（ｄ）参照）。

ソース領域６およびドレイン領域７にはメタル配線層２
６および２７を、それぞれ、接続する（第１図（ｃ）お
よび（ｅ）参照）。２は素子間分離用のフィールド酸化
膜、例えば酸化Ｓ１膜であＤ、この膜２に形成された開
口を介して上述の薄い板状Ｓｉ９は基板１と接している
。

以上の構造によりて、ゲート酸化膜４により限騨された
箱型チャネル領域３は、６つの面で囲まれておＤ、その
第１の面はソース領域６に接し、第１の面と対向する第
２の面はドレイン領域７と接している。ソース領域６お
よびドレイン領域７を結ぶ方向を含む第３の面は基板１
に接している。このＳ３の面と対向する第４の面には、
厚さと誘電率の比がゲート酸化膜４のそれより大きい酸
化膜が形成してあＤ、互いに対向する第５および第６の
面はゲート絶縁膜４が形成しである。その結果、板状Ｓ
ｉ上面の閾値電圧は側面の閾値電圧より充分に大きくな
Ｄ、形成された素子のサブスレッショルド特性が土面の
チャネル電流の影響を受けて劣化する現象が防止される
。

上記第５および第６の面の間隔で定義される箱型チャネ
ル領域３の厚さＤは、 Ｄ＜（４・に５・６０・φ／ｑ　Ｎ　）　Ｉ　／　２と
する。ここで、に５はチャネル領域３を構成する半導体
の比導電率、ｃｏは真空の誘電率、ｑは電子の単位電荷
、φ、はチャネル領域３を構成する半導体のフェルミレ
ベルと真性フェルミレベルとのエネルギー差、Ｎはチャ
ネル領域３を構成する半導体中の活性ドーパント密度で
ある。

板状Ｓｉの厚さＤは、板状Ｓｉ９の両側面から延びる空
乏層が互いに接するのに充分なだけ薄くしである（Ｄ〈
２・Ｗ、ｌ１ａｘ）ので、チャネル領域３全体が空乏化
している。その結果、チャネル面垂直方向の電界が緩和
してキャリアの移動度が増加する。

また、空乏層中の電荷の総工が固定されているので、チ
ャネル表面電位・がソース領域６からドレイン領域７へ
向けて上昇しても、誘起されるキャリアの減少の度合が
ノ］−さく、したがって飽和ドレイン電流が増加する。

同じく、空乏層中の電荷の総ヱが固定されているので、
空乏層容量がほぼゼロとなりサブスレ、シショルド係数
が小さくなる。

以上のチャネル領域の空乏化の効果によＤ、本実施例の
ＩＧ−ＦＥＴは、相互コンダクタンスが大きく、かつ、
電流のオン／オフ比も大きくとれ、高性能である。

さらＫｓチャネル領域３かデー１−電極５に挟まれてい
るため、ドレイン電界の影σがチャネル領域に及びにく
い。このため短チャ木ル効果が防止され、！！細で高性
能な素子が実現される。

また、第１図（ｄ）および（ｅ）の断面図より分かる通
Ｄ、本実施例のＩＧ−ＦＥＴのソース領域６．チャネル
領域３およびドレイン領域７は、それぞれの領域の下部
でＳｉ基板１と接している。これによりドレイン近傍で
インパクトイオン化によって発生したホールは速やかに
Ｓｉ基板、１に流れるため、活性Ｓｉ領域が電気的に浮
遊状態にあるｓｏｒ上のＩＧ−ＦＥＴの場合Ｋｓこれま
で問題となっていたドレイン耐圧の低下が生しない。

さらにまた、各領域かＳｉ基板１と接している部分の幅
がＤ以下と非常に狭いので、対基板間の寄生容量は小さ
く、本実施例のＴＧ−ＦＥＴは高速で動作することが期
待できる。

さらに加えて、本実施例のＩＧ−ＦＥＴは、板状Ｓｉ９
の側面をチャネル面として利用しているので、基板面垂
直方向から見た平面的な寸法は小さくても、実効的なチ
ャネル幅は大きくとれ、集積度の向上を図ることができ
る。しかもまた、電流が流れる方向は基板面に平行であ
Ｄ、第１図（ａ）からも分かるようＫｓ素子の平面レイ
）′ウドは、広くＬＳＩに使われているＩＧ−ＦＥＴの
ものと基本的に同じでよく、バタン設計上の困難も少な
い。

及五皿且二 第２図（ａ）　、　（ｂ）Ｋｓ第１図示の素子を複数個
並列に接続した第２実施例の平面レイアウト図およびａ
−ａ’　線およびｂ−ｂ’線断面図を、それぞわ、示す
。ここでは、基板１に対して垂直に複数の薄い板状Ｓｉ
９を配置し、各板状Ｓｉ９に第１実施例と同様のＩＧ−
ＦＥＴの各ソース領域６．ドレイン領域７およびゲート
電極５をメタル配線層２６．２７および２５によＤ、そ
れぞれ、共通に接続する。

本発明のＩＧ−ＦＥＴでは、実効的なチャネル幅は２・
Ｈ→ＤであＤ、Ｄは既述の通り空乏化の条件（Ｏ〈２・
Ｌａｘ）で制限されているので、基板面に垂直な方向か
らみた平面的な素子寸法を大ぎくして実効的チャネル幅
を任意に大きくすることはできない。しノかし、第２図
に示したような構造を採ることによＤ、チャネル幅の大
きい素子を得ることができる。しかも、本発明のＩＧ−
ＦＥＴは板状Ｓｉ９の側面をチャネル面として利用して
いるので、第２図に示したようＫｓ近接した間隔で複数
個の板状Ｓｉ９を並列接続することによって小さな平面
的な面積の中に極めて大ぎな実効的チャネル幅を有する
素子を実現できる。

次Ｋｓ第３図および第４図を参照１７て、本発明製造方
法の一実施例を、実施例１のＩＧ−ＦＥＴを製造する場
合について説明する。

本例では、ｎチャネル型ＭＯ５ＦＥＴを想定しているの
で、出発材料はｐ型Ｓｉ単結晶基板である。チャネル面
の結晶学的な面方位は、平面的なレイアウトバタンの向
きを変えることによフても選択できるので、基板単結晶
の面方位も種々の選択が可能である。

第３図（ａ）　〜（ｈ）および第４図（ａ）　〜（ｈ）
は、それぞれ、ｃ−ｃ’　線およびａ−ａ’線断面を示
し、これら断面図を用いて製造工程を順を追って説明す
る。

（１）単結晶Ｓｉ基板１の表面に厚さ１００から５００
ｒ＋ｍの酸化膜１４を熱酸化により形成し、さらに酸化
膜１４の上に窒化膜６２をＣＶＤ法で厚さ１００から２
００ｎｍだけ堆積した。次Ｋｓ窒化膜６２．酸化膜１４
およびＳｉ基板１に対して、単一のレジストパターンを
マスクにして、方向性エツチングを行い、第３図（ａ）
および第４図（ａ）に示す凸状あるいは板状Ｓｉ９の構
造を得た。Ｓｉ基板の方向性エツチングはＲＩＥ等のド
ライエッヂングでもよいが、（１１０）面のＳｉ基板を
用い、ソース領域およびドレイン領域を結ぶ方向を［１
，１，２］　とするならば、水酸化カリウム（ＫＯＨ）
水溶液等による異方性ウェットエツチングを用いること
もできる。

（２）板状Ｓｉ９の表面に薄い酸化膜６３を形成し、そ
の上に窒化膜６４を被覆性良く堆積した。この後に窒化
膜６４および酸化膜６３に対して方向性エツチングを行
い、第３図（ｂ）および第４図（ｂ）の形状を得た。引
続き、イオン注入によりチャネルカット用のｐ型ドーパ
ントを基板１の表面に導入した。

（３）板状Ｓｉ９の周りに付いた窒化膜６２および６４
をマスクにして、基板１の平面部分を厚さ２００から６
００ｎｍだけ選択的に熱酸化してフィールド酸化膜２を
形成した。ついで、窒化膜６２および６４を熱燐酸で除
去した後、板状Ｓｉ９を覆う薄い酸化＠６１および６３
を除去して、第３図（Ｃ）および第４図（ｃ）に示す構
造を得た。

（４）板状Ｓｉ９の露出側面に厚ざ３から２５ｎｍの薄
いゲート酸化膜４を熱酸化により形成し、その上にＣＶ
Ｄ法で高濃度にドーピングした多結晶Ｓｔを堆積させて
多結晶Ｓｉ層５を形成し、第３図（ｄ）および第４図（
ｄ）の構造をｉりた。

（５）多結晶Ｓｉ層５を、レジストバタンをマスクに用
いて方向性エツチングして、第３図（ｅ）および第４図
（ｅ）に示すようＫｓゲート電極５とゲート電極引出し
部１５を形成した。このとき、板状Ｓｉ９の側面に付着
した多結晶Ｓｉ５を完全に除去するため、下地となる酸
化膜２．１４が部分的に露出しても、長時間のオーバエ
ツチングを行っているが、酸化膜２．１４は共に充分厚
いため、問題は生じない。その後、斜め方向からのイオ
ン注入や高濃度にドーピングした酸化膜からの同相拡散
等の手法を用いて、板状Ｓｉ９Ｋｓ高濃度にｎ型にドー
ピングされたソース領域６およびドレイン領域７を形成
した。

（６）層間の絶縁膜８を堆積し、熱処理による絶縁膜自
身の流動化や、塗布したレジストとの等速エッチバック
等の手法で絶縁膜表面を平坦にして、第３図（ｆ）およ
び第４図（ｆ）の構造を得た。

（７）第３図（ｇ）および第４図（ｇ）に示すようＫｓ
コンタクトホール６５．６６および６７をゲート電極引
出し部１５．ソース領域６およびドレイン領域７Ｋｓそ
れぞれ対応して形成した。

（８）これらコンタクトホール５５．６８および５７内
にメタルを堆積し、ついで、レジストパターンをマスク
にしてエツチングを行ってメタル配線層２５゜２６およ
び２７を形成し、第３図（ｈ）および第４図（ｈ）　に
示すＩＧ−ＦＥＴの構造を得た。

次Ｋｓ第３図（ｃ）および第４図（ｃ）に示す構造を得
る他の製造方法を説明する。第５図（ａ）〜（ｃ）は各
製造工程で得られる構造のａ−ａ’　線断面を示す。

（１）　Ｓｉ基板を方向性エツチングして第５図（ａ）
　に示す構造を得る。板状Ｓｉ９の上面には何も付着し
ていない。

（２）表面に酸化膜６３を形成し、形成した酸化膜６３
の上Ｋｓ窒化膜６４を被覆性よく堆積させる。その後、
これら酸化膜６３、窒化膜６４を方向性エツチングし、
第５図（ｂ）に示す構造を得る。板状Ｓｔ上面の窒化膜
は除去されている。

（３）通訳酸化して板状Ｓｉ上面に厚い酸化膜１４を形
成し、ついで、基板の平面部分を選択的に熱酸化してフ
ィールド酸化膜２を形成し、その後、窒化膜６イと酸化
膜δ３を除去して第５図（ｃ）に示す構造を得る。

なお、本発明のＩＧ−ＦＥＴでは、板状Ｓｉ９の高さＨ
以上に深いコンタクトホールにメタルを埋め込まねはな
らないので、メタルの堆積方法としては、埋め込み特性
に優れる減圧ＣＶＤ法等を用いるのが望ましい。減圧Ｃ
ＶＤ法による多結晶Ｓｉは、埋め込み特性の優れた材料
として知られているので、高濃度にドーピングした低抵
抗の多結晶Ｓｉをコンタクトホールに埋めておき、層間
絶縁＠８の表面でメタル配線層と接続してもよい。この
ようにして得られる構造のｂ−ｂ’線断面を第６図に示
す。

あるいはまた、ゲート電極の多結晶Ｓｉとソース。

ドレインのドーパントの極性が同一である場合、多結晶
Ｓｉとメタルを順次堆積して２層同時に配線層としてエ
ツチング加工し、工程を簡略化することもできる。この
ようにして得られる構造のｂ−ｂ′線断面を第７図に示
す。

実施例３： 第８図（ａ）〜（ｅ）に本発明の第３実施例を示す。第
８図（ａ）は基板面に垂直な方向から見た平面的なレイ
アウト図、第８図（ｂ）は層間の絶縁膜８を取り除いた
状態で見た側面図、第８図（ｃ）は第８図（ｂ）中のｃ
−ｃ’　線で基板面と平行に切断して示す断面図、第８
図（ｄ）は第８図（ａ）中のａ−ａ　　線で基板面に垂
直に切断して示す断面図、第８図（ｅ）は第８図（ａ）
中のｂ−ｂ’線で基板面に垂直に切断して示す断面図で
ある。第８図（ｆ）　　に示す凡例にある活性Ｓｉとは
、ソース領域６、チャネル領域３およびドレイン領域７
をまとめて指す。ポリＳｉとは、高濃度にドーピングさ
れた多結晶Ｓｉである。本実施例でポリＳｔは、ゲート
電極に用いられる他Ｋｓソース領域６およびドレイン領
域７に対するドーパントの拡散源ならびにそれらの領域
６および７からメタル配線層２６および２７へ、それぞ
れつながる引出し電極１６．１７として用いられる。以
下では、ソース領域６の引出し電極として用いられるボ
ワＳｉをソースポリＳ１．１、レイン領域７の引出し電
極として用いられるポリＳｉをドレインポリＳｉと略記
する。

この第３実施例は、基板面に対して垂直に形成された凸
状あるいは板状ＳｉＱ中に素子を形成する構造は第１実
施例と同揉であＤ、したがって、板状Ｓｉ９のＨさＤが
薄いのでチャネル領域３全体が空乏化して性能が上がる
。壱、チャネル領域３が基板１と接続している点、基板
面と平行な方向に電流を流す点などの基本的な利点は第
１実施例の場合と同じである。

第１実施例との主な相違点は、本実施例では、活性Ｓｔ
領領域エツチング、ゲート電極用ポリＳｉのエツチング
の２工程で、活性Ｓ【、ゲート電極およびコンタクトの
３者の位置関係が定まＤ、リソグラフィやエツチング等
における加工ばらつきに対する余裕度が大きいことであ
る。また、本実施例では、活性Ｓｔの直上でメタル配線
層２５とのコンタクトをとるようにしたので、ゲート電
極引出し部が不要であＤ、それだけ面積の有効利用がで
きる点である。さらＫｓ第１の実施例ではソースコンタ
クトホール６６、ドレインコンタクトホール６７（第９
図（ｇ）参照）を開口する時Ｋｓエツチング停止層が無
いため、コンタクトホールが下地のＳｉ基板１に達しな
いように制御するのが困難であったが、本実施例ではこ
の問題も生じない。

本実施例では、ソースポリ５ｉ１６およびドレインポリ
５ｉ１７をフィールド絶縁膜２上の配線層として使用で
きる利点もある。

以下、第９図（ａ）〜（ｉ）および第１θ図（ａ）〜（
ｉ）を用いて、Ｓ３実施例のＩＧ−ＦＥＴを製造する工
程の一実施例を順を追って説明する。

（１）第９図（ａ）〜（ｃ）および第１０図（ａ）　〜
（ｃ）に示すフィールド酸化膜２の形成に至るまでの工
程は、第３図（ａ）〜（Ｃ）および第４図（ａ）〜（Ｃ
）に示した第１実施例の場合と全く同じとした。

（２）第９図（Ｃ）および第１０図（Ｃ）の状態で、熱
酸化により３から２５ｎｍの薄いゲート酸化膜４を形成
し、その上にＣＶＤ法で高濃度にドーピングした多結晶
Ｓｊ５を堆積して第９図（ｄ）および第１０図（ｄ）の
構造を得た。

（３）多結晶Ｓｉ５を、レジストパターンをマスクにし
て方向性エツチングし、ゲート電極、ソースポリＳｉお
よびドレインポリＳｉになる部分を第９図（ｅ）および
第１Ｏ図（ｅ）　　に示すように形成した。この後、斜
め方向からのイオン注入や高濃度にドーピングした酸化
膜からの固相拡散等の手法を用いて、多結晶Ｓｉでマス
クされた部分以外にソース領域６およびドレイン領域７
の高濃度口３領域を形成した。

（４）層間の絶縁膜８を堆積し、熱処理による絶縁膜自
身の流動化や、塗布したレジストとの等速エッチパック
等の手法で絶縁膜表面を平坦にし、さらに適量の層間膜
８のエツチングを追加してポリＳｉ５の上端部を露出さ
せて第９図（ｆ）および第１θ図（ｆ）に示す構造を得
た。

（５）ゲート電極５をレジストマスクで覆い、ソースポ
リＳｉおよびドレインポリＳｔになる部分に埋め込まれ
たゲート電極用ポリＳｔを除去した。その後、ソース領
域およびドレイン領域上に形成されているゲート酸化膜
４を除去して、第９図（ｇ）　および第１Ｏ図（８）の
構造を得た。

（６）ゲート電極用ポリＳｔを除去した部分にソースポ
リ５ｉ１６およびドレインポリ５ｉ１７のためのポリＳ
ｉを堆積した。その後、このポリＳｉをエッチバックし
て、層間膜８の表面を露出させ、第９図（ｈ）および第
１０図（ｈ）の構造を得た。ここて、熱処理を行い、ソ
ースポリ５ｉ１６およびドレインポリ５ｉ１７からドー
パントを拡散させて、既に形成したソース領域６および
ドレイン領域７の高濃度ｎ゛領域ソースポリ５ｉｌｌｉ
およびドレインポリ５ｉ１７とを電気的に接続した。

（７）最後ＫｓポリＳｉ５．１６および１７の上Ｋｓそ
れぞれ、メタル配線層２５．２６および２７を堆積、加
工して、第９図（ｉ）　および第１Ｏ図（ｉ）　　に示
すＩＧ−ＦＥＴの構造を得た。

なお、第１実施例でも説明したが、ソースポリ５ｉ１６
およびドレインポリ５ｉ１７とゲート電極用ポリＳｉ５
のドーパントの極性が同一である場合は、上記工程（６
）において、ポリＳｔを堆積した後Ｋｓエッチバックを
行わず、直ちにメタルを堆積し、ついで、ポリＳｉ５と
メタル２５とを重ねて加工して配線層を形成すれば、工
程が簡略化される。この場合のａ−ａ’　線断面図は第
１１図（ａ）に示すようになＤ、ｂ−ｂ’線断面図は第
１１図（ｂ）のようになる。

［発明の効果］ 以上から明らかなようＫｓ本発明では、凸状あるいは板
状の半導体領域を基板上に垂直に配設し、その板状半導
体領域において、活性領域がソース領域およびドレイン
領域を結ぶ方向を含む幅の狭い面で半導体基板と接する
構造とするようにしたので、チャネル領域の厚さを薄く
でき（Ｄ〈２・Ｗ□Ｘ）　チャネル領域全体が空乏化す
るＩＧ−ＦＥＴを半導体基板上に形成することが可能と
なる。この結果、本発明によれば、ドレイン耐圧の低下
の問題を起こさず、相互コンダクタンスが大きく、サブ
スレッショルド係数が小さく、寄生容量が小さく、短チ
ヤネル化が可能で、かつ、より高密度に実装できる高性
能ＴＧ−ＦＥＴを提供することができる。

加えて、本発明では、単結晶Ｓｉなどの半導体基板をエ
ツチングして凸状半導体領域を形成しておＤ、従来のよ
うな結晶品質の問題なしＫｓかつ工程の各々自体は通常
良く用いられている手法を用いておＤ、しかも製造工程
数の増大を伴うことなく、＋Ｇ−ＦＥＴを！！！造でき
る。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）　、　（ｃ）　、　（ｄ）お
よび（ｅ）は、それぞれ、本発明の第１実施例のＩＧ−
ＦＥＴを示す平面レイアウト図１層間膜８を除去した状
態の側面図、第１図（ｂ）におけるＣ−Ｃ’線断面図、
第１図（ａ）におけるａ−ａ’線断面図および同じ＜ｂ
−ｂ’線断面図、 第１図（ｆ）は第１図（ａ）〜（ｅ）の各部の凡例の説
明図、 第２図（ａ）および（ｂ）は、第１実施例に示した素子
を複数個並列に接続した本発明第２実施例の平面レイア
ウト図およびそのａ−ａ′線断面図、 第２図（Ｃ）はその各部表現の説明図、第３図（ａ）〜
（ｈ）および第４図（ａ）〜（ｈ）は、それぞれ、本発
明の第１実施例のＩＧ−ＦＥＴの製造工程途中の状態に
おいてＣ−Ｃ′線およびａ−ａ線に沿って切断して示す
断面図、 第５図（ａ）〜（Ｃ）は第３図（Ｃ）および第４図（Ｃ
）に示す構造を別の方法で得た各工程におけるａ−ａ′
線断面図、 第６図は第１実施例において別のコンタクト形成法によ
り得た構造のｂ−ｂ’線断面図、第７図は第１実施例に
おいてさらに別のコンタクト形成法により得た構造のｂ
−ｂ’線断面図、 第８図（ａ）　、　（ｂ）　、　（ｃ）　、　（ｄ）お
よび（ｅ）は、それぞれ、本発明の第３実施例のＩＧ−
ＦＥＴの平面レイアウト図１層間膜８を除去した状態の
側面図、ｃ−Ｃ′線断面図、ａ−ａ’線断面図およびｂ
−ｂ’線断面図、 第８図（ｆ）は第８図（ａ）〜（ｅ）の各部の凡例の説
明図、 第９図（ａ）〜（ｉ）および第１０図（ａ）〜（ｉ）は
、それぞれ、本発明の第３実施例のＩＧ−ＦＥＴの製造
工程途中の状態におけるｃ−ｃ’　線およびａ−ａ線断
面図、 第１１図（ａ）および（ｂ）は第３実施例において別の
コンタクト形成法により得た構造のそれぞれａａ、　ｊ
線断面図およびｂ−ｂ’線断面図、第１２図（ａ）およ
び（ｂ）は従来のＩＧ−ＦＥＴの一例を示す、それぞれ
、平面図およびそのｃ−ｃ’線断面図、 第１３図は別の従来構造によるＩＧ−ＦＥＴを示す断面
図、 第１４図はさらに別の従来構造によるＩＧ−ＦＥＴを示
す断面図である。 １・・・単結晶Ｓｔ基板、 ２・・・フィールド酸化膜、 ３・・・チャネル領域、 ４．４′　・・・ケート酸化膜、 ５．５′　・・・ゲート電極用ポリＳｉ、６・・・ソー
ス領域、 ７・・・ドレイン領域、 ８・・・層間の絶縁膜、 ９・・・板状Ｓｔ。 １１・・・Ｓｏｌの支持基板、 １２・・・ＳＯＩの下地絶縁膜、 １４・・・ゲート酸化膜より充分厚い酸化膜、１５・・
・ゲート電極引出し部、 １６・・・ソース領ｊ４の引出し電極（ソースポリＳｉ
と略記）、 １７・・・ドレイン領域の引出し電極（ドレインポリＳ
ｉと略記）、 ２５・・・ゲート電極とつながるメタル配線層、２６・
・・ソース領域とつながるメタル配線層、２７・・・ド
レイン領域とつながるメタル配線層、６１．６３・・・
薄い酸化膜、 ８２．６４・・・酸化のマスクとなる窒化膜、６５・・
・ゲートコンタクトホール、 ６６・・・ソースコンタクトホール、 ６７・・・ドレインコンタクトホール。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板と、 該半導体基板に接した半導体ソース領域と、前記半導体
   基板に接した半導体ドレイン領域と、前記半導体基板に
   接した半導体箱型チャネル領域と、前記箱型チャネル領
   域の表面にゲート絶縁膜を介して形成されたゲート電極
   とを備え、 前記箱型チャネル領域は６つの面で囲まれ、前記箱型チ
   ャネル領域の第１の面は前記ソース領域に接し、前記第
   １の面に対向する前記箱型チャネル領域の第２の面は前
   記ドレイン領域に接し、前記ソース領域および前記ドレ
   イン領域を結ぶ方向を含む前記箱型チャネル領域の第３
   の面は前記半導体基板に接し、前記第３の面に対向する
   前記箱型チャネル領域の第４の面には、厚さと誘電率の
   比が前記ゲート絶縁膜のそれより大きい絶縁膜が形成し
   てあり、前記箱型チャネル領域の互いに対向する第５お
   よび第６面には、前記ゲート絶縁膜が形成してあり、前
   記第５および第６の面の間隔で定義される前記箱型チャ
   ネル領域の厚さＤ、前記チャネル領域を構成する半導体
   の比誘電率Ｋ＿ｓ、真空の誘電率ε＿ｏ、電子の単位電
   荷ｑ、前記チャネル領域を構成する半導体のフェルミレ
   ベルと真性フェルミレベルとのエネルギー差φ＿ｆ、前
   記チャネル領域を構成する半導体中の活性なドーパント
   密度Ｎに対して、 Ｄ＜（４・Ｋ＿ｓ・ε＿ｏ・φ＿ｆ／ｑＮ）＾１＾／＾
   ２であることを特徴とする半導体装置。
2. （２）半導体基板上に第１の絶縁膜を形成する工程と、 前記半導体基板および前記第１の絶縁膜を、前記半導体
   基板面に対して垂直方向に選択的にエッチングして、前
   記半導体基板面に対して平行方向の厚さＤが請求項１記
   載の条件を満たし、上面に前記第１の絶縁膜を有する凸
   状半導体領域を形成する工程と、 前記凸状半導体領域以外の前記半導体基板の表面部分に
   第２の絶縁膜を形成する工程と、 前記凸状半導体領域の側面にゲート絶縁膜を形成する工
   程と、 前記ゲート絶縁膜の上にゲート電極を選択的に形成する
   工程と、 前記ゲート電極に覆われた部分以外の凸状半導体領域に
   ドーパントを導入してソース領域およびドレイン領域を
   形成する工程と を備えたことを特徴とする半導体装置の製造方法。
3. （３）半導体基板を当該半導体基板に対して垂直方向に
   選択的にエッチングして、前記半導体基板の表面に対し
   て平行方向の厚さＤが請求項１記載の条件を満たす凸状
   半導体領域を形成する工程と、 前記凸状半導体領域の側面以外の前記凸状半導体領域の
   上面および前記半導体基板の表面に絶縁膜を形成する工
   程と、 前記凸状半導体領域の側面にゲート絶縁膜を形成する工
   程と、 前記ゲート絶縁膜の上にゲート電極を選択的に形成する
   工程と、 前記ゲート電極に覆われた部分以外の凸状半導体領域に
   ドーパントを導入してソース領域およびドレイン領域を
   形成する工程と を備えたことを特徴とする半導体装置の製造方法。