JPH1013217A - 受信クロック再生方法 - Google Patents

Abstract

(57)【要約】 【課題】ＤＳＰを使用して二値ＤＰＬＬによる受信クロ
ック再生を行う際、サンプリングの割り込みによるスル
ーレート劣化を軽減し、同期引き込みを高速化する。 【解決手段】受信信号を二値に量子化するゼロクロス検
出器１、量子化された受信信号をサンプリングするフリ
ップフロップ２、シリアル入出力ポートを有するＤＳＰ
３、ＤＳＰ３がシリアル入出力ポートからサンプリング
データを１６ビット単位で受信するための同期パルス生
成部４、ＤＳＰ３に対して累積区間を与えるためのタイ
マ５、クロック源の水晶発振器６、ＤＳＰ３からの制御
出力により出力の位相制御可能であり受信クロックを出
力する分周器７で構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルＰＬＬ
に関し、主としてディジタルデータ通信のビット同期方
法に関する。

【０００２】

【従来の技術】ＤＳＰ（ディジタルシグナルプロセッ
サ）の動作の高速化、低価格化により、その用途は多様
化しており、一つのＤＳＰで複数のタスクを実現するこ
とも多い。ここでは、ディジタルデータ通信における受
信クロック再生のタスクをＤＳＰに取り込むことを考え
る。

【０００３】ディジタルデータ通信でビット同期、即ち
受信クロック再生のために二値量子化ＤＰＬＬ（ディジ
タル位相ロックループ）を用いることが多い。二値量子
化ＤＰＬＬについての詳細な説明は他の文献（株式会社
トリケップス 「ディジタルＰＬＬの基礎と応用」 平
成２年７月４日発行 ２７頁〜３０頁 等）に委ねるこ
ととし、ここでは本発明と比較するために必要な事項の
みを簡単に説明する。

【０００４】最も基本的な二値ＤＰＬＬの構成は図６に
示される。入力信号及び出力信号は０又は１の値をとる
方形波とし、二値位相比較器２１は入力信号の立ち上が
りの時点で出力信号が０であれば“遅れ”、１であれば
“進み”とし、入力信号の毎立ち上がりの度にランダム
ウォークフィルタ２２に“進み”又は“遅れ”の情報を
伝達する。ランダムウォークフィルタ内の可逆カウンタ
２３は、二値位相比較器２１からの情報が“進み”であ
れば加算、“遅れ”であれば減算し、カウンタ値が設定
された最大値となれば−１、最小値となれば＋１の制御
信号を発生し、同時にカウンタ値を最大値及び最小値の
中間の値にセットされる。位相制御器２４ではクロック
源２５からの信号に対してランダムウォークフィルタ出
力に基づいて１パルスの付加または除去を行い、分周器
２６で分周を行う。この方法では位相制御時の制御量は
一定であり、出力信号の安定度を高くするには制御量を
あまり大きくできないため、同期引き込み時間は長くな
ってしまう。

【０００５】またここで、図６中の二値位相比較器２１
とランダムウォークフィルタ２２の部分をＤＳＰに取り
込むような場合には、ＤＳＰに対して割り込みを発生
し、その度に入力信号をサンプリングすればよいが、あ
る程度高い精度を得るためには割り込み間隔を短くせざ
るを得ない。しかし、割り込み時にＤＳＰはアキューム
レータやレジスタ等の退避に時間を割かれるから、あま
り短い間隔で割り込みをかけるとスルーレートが著しく
劣化する。

【０００６】

【発明が解決しようとする課題】ディジタルデータ通信
で、ＤＳＰを使用して二値ＤＰＬＬによる受信クロック
再生を行う際、同期引き込みを高速化し、さらにサンプ
リングの割り込みによるスルーレート劣化を軽減する。

【０００７】

【課題を解決するための手段】受信機内部再生受信クロ
ックを得るために、外部からの制御情報により位相制御
可能な分周器を設け、分周器で水晶発振器の出力を分周
する。この分周器は受信クロック及び受信クロックの１
６倍の周波数である１６倍クロックを生成する。雑音を
含んだ受信信号をコンパレータを使用したゼロクロス検
出器により正及び負の二値に量子化し、１６倍クロック
でサンプリングする。これをプロセッサのシリアル入出
力ポートを使用してプロセッサに伝達する。プロセッサ
内部では、サンプリングされたデータが正から負或いは
負から正に遷移した時刻と、これと最も近い受信クロッ
クの立ち上がり時刻との差分を求める。差分は受信クロ
ックの周期をＴとすれば最大８Ｔ／１６から最小−７Ｔ
／１６までの値とする。さらにプロセッサ内部では、求
めた差分には受信信号中に含まれる白色雑音による誤差
成分を緩和するために、求めた差を一定時間累積し位相
誤差情報とする。この位相誤差情報に基づきプロセッサ
から分周器に対して位相制御情報を出力し、受信クロッ
クの位相を制御する。

【０００８】

【発明の実施の形態】以下に振幅変調による１６ｋｂｐ
ｓのディジタルデータ通信の受信クロック再生に本発明
を適用した実施例を説明する。

【０００９】図１は受信クロック再生部全体の概略図で
あり、振幅復調された受信信号を二値に量子化するゼロ
クロス検出器１、量子化された受信信号を２５６ｋＨｚ
でサンプリングするフリップフロップ２、内部の処理単
位が１６ビットであってシリアル入出力ポートを有する
ＤＳＰ３、ＤＳＰ３がシリアル入出力ポートからサンプ
リングデータを２５６ｋｂｐｓで１６ビット単位で受信
するための同期パルス生成部４、ＤＳＰ３に対して累積
区間を与えるためのタイマ５、クロック源の１６．３８
４ＭＨｚ水晶発振器６、ＤＳＰ３からの制御出力により
出力の位相制御可能であり１６ｋＨｚ受信クロックを出
力する分周器７で構成される。

【００１０】図２にゼロクロス検出器１の回路構成を示
す。入力信号が０Ｖより高いときは出力は論理負
（“０”）、０Ｖより低いときは論理正（“１”）を出
力する。

【００１１】ゼロクロス検出器により二値に量子化され
た受信信号をフリップフロップ２に入力し、分周器７よ
り得られた２５６ｋＨｚクロックでサンプリングし、Ｄ
ＳＰ３のシリアル入出力ポートに対し２５６ｋｂｐｓで
伝送する。ＤＳＰ３のシリアル入出力ポートは、同期パ
ルス生成部より与えられる正パルスの直後のビットを先
頭に１６ビット単位で、伝送されたデータを受信する
（ＭＳＢファースト）。同期パルス生成部の出力パルス
と１６ｋＨｚ受信クロック、２５６ｋＨｚクロックとの
関係を図３に示す。

【００１２】ＤＳＰ３ではシリアル入出力ポートで受信
された１６ビット単位のデータを基に、受信信号と１６
ｋＨｚ受信クロックとの位相誤差を求める。なお、シリ
アル入出力ポートで１６ビット受信する度にＤＳＰ内部
に対して受信割り込みが発生し、受信したデータがＤＳ
Ｐ内部に取り込まれる。したがって、割り込み発生の速
さは１６ｋＨｚである。

【００１３】ＤＳＰ３内部ではシリアル入出力ポート受
信割り込みの度に、受信データ１６ビット中の何ビット
目で０から１或いは１から０に遷移するかを観察する。
ここで、０から１及び１から０への遷移は受信信号がゼ
ロクロスしたということを意味し、これは送信局で送信
したデータの０から１、１から０への遷移に対応するも
のであり、さらには送信局での送信クロックの立ち上が
りに対応する。ただし、これには伝送中に受けた雑音成
分の影響が含まれている。さて、シリアル入出力ポート
に与えられる同期パルスと１６ｋＨｚ受信クロックとの
関係は常に一定であるから、１６ビットの受信データの
何ビット目で０から１或いは１から０に遷移したかを見
れば、受信信号と１６ｋＨｚ受信クロックとの位相差を
推し量ることができる。本実施例では図４に示すように
０から１、１から０への遷移と、受信信号に対する１６
ｋＨｚ受信クロックの位相差（ずれ）を対応づける。こ
の対応に基づき検出した位相差を一定時間分累積する。
累積時間はタイマ５によって与えられる。本実施例では
１０ｍｓとする。受信信号が受けた雑音の影響によっ
て、受信信号のゼロクロス点が“進み”側にある量ずれ
る確率と、“遅れ”側に同じ量ずれる確率が等しいと仮
定すると、前述の一定時間の累積によって雑音の影響を
軽減できる。また、雑音の影響が弱い場合は、累積され
た値を１から０、０から１への遷移を検出した回数で除
算して検出位相差の平均を得ることで雑音等の影響を軽
減ができるが、雑音の影響が大きければ検出回数にも多
大な誤差を生じるため、検出回数で除算する平均化は雑
音の影響を軽減することにはならない。しかし、送信局
での送信データの１から０、０から１への遷移が一定確
率で生じると仮定すれば、一定時間内に遷移する回数は
ほぼ一定となるから、この仮定で前述の一定時間の累積
は、検出回数で除算しなくとも平均化とほぼ同じ効果を
既に得ている。以上より、前述の累積結果に基づき分周
器７の出力位相を制御する。

【００１４】図５に分周器７の構成を示す。この分周器
は初期値をプリセット可能な１６ビットカウンタであ
る。出力は桁の低い方からＱ０、Ｑ１、Ｑ２、・・・、
Ｑ１５とし、Ｑ９の反転出力から１６ｋＨｚ受信クロッ
ク、Ｑ５の反転出力から２５６ｋＨｚクロックを得るこ
とができる。カウンタのクロック入力には水晶発振器６
からの１６．３８４ＭＨｚを入力し、カウンタ値がＦＦ
ＦＦ（１６進表現）となったら次の入力クロックの立ち
上がりで外部から与えられた初期値（位相制御情報）が
セットされる。例えば初期値としてＦＣ００が与えれば
１６．３８４ＭＨｚを毎回１０２４分周して受信クロッ
クを得られるし、また例えば初期値としてＦＣ０１が与
えれば毎受信クロック１サイクルごとに受信クロック位
相を１／１０２４だけ進めることができるし、また例え
ば初期値としてＤＦＦＦが与えれば受信クロック８サイ
クルに１回の割合で受信クロック位相を１／１０２４だ
け遅らせることができる。このように外部から与える初
期値を変化させることで、受信クロックの位相を任意に
制御可能である。

【００１５】以上に説明した構成及び方法により、検出
した受信信号と受信クロックとの位相差の大小に応じて
受信クロックの位相制御量を変えることができるので、
通常の二値ＤＰＬＬを使用した場合に比べて、同期引き
込み時間を短縮することができる。また、シリアル入出
力ポートを使用して受信信号をＤＳＰに取り込むので、
受信信号を２５６ｋＨｚの割り込みによってＤＳＰに取
り込む場合に比べて、ＤＳＰの処理のスルーレートが高
い。従ってＤＳＰが他のタスクに費やす時間を増やせ
る。

【００１６】

【発明の効果】本発明によれば、検出した受信信号と受
信クロックとの位相差の大小に応じて受信クロックの位
相制御量を変えることができるので、通常の二値ＤＰＬ
Ｌを使用した場合に比べて、同期引き込みを高速化する
ことができる。また、シリアル入出力ポートを使用して
受信信号をＤＳＰに取り込むので、受信信号を割り込み
によって毎サンプリングごとにＤＳＰに取り込む場合に
比べて、ＤＳＰの処理のスルーレートが劣化が少ない。
従ってＤＳＰが他のタスクに費やす時間を増やせる。

【図面の簡単な説明】

【図１】実施例の全体構成のブロック図。

【図２】ゼロクロス検出器の回路図。

【図３】シリアル入出力ポート受信用の同期パルスのタ
イミングチャート。

【図４】ゼロクロス検出位置と位相誤差の対応を表す説
明図。

【図５】分周器の説明図。

【図６】従来の二値ＤＰＬＬの説明図。

【符号の説明】

１…ゼロクロス検出器、 ２…フリップフロップ、 ３…ＤＳＰ、 ４…同期パルス生成部、 ５…タイマ、 ６…水晶発振器、 ７…分周器。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディジタルデータ通信において、外部から
   位相制御可能な分周器と、受信信号を正または負の二値
   に量子化する量子化回路と、シリアル入出力ポートを有
   するプロセッサとを有し、受信機内部再生受信クロック
   は前記分周器で水晶発振器の出力を分周して得られ、前
   記量子化回路により二値に量子化された受信信号を前記
   受信クロックの１６倍の速さでサンプリングし、これを
   前記プロセッサのシリアル入出力ポートを使用して前記
   プロセッサに伝達し、前記プロセッサはサンプリングさ
   れたデータが正から負或いは負から正に遷移した時刻
   と、これと最も近い前記受信クロックの立ち上がり時刻
   との差分を求め、前記差分を一定時間累積して受信信号
   と前記受信クロックとの位相誤差情報とし、前記プロセ
   ッサから前記分周器に対して前記位相誤差情報に基づく
   位相制御情報を与えることを特徴とする受信クロック再
   生方法。