JPH1013233A - 線形型デイジタルアナログ変換器及びその駆動方法 - Google Patents
線形型デイジタルアナログ変換器及びその駆動方法Info
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- JPH1013233A JPH1013233A JP8163258A JP16325896A JPH1013233A JP H1013233 A JPH1013233 A JP H1013233A JP 8163258 A JP8163258 A JP 8163258A JP 16325896 A JP16325896 A JP 16325896A JP H1013233 A JPH1013233 A JP H1013233A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 設計の自由度が大きく、寄生容量の影響を受
けない線形型デイジタルアナログ変換器を提供する。 【解決手段】 下位出力ライン16a と接地ライン18及び
基準電圧ライン20との間に、下位コンデンサ22a と下位
トランスファ型スイッチ24a で形成されている下位の直
列回路25a を、複数個ラダー状に接続してあって、下位
出力ラインと接地ラインとの間に第２コンデンサ26を接
続して成る下位ＤＡ変換部12と、上位出力ライン16b と
接地ライン及び基準電圧ラインとの間に、上位コンデン
サ22b と上位トランスファ型スイッチ24b で形成されて
いる上位の直列回路25b を、複数個ラダー状に接続して
成る上位ＤＡ変換部14とを具えていて、下位出力ライン
と上位出力ラインとを結合コンデンサ32で結合させてな
るＤＡ変換部器10を用いて、下位出力ラインと結合コン
デンサとの間にバッファアンプ34を具えている。
けない線形型デイジタルアナログ変換器を提供する。 【解決手段】 下位出力ライン16a と接地ライン18及び
基準電圧ライン20との間に、下位コンデンサ22a と下位
トランスファ型スイッチ24a で形成されている下位の直
列回路25a を、複数個ラダー状に接続してあって、下位
出力ラインと接地ラインとの間に第２コンデンサ26を接
続して成る下位ＤＡ変換部12と、上位出力ライン16b と
接地ライン及び基準電圧ラインとの間に、上位コンデン
サ22b と上位トランスファ型スイッチ24b で形成されて
いる上位の直列回路25b を、複数個ラダー状に接続して
成る上位ＤＡ変換部14とを具えていて、下位出力ライン
と上位出力ラインとを結合コンデンサ32で結合させてな
るＤＡ変換部器10を用いて、下位出力ラインと結合コン
デンサとの間にバッファアンプ34を具えている。
Description
【０００１】
【発明の属する技術分野】この発明は、線形型デイジタ
ルアナログ変換器及びこれを駆動させるための駆動方法
に関するものである。
ルアナログ変換器及びこれを駆動させるための駆動方法
に関するものである。
【０００２】
【従来の技術】線形型デイジタルアナログ変換器として
は、例えば特開昭５７−１２４９３３（以下、文献Ｉと
いう）に開示されているものがある。図３を参照して、
文献Ｉに開示されている従来のデイジタルアナログ変換
器（以下、ＤＡ変換器と略称する場合がある。）の回路
構成につき簡単に説明する。
は、例えば特開昭５７−１２４９３３（以下、文献Ｉと
いう）に開示されているものがある。図３を参照して、
文献Ｉに開示されている従来のデイジタルアナログ変換
器（以下、ＤＡ変換器と略称する場合がある。）の回路
構成につき簡単に説明する。
【０００３】従来のＤＡ変換器５０は、互いに分割され
ている下位ＤＡ変換部（Ｌ−ＤＡＣと略称する。）５２
と上位ＤＡ変換部（Ｍ−ＤＡＣと略称する。）５４とを
有している。
ている下位ＤＡ変換部（Ｌ−ＤＡＣと略称する。）５２
と上位ＤＡ変換部（Ｍ−ＤＡＣと略称する。）５４とを
有している。
【０００４】また、Ｌ−ＤＡＣ５２には、下位出力ライ
ン５６ａ及び接地ライン５８及び基準電圧ライン６０と
の間に、重み付けされた容量の下位コンデンサ６２ａ及
び下位トランスファ型スイッチ６４ａで形成した下位の
直列回路６５ａを、複数個ラダー状に接続してある。一
方、Ｍ−ＤＡＣ５４には、上位出力ライン５６ｂ及び接
地ライン５８及び基準電圧ライン６０との間に、重み付
けされた容量の上位コンデンサ６２ｂ及び上位トランス
ファ型スイッチ６４ｂで形成した下位の直列回路６５ｂ
を、複数個ラダー状に接続してある。そして、下位出力
ライン５６ａと上位出力ライン５６ｂとを結合コンデン
サ６６で結合してある。
ン５６ａ及び接地ライン５８及び基準電圧ライン６０と
の間に、重み付けされた容量の下位コンデンサ６２ａ及
び下位トランスファ型スイッチ６４ａで形成した下位の
直列回路６５ａを、複数個ラダー状に接続してある。一
方、Ｍ−ＤＡＣ５４には、上位出力ライン５６ｂ及び接
地ライン５８及び基準電圧ライン６０との間に、重み付
けされた容量の上位コンデンサ６２ｂ及び上位トランス
ファ型スイッチ６４ｂで形成した下位の直列回路６５ｂ
を、複数個ラダー状に接続してある。そして、下位出力
ライン５６ａと上位出力ライン５６ｂとを結合コンデン
サ６６で結合してある。
【０００５】また、下位及び上位トランスファ型スイッ
チ６４ａ及び６４ｂには、入力デイジタル信号端子６８
からデイジタル信号（”０”又は”１”）が与えられ
る。また、上位出力ライン５６ｂは、バッファアンプ７
０を介してアナログ出力端子７２に接続されている。
チ６４ａ及び６４ｂには、入力デイジタル信号端子６８
からデイジタル信号（”０”又は”１”）が与えられ
る。また、上位出力ライン５６ｂは、バッファアンプ７
０を介してアナログ出力端子７２に接続されている。
【０００６】このような従来のＤＡ変換器５０の構成で
は、この結合コンデンサ６６の容量（Ｃ４）と、Ｌ−Ｄ
ＡＣを構成しているコンデンサのうち容量が最小である
コンデンサ容量列例えばＣ７と、Ｍ−ＤＡＣを構成して
いるコンデンサのうち容量が最小であるコンデンサ容量
列例えばＣ３とを同一容量の値に設定することによっ
て、ＤＡ変換器の入出力信号間の線形特性を良好にし得
るという利点がある。
は、この結合コンデンサ６６の容量（Ｃ４）と、Ｌ−Ｄ
ＡＣを構成しているコンデンサのうち容量が最小である
コンデンサ容量列例えばＣ７と、Ｍ−ＤＡＣを構成して
いるコンデンサのうち容量が最小であるコンデンサ容量
列例えばＣ３とを同一容量の値に設定することによっ
て、ＤＡ変換器の入出力信号間の線形特性を良好にし得
るという利点がある。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た文献Ｉに開示されたＤＡ変換器５０においては、Ｌ−
ＤＡＣの下位出力ライン５６ａ及びＭ−ＤＡＣの上位出
力ライン５６ｂに寄生する容量、例えば配線と基板との
間に生じる容量とかｐｎ接合された素子間に生じる接合
容量等とかがあると、Ｍ−ＤＡＣの上位出力ライン５６
ｂから出力されるアナログ電圧に誤差を生じて、入力デ
イジタル信号に対してアナログ電圧の線形性が失われて
しまうという問題がある。このため、特に、高分解能を
要求されるデイジタルアナログ変換器には適用できなく
なる。
た文献Ｉに開示されたＤＡ変換器５０においては、Ｌ−
ＤＡＣの下位出力ライン５６ａ及びＭ−ＤＡＣの上位出
力ライン５６ｂに寄生する容量、例えば配線と基板との
間に生じる容量とかｐｎ接合された素子間に生じる接合
容量等とかがあると、Ｍ−ＤＡＣの上位出力ライン５６
ｂから出力されるアナログ電圧に誤差を生じて、入力デ
イジタル信号に対してアナログ電圧の線形性が失われて
しまうという問題がある。このため、特に、高分解能を
要求されるデイジタルアナログ変換器には適用できなく
なる。
【０００８】ここでは、図３を参照して、従来のＤＡ変
換器の問題点につき以下に説明する。尚、図３は、６ビ
ットのデイジタルアナログ変換器の一例を示す図であ
る。
換器の問題点につき以下に説明する。尚、図３は、６ビ
ットのデイジタルアナログ変換器の一例を示す図であ
る。
【０００９】従来のＤＡ変換器の出力電圧Ｖout は、
（１）式で表される。
（１）式で表される。
【００１０】
【数１】
【００１１】ただし、 Ｖref ：基準電圧（Ｖ） Ｃ１〜Ｃ３：重み付けされた上位コンデンサの容量
（Ｆ） （Ｃ１はＣ３の４倍の容量を持ち、Ｃ２はＣ３の２倍の
容量を持つ。） Ｃ５〜Ｃ６：重み付けされた下位コンデンサの容量
（Ｆ） （Ｃ５はＣ７の４倍の容量を持ち、Ｃ６はＣ７の２倍の
容量を持つ。） Ｓ１〜Ｓ６：入力デイジタル信号に応じて”０”又は”
１”の値 ＣＴＬ ：Ｍ−ＤＡＣの出力からみたＬ−ＤＡＣ側の
等価容量の値でＣＴＬは次式で表される。
（Ｆ） （Ｃ１はＣ３の４倍の容量を持ち、Ｃ２はＣ３の２倍の
容量を持つ。） Ｃ５〜Ｃ６：重み付けされた下位コンデンサの容量
（Ｆ） （Ｃ５はＣ７の４倍の容量を持ち、Ｃ６はＣ７の２倍の
容量を持つ。） Ｓ１〜Ｓ６：入力デイジタル信号に応じて”０”又は”
１”の値 ＣＴＬ ：Ｍ−ＤＡＣの出力からみたＬ−ＤＡＣ側の
等価容量の値でＣＴＬは次式で表される。
【００１２】
【数２】
【００１３】ＣＴＭ ：Ｌ−ＤＡＣの出力からみたＭ
−ＤＡＣ側の等価容量の値でＣＴＭは次式で表される。
−ＤＡＣ側の等価容量の値でＣＴＭは次式で表される。
【００１４】
【数３】
【００１５】（１）式の右辺の第１項は、Ｍ−ＤＡＣ５
４の出力電圧を示し、第２項はＬ−ＤＡＣ５２の出力電
圧を示す。
４の出力電圧を示し、第２項はＬ−ＤＡＣ５２の出力電
圧を示す。
【００１６】（１）式からも理解できるように、Ｍ−Ｄ
ＡＣ５４の出力電圧では、Ｍ−ＤＡＣ５４とＬ−ＤＡＣ
５２とを接続する結合コンデンサ６６の容量（Ｃ４）値
とＬ−ＤＡＣ５２の全容量値との直列容量が影響してお
り、Ｌ−ＤＡＣ５２の出力電圧では、Ｍ−ＤＡＣ５４と
Ｌ−ＤＡＣ５２とを接続する結合コンデンサ６６の容量
（Ｃ４）とＭ−ＤＡＣ５４の全容量値との直列容量が影
響している。今、コンデンサの単位面積当たりの容量を
「単位容量」と称するとすると容量Ｃ３、Ｃ４及びＣ７
を１単位容量とした場合、（１）式は（２）式で表され
る。
ＡＣ５４の出力電圧では、Ｍ−ＤＡＣ５４とＬ−ＤＡＣ
５２とを接続する結合コンデンサ６６の容量（Ｃ４）値
とＬ−ＤＡＣ５２の全容量値との直列容量が影響してお
り、Ｌ−ＤＡＣ５２の出力電圧では、Ｍ−ＤＡＣ５４と
Ｌ−ＤＡＣ５２とを接続する結合コンデンサ６６の容量
（Ｃ４）とＭ−ＤＡＣ５４の全容量値との直列容量が影
響している。今、コンデンサの単位面積当たりの容量を
「単位容量」と称するとすると容量Ｃ３、Ｃ４及びＣ７
を１単位容量とした場合、（１）式は（２）式で表され
る。
【００１７】 Ｖout ＝８／６３｛（４×Ｓ１＋２×Ｓ２＋１×Ｓ３） ＋１／８（４×Ｓ４＋２×Ｓ５＋１×Ｓ６）｝×Ｖref ・・（２） （２）式は、Ｌ−ＤＡＣのステップサイズがＭ−ＤＡＣ
のステップサイズの１／８になっており、そのアナログ
出力電圧の変化は、入力デジタル信号に対して線形にな
る。
のステップサイズの１／８になっており、そのアナログ
出力電圧の変化は、入力デジタル信号に対して線形にな
る。
【００１８】次に、容量Ｃ３及びＣ４を１単位容量と
し、容量Ｃ７を２単位容量とした場合、（１）式は
（３）式で表される。
し、容量Ｃ７を２単位容量とした場合、（１）式は
（３）式で表される。
【００１９】 Ｖout ＝１５／１１９｛（４×Ｓ１＋２×Ｓ２＋１×Ｓ３） ＋１／１５（８×Ｓ４＋４×Ｓ５＋２×Ｓ６）｝×Ｖref ・・（３） （３）式は、Ｌ−ＤＡＣのステップサイズがＭ−ＤＡＣ
のステップサイズの２／１５になっており、そのアナロ
グ出力電圧の変化は、入力デジタル信号に対して線形に
はならない。このようにＬ−ＤＡＣ５２の単位容量の値
とＭ−ＤＡＣ５４の単位容量との値が異なる場合は、ア
ナログ電圧波形に歪みが生じる。
のステップサイズの２／１５になっており、そのアナロ
グ出力電圧の変化は、入力デジタル信号に対して線形に
はならない。このようにＬ−ＤＡＣ５２の単位容量の値
とＭ−ＤＡＣ５４の単位容量との値が異なる場合は、ア
ナログ電圧波形に歪みが生じる。
【００２０】次に、Ｌ−ＤＡＣの下位出力ライン５６ａ
及びＭ−ＤＡＣの上位出力ライン５６ｂに寄生容量（こ
こでは、接合容量の他に配線と基板間との間に発生する
容量も寄生容量に含む。）が存在している場合の出力電
圧は、（４）式で表される。
及びＭ−ＤＡＣの上位出力ライン５６ｂに寄生容量（こ
こでは、接合容量の他に配線と基板間との間に発生する
容量も寄生容量に含む。）が存在している場合の出力電
圧は、（４）式で表される。
【００２１】
【数４】
【００２２】ただし、 ＣｐＭ ：Ｍ−ＤＡＣの上位出力ラインの寄生容量
（Ｆ） ＣｐＬ ：Ｌ−ＤＡＣの下位出力ラインの寄生容量
（Ｆ） ＣＴＬ’：Ｍ−ＤＡＣの出力からみたＬ−ＤＡＣ側の等
価容量の値でＣＴＬ’は次式で表される。
（Ｆ） ＣｐＬ ：Ｌ−ＤＡＣの下位出力ラインの寄生容量
（Ｆ） ＣＴＬ’：Ｍ−ＤＡＣの出力からみたＬ−ＤＡＣ側の等
価容量の値でＣＴＬ’は次式で表される。
【００２３】
【数５】
【００２４】ＣＴＭ’：Ｌ−ＤＡＣの出力からみたＭ−
ＤＡＣ側の等価容量の値でＣＴＭ’は次式で表される。
ＤＡＣ側の等価容量の値でＣＴＭ’は次式で表される。
【００２５】
【数６】
【００２６】ここで、例えば、容量Ｃ３、Ｃ４及びＣ７
を１単位容量とし、寄生容量ＣｐＬ及びＣｐＭを０．２
単位容量とした場合は、（４）式は（５）式で表され
る。
を１単位容量とし、寄生容量ＣｐＬ及びＣｐＭを０．２
単位容量とした場合は、（４）式は（５）式で表され
る。
【００２７】 Ｖout ＝（８．２／６６．２４）｛（４×Ｓ１＋２×Ｓ２＋１×Ｓ３） ＋（１／８．２）×（４×Ｓ４＋２×Ｓ５＋１×Ｓ６）｝×Ｖref ・・・（５） （５）式は、Ｌ−ＤＡＣのステップサイズがＭ−ＤＡＣ
のステップサイズの１／８．２になっており、アナログ
出力電圧の変化は入力デイジタル信号に対して線形であ
るとはいえない。このため、既に説明した従来のＤＡ変
換器５０においては、Ｌ−ＤＡＣの下位コンデンサ６２
ａとＭ−ＤＡＣの上位コンデンサ６２ｂが共に同一の単
位容量であったとしても、上位及び下位出力ラインに寄
生容量が存在する場合は、アナログ出力端子から出力さ
れるアナログ電圧波形に歪みが生じる。
のステップサイズの１／８．２になっており、アナログ
出力電圧の変化は入力デイジタル信号に対して線形であ
るとはいえない。このため、既に説明した従来のＤＡ変
換器５０においては、Ｌ−ＤＡＣの下位コンデンサ６２
ａとＭ−ＤＡＣの上位コンデンサ６２ｂが共に同一の単
位容量であったとしても、上位及び下位出力ラインに寄
生容量が存在する場合は、アナログ出力端子から出力さ
れるアナログ電圧波形に歪みが生じる。
【００２８】また、従来のＤＡ変換器５０は、Ｌ−ＤＡ
Ｃの下位コンデンサ６２ａの容量とＭ−ＤＡＣの上位コ
ンデンサ６２ｂの容量とを同じ値の単位容量にしなけれ
ばならないという、設計の自由度が制限されるという問
題がある。
Ｃの下位コンデンサ６２ａの容量とＭ−ＤＡＣの上位コ
ンデンサ６２ｂの容量とを同じ値の単位容量にしなけれ
ばならないという、設計の自由度が制限されるという問
題がある。
【００２９】一方、Ｌ−ＤＡＣのコンデンサの微細化を
進めると、この容量を精度良く形成することが困難とな
る。この容量を設計値に精度良く形成するためには、Ｌ
−ＤＡＣの下位コンデンサ６２ａの容量をＭ−ＤＡＣの
上位コンデンサ６２ｂの容量の値よりも大きくする必要
があるが、従来の構成では、Ｌ−ＤＡＣの最小の容量と
Ｍ−ＤＡＣの最小の容量とを同じ値にしているため、Ｌ
−ＤＡＣの微細化させたコンデンサの容量を設計値通り
に作ることができない。
進めると、この容量を精度良く形成することが困難とな
る。この容量を設計値に精度良く形成するためには、Ｌ
−ＤＡＣの下位コンデンサ６２ａの容量をＭ−ＤＡＣの
上位コンデンサ６２ｂの容量の値よりも大きくする必要
があるが、従来の構成では、Ｌ−ＤＡＣの最小の容量と
Ｍ−ＤＡＣの最小の容量とを同じ値にしているため、Ｌ
−ＤＡＣの微細化させたコンデンサの容量を設計値通り
に作ることができない。
【００３０】そこで、出力に寄生容量による歪みが発生
せず、しかも、上位及び下位デイジタルアナログ変換部
の各コンデンサの単位容量をほぼ設計値通りに、高精度
に定める構造の線形型デイジタルアナログ変換器及びそ
の駆動方法の出現が望まれていた。
せず、しかも、上位及び下位デイジタルアナログ変換部
の各コンデンサの単位容量をほぼ設計値通りに、高精度
に定める構造の線形型デイジタルアナログ変換器及びそ
の駆動方法の出現が望まれていた。
【００３１】
【課題を解決するための手段】このため、この発明の線
形型デイジタルアナログ変換器によれば、下位出力ライ
ンと接地ライン及び基準電圧ラインとの間に、重み付け
された容量の下位コンデンサ及び下位トランスファ型ス
イッチで形成した下位の直列回路を、複数個ラダー状に
接続してあって、下位出力ラインと接地ラインとの間に
重み付けされた容量の第２コンデンサを接続して成る下
位ＤＡ変換部と、上位出力ラインと接地ライン及び基準
電圧ラインとの間に、重み付けされた容量の上位コンデ
ンサ及び上位トランスファ型スイッチで形成した上位の
直列回路を、複数個ラダー状に接続して成る上位ＤＡ変
換部とを具えていて、下位出力ラインと上位出力ライン
とを結合コンデンサで結合して成る線形型ＤＡ変換器に
おいて、下位出力ラインと結合コンデンサとの間にバッ
ファアンプを具えていることを特徴とする。
形型デイジタルアナログ変換器によれば、下位出力ライ
ンと接地ライン及び基準電圧ラインとの間に、重み付け
された容量の下位コンデンサ及び下位トランスファ型ス
イッチで形成した下位の直列回路を、複数個ラダー状に
接続してあって、下位出力ラインと接地ラインとの間に
重み付けされた容量の第２コンデンサを接続して成る下
位ＤＡ変換部と、上位出力ラインと接地ライン及び基準
電圧ラインとの間に、重み付けされた容量の上位コンデ
ンサ及び上位トランスファ型スイッチで形成した上位の
直列回路を、複数個ラダー状に接続して成る上位ＤＡ変
換部とを具えていて、下位出力ラインと上位出力ライン
とを結合コンデンサで結合して成る線形型ＤＡ変換器に
おいて、下位出力ラインと結合コンデンサとの間にバッ
ファアンプを具えていることを特徴とする。
【００３２】このように下位ＤＡ変換部と結合コンデン
サとの間にバッファアンプを設けることにより、下位Ｄ
Ａ変換部と上位ＤＡ変換部の間の相互作用を防ぐことが
できる。従って、それぞれのコンデンサの単位容量値
を、下位ＤＡ変換部及び上位ＤＡ変換部毎に、独立して
定めることができる。しかも、上位及び下位出力ライン
に寄生容量が存在していても、上位ＤＡ変換部の出力電
圧には下位ＤＡ変換部の寄生容量値は関係がなくなり、
また、下位ＤＡ変換部の出力電圧には上位ＤＡ変換部の
寄生容量と結合容量との比のみが関係するようになるの
で、アナログ出力端子から出力されるアナログ電圧は入
力デイジタル信号に対し線形性が得られる。従って、こ
の発明では、下位ＤＡ変換部のコンデンサの単位容量と
上位ＤＡ変換部のコンデンサの単位容量を互いに無関係
に独立して定めてもＤＡ変換器の入出力線形特性を良好
に維持することができるので、各単位容量の設定も精度
良くしかも個別に自由に行える。
サとの間にバッファアンプを設けることにより、下位Ｄ
Ａ変換部と上位ＤＡ変換部の間の相互作用を防ぐことが
できる。従って、それぞれのコンデンサの単位容量値
を、下位ＤＡ変換部及び上位ＤＡ変換部毎に、独立して
定めることができる。しかも、上位及び下位出力ライン
に寄生容量が存在していても、上位ＤＡ変換部の出力電
圧には下位ＤＡ変換部の寄生容量値は関係がなくなり、
また、下位ＤＡ変換部の出力電圧には上位ＤＡ変換部の
寄生容量と結合容量との比のみが関係するようになるの
で、アナログ出力端子から出力されるアナログ電圧は入
力デイジタル信号に対し線形性が得られる。従って、こ
の発明では、下位ＤＡ変換部のコンデンサの単位容量と
上位ＤＡ変換部のコンデンサの単位容量を互いに無関係
に独立して定めてもＤＡ変換器の入出力線形特性を良好
に維持することができるので、各単位容量の設定も精度
良くしかも個別に自由に行える。
【００３３】また、この発明では、好ましくはバッファ
アンプとしてボルテージ・フォロワー型アンプを用いる
のが好適である。このようにボルテージ・フォロワー型
アンプは、高入力抵抗、低出力抵抗を有しているので、
バッファとしての機能を充分に発揮し得、従って、上位
ＤＡ変換部の単位容量値と下位ＤＡ変換部の単位容量値
とをそれぞれ独立させて取り扱うことができる。
アンプとしてボルテージ・フォロワー型アンプを用いる
のが好適である。このようにボルテージ・フォロワー型
アンプは、高入力抵抗、低出力抵抗を有しているので、
バッファとしての機能を充分に発揮し得、従って、上位
ＤＡ変換部の単位容量値と下位ＤＡ変換部の単位容量値
とをそれぞれ独立させて取り扱うことができる。
【００３４】また、この発明では、好ましくは前記上位
出力ラインと接地ラインとの間に、第１アナログスイッ
チを設け、前記下位出力ラインと接地ラインとの間に、
第２アナログスイッチを前記コンデンサと並列に設ける
のが好適である。
出力ラインと接地ラインとの間に、第１アナログスイッ
チを設け、前記下位出力ラインと接地ラインとの間に、
第２アナログスイッチを前記コンデンサと並列に設ける
のが好適である。
【００３５】このように、第１及び第２アナログスイッ
チを設けることにより、このＤＡ変換器と接続されてい
る外部素子からのリーク電流の影響をこの発明のＤＡ変
換器から除去することができる。
チを設けることにより、このＤＡ変換器と接続されてい
る外部素子からのリーク電流の影響をこの発明のＤＡ変
換器から除去することができる。
【００３６】また、この発明では、好ましくは、複数個
の下位コンデンサの容量は互いに異なる重み付けとなっ
ており、及び複数個の上位コンデンサの容量は互いに異
なる重み付けとなっているのが好適である。このよう
に、上位及び下位コンデンサに互いに異なる重み付けを
与えてあるので、入力デイジタル信号により上位及び下
位トランスファ型スイッチを接地又は基準電圧のどちら
かにセットすることにより、アナログ出力端子から入力
デイジタル信号に対し線形性を有するアナログ電圧波形
を取り出すことができる。
の下位コンデンサの容量は互いに異なる重み付けとなっ
ており、及び複数個の上位コンデンサの容量は互いに異
なる重み付けとなっているのが好適である。このよう
に、上位及び下位コンデンサに互いに異なる重み付けを
与えてあるので、入力デイジタル信号により上位及び下
位トランスファ型スイッチを接地又は基準電圧のどちら
かにセットすることにより、アナログ出力端子から入力
デイジタル信号に対し線形性を有するアナログ電圧波形
を取り出すことができる。
【００３７】また、この発明では、下位出力ラインと接
地ライン及び基準電圧ラインとの間に、重み付けされた
容量の下位コンデンサ及び下位トランスファ型スッチで
形成した下位の直列回路を、複数個ラダー状に接続して
あって、下位出力ラインと接地ラインとの間に重み付け
された容量の第２コンデンサを接続して成る下位ＤＡ変
換部と、上位出力ラインと接地ライン及び基準電圧ライ
ンとの間に、重み付けされた容量の上位コンデンサ及び
上位トランスファ型スイッチで形成した上位の直列回路
を、複数個ラダー状に接続して成る上位ＤＡ変換部とを
具えていて、上位出力ラインと接地ラインとの間に、第
１アナログスイッチを接続し、下位出力ラインと接地ラ
インとの間に、第２アナログスイッチを第２コンデンサ
と並列に設け、及び下位出力ラインと上位出力ラインと
を結合コンデンサで結合して成る線形型ＤＡ変換器を駆
動するに当たり、時刻ｔ１において、上位及び下位トラ
ンスファ型スイッチの全てをセットしてこれら上位及び
下位トランスファ型スイッチを接地ラインに接続すると
同時に、第１及び第２アナログスイッチをオンにしてこ
れら第１及び第２アナログスイッチを接地ラインに接続
し、その後の時刻ｔ２において、第２アナログスイッチ
をオフにして該第２アナログスイッチを接地ラインから
切り離し、その後の時刻ｔ３において、第１アナログス
イッチをオフしてこの第１アナログスイッチを接地ライ
ンから切り離すと同時に、上位及び下位トランスファ型
スイッチをリセットしてこれらの上位及び下位トランス
ファ型スイッチを基準電圧ラインに接続することを特徴
とする。
地ライン及び基準電圧ラインとの間に、重み付けされた
容量の下位コンデンサ及び下位トランスファ型スッチで
形成した下位の直列回路を、複数個ラダー状に接続して
あって、下位出力ラインと接地ラインとの間に重み付け
された容量の第２コンデンサを接続して成る下位ＤＡ変
換部と、上位出力ラインと接地ライン及び基準電圧ライ
ンとの間に、重み付けされた容量の上位コンデンサ及び
上位トランスファ型スイッチで形成した上位の直列回路
を、複数個ラダー状に接続して成る上位ＤＡ変換部とを
具えていて、上位出力ラインと接地ラインとの間に、第
１アナログスイッチを接続し、下位出力ラインと接地ラ
インとの間に、第２アナログスイッチを第２コンデンサ
と並列に設け、及び下位出力ラインと上位出力ラインと
を結合コンデンサで結合して成る線形型ＤＡ変換器を駆
動するに当たり、時刻ｔ１において、上位及び下位トラ
ンスファ型スイッチの全てをセットしてこれら上位及び
下位トランスファ型スイッチを接地ラインに接続すると
同時に、第１及び第２アナログスイッチをオンにしてこ
れら第１及び第２アナログスイッチを接地ラインに接続
し、その後の時刻ｔ２において、第２アナログスイッチ
をオフにして該第２アナログスイッチを接地ラインから
切り離し、その後の時刻ｔ３において、第１アナログス
イッチをオフしてこの第１アナログスイッチを接地ライ
ンから切り離すと同時に、上位及び下位トランスファ型
スイッチをリセットしてこれらの上位及び下位トランス
ファ型スイッチを基準電圧ラインに接続することを特徴
とする。
【００３８】このように、この発明では、時刻ｔ２にお
いて、第２アナログスイッチをオフにしてこのアナログ
スイッチを接地ラインから切り離した後も時刻ｔ３まで
は第１アナログスイッチがオン状態を継続しているの
で、第２アナログスイッチのオフ時で発生したオフセッ
ト電圧より発生する歪み（アナログ電圧波形歪み）の影
響を防止することができる（詳細は後述する）。
いて、第２アナログスイッチをオフにしてこのアナログ
スイッチを接地ラインから切り離した後も時刻ｔ３まで
は第１アナログスイッチがオン状態を継続しているの
で、第２アナログスイッチのオフ時で発生したオフセッ
ト電圧より発生する歪み（アナログ電圧波形歪み）の影
響を防止することができる（詳細は後述する）。
【００３９】
【発明の実施の形態】以下、図を参照して、この発明の
線形型デイジタルアナログ変換器及びその駆動方法の実
施の形態につき説明する。尚、図１は、この発明が理解
できる程度に各構成成分の配置関係を概略的に示してあ
るにすぎない。
線形型デイジタルアナログ変換器及びその駆動方法の実
施の形態につき説明する。尚、図１は、この発明が理解
できる程度に各構成成分の配置関係を概略的に示してあ
るにすぎない。
【００４０】［線形型デイジタルアナログ変換器の構
成］図１を参照して、この発明の線形型デイジタルアナ
ログ変換器（以下、ＤＡ変換器と称する。）の主要構成
につき説明する。尚、図１は、６ビットのＤＡ変換器の
例を示す回路図である。
成］図１を参照して、この発明の線形型デイジタルアナ
ログ変換器（以下、ＤＡ変換器と称する。）の主要構成
につき説明する。尚、図１は、６ビットのＤＡ変換器の
例を示す回路図である。
【００４１】このＤＡ変換器１０は、下位ＤＡ変換部１
２と上位ＤＡ変換部１４とを具えている。ここでは、下
位ＤＡ変換部１２を下位ＤＡコンバータ部と称し、上位
ＤＡ変換部１４を上位ＤＡコンバータ部とも称する。
２と上位ＤＡ変換部１４とを具えている。ここでは、下
位ＤＡ変換部１２を下位ＤＡコンバータ部と称し、上位
ＤＡ変換部１４を上位ＤＡコンバータ部とも称する。
【００４２】下位ＤＡコンバータ部１２は、下位出力ラ
イン１６ａと接地ライン１８及び基準電圧ライン２０と
の間に、重み付けされた容量の下位コンデンサ（Ｃ５、
Ｃ６及びＣ７）２２ａ及び下位トランスファ型スイッチ
（Ｓ４、Ｓ５及びＳ６）２４ａで形成した下位の直列回
路（代表して２５ａで示す。）を、複数個（すなわちＣ
５とＳ４、Ｃ６とＳ５、及びＣ７とＳ６の各直列回路）
ラダー状に接続してある。この場合、下位の直列回路
は、下位出力ライン１６ａから下位コンデンサ（Ｃ５、
Ｃ６、Ｃ７）を経てスイッチ（Ｓ４、Ｓ５、Ｓ６）につ
ながり、その一方の切換位置（セット位置）を介して接
地ライン１８に、また、他方の切換位置（リセット位
置）を介して基準電圧ライン２０に接続されている。
イン１６ａと接地ライン１８及び基準電圧ライン２０と
の間に、重み付けされた容量の下位コンデンサ（Ｃ５、
Ｃ６及びＣ７）２２ａ及び下位トランスファ型スイッチ
（Ｓ４、Ｓ５及びＳ６）２４ａで形成した下位の直列回
路（代表して２５ａで示す。）を、複数個（すなわちＣ
５とＳ４、Ｃ６とＳ５、及びＣ７とＳ６の各直列回路）
ラダー状に接続してある。この場合、下位の直列回路
は、下位出力ライン１６ａから下位コンデンサ（Ｃ５、
Ｃ６、Ｃ７）を経てスイッチ（Ｓ４、Ｓ５、Ｓ６）につ
ながり、その一方の切換位置（セット位置）を介して接
地ライン１８に、また、他方の切換位置（リセット位
置）を介して基準電圧ライン２０に接続されている。
【００４３】また、下位出力ライン１６ａと接地ライン
１８との間に、重み付けされた容量の第２コンデンサ
（Ｃ８）２６と、この第２コンデンサ２６と並列に第２
アナログスイッチ（第２リセットスイッチとも称す
る。）３０を設けてある。
１８との間に、重み付けされた容量の第２コンデンサ
（Ｃ８）２６と、この第２コンデンサ２６と並列に第２
アナログスイッチ（第２リセットスイッチとも称す
る。）３０を設けてある。
【００４４】この実施の例では、下位コンデンサ（Ｃ
５、Ｃ６及びＣ７）２２ａ及び第２コンデンサ（Ｃ８）
２６は、それぞれ互いに異なる容量に重み付けされてい
る。すなわち、下位コンデンサ（Ｃ７）の容量には、”
１”の重み付けを持たせ、Ｃ８の容量にはＣ７の２倍の
重み付けを持たせ、Ｃ５の容量にはＣ７の４倍の重み付
けを持たせてある。
５、Ｃ６及びＣ７）２２ａ及び第２コンデンサ（Ｃ８）
２６は、それぞれ互いに異なる容量に重み付けされてい
る。すなわち、下位コンデンサ（Ｃ７）の容量には、”
１”の重み付けを持たせ、Ｃ８の容量にはＣ７の２倍の
重み付けを持たせ、Ｃ５の容量にはＣ７の４倍の重み付
けを持たせてある。
【００４５】また、第２コンデンサ（Ｃ８）２６は、下
位ＤＡコンバータ部の下位出力ライン１６ａに寄生する
寄生容量値と第２コンデンサ（Ｃ８）２６との和がＣ７
と同じ容量値になるように重み付けされている。
位ＤＡコンバータ部の下位出力ライン１６ａに寄生する
寄生容量値と第２コンデンサ（Ｃ８）２６との和がＣ７
と同じ容量値になるように重み付けされている。
【００４６】また、下位トランスファ型スイッチ（Ｓ
４、Ｓ５及びＳ６）（代表して２４ａで示してある。）
については、後述する上位ＤＡコンバータ部で一括して
説明する。また、第２リセットスイッチ３０は、このＤ
Ａ変換器１０に接続されている外部素子からのリーク電
流を除去するためのものである。
４、Ｓ５及びＳ６）（代表して２４ａで示してある。）
については、後述する上位ＤＡコンバータ部で一括して
説明する。また、第２リセットスイッチ３０は、このＤ
Ａ変換器１０に接続されている外部素子からのリーク電
流を除去するためのものである。
【００４７】上位ＤＡコンバータ部１４は、上位出力ラ
イン１６ｂと接地ライン１８及び基準電圧ライン２０と
の間に、重み付けされた容量の上位コンデンサ（Ｃ１、
Ｃ２及びＣ３）２２ｂ及び上位トランスファ型スイッチ
（Ｓ１、Ｓ２及びＳ３）２４ｂで形成した上位の直列回
路（代表して２５ｂで示してある。）を、複数個（すな
わち、Ｃ１とＳ１、Ｃ２とＳ２、及びＣ３とＳ３の各直
列回路）ラダー状に接続してある。この場合には、下位
ＤＡ変換部１２の場合と同様に、上位の直列回路は、上
位出力ライン１６ｂから上位コンデンサ（Ｃ１、Ｃ２、
Ｃ３）を経てスイッチ（Ｓ１、Ｓ２、Ｓ３）につなが
り、その一方の切換位置（セット位置）を介して接地ラ
イン１８に、また、他方の切換位置（リセット位置）を
介して基準電圧ライン２０に接続されている。
イン１６ｂと接地ライン１８及び基準電圧ライン２０と
の間に、重み付けされた容量の上位コンデンサ（Ｃ１、
Ｃ２及びＣ３）２２ｂ及び上位トランスファ型スイッチ
（Ｓ１、Ｓ２及びＳ３）２４ｂで形成した上位の直列回
路（代表して２５ｂで示してある。）を、複数個（すな
わち、Ｃ１とＳ１、Ｃ２とＳ２、及びＣ３とＳ３の各直
列回路）ラダー状に接続してある。この場合には、下位
ＤＡ変換部１２の場合と同様に、上位の直列回路は、上
位出力ライン１６ｂから上位コンデンサ（Ｃ１、Ｃ２、
Ｃ３）を経てスイッチ（Ｓ１、Ｓ２、Ｓ３）につなが
り、その一方の切換位置（セット位置）を介して接地ラ
イン１８に、また、他方の切換位置（リセット位置）を
介して基準電圧ライン２０に接続されている。
【００４８】また、上位出力ライン１６ｂと接地ライン
１８との間には、直列回路２５ｂと並列に、第１アナロ
グスイッチ（第１リセットスイッチとも称する。）２８
を設けてある。
１８との間には、直列回路２５ｂと並列に、第１アナロ
グスイッチ（第１リセットスイッチとも称する。）２８
を設けてある。
【００４９】この第１リセットスイッチは、このＤＡ変
換器１０に接続されている外部素子からのリーク電流を
除去するためのものである。
換器１０に接続されている外部素子からのリーク電流を
除去するためのものである。
【００５０】また、上位コンデンサ（Ｃ１〜Ｃ３）２２
ｂには、それぞれの容量に異なる重み付けがされてい
る。すなわち、上位コンデンサ（Ｃ３）の容量には、”
１”の重み付けを持たせ、Ｃ２の容量にはＣ３の２倍の
重み付けを持たせ、Ｃ１の容量にはＣ３の４倍の重み付
けを持たせてある。
ｂには、それぞれの容量に異なる重み付けがされてい
る。すなわち、上位コンデンサ（Ｃ３）の容量には、”
１”の重み付けを持たせ、Ｃ２の容量にはＣ３の２倍の
重み付けを持たせ、Ｃ１の容量にはＣ３の４倍の重み付
けを持たせてある。
【００５１】ここでは、６ビットのＤＡ変換器を例に挙
げて説明しているので、入力デイジタル信号は６ビット
であり、これら６ビットに合わせて、上位トランスファ
型スイッチ（Ｓ１、Ｓ２及びＳ３）２４ｂ及び下位トラ
ンスファ型スイッチ（Ｓ４、Ｓ５及びＳ６）２４ａは、
全体で６ビット（６桁）のスイッチを構成している。す
なわち、最上位ビットから最下位ビットへと、順次に、
上位トランスファ型スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、
Ｓ５及びＳ６が対応している。従って、各スイッチＳ１
〜Ｓ６は、入力デイジタル信号の各対応する桁の信号に
応答してそれぞれ基準電圧若しくは接地が選択される。
げて説明しているので、入力デイジタル信号は６ビット
であり、これら６ビットに合わせて、上位トランスファ
型スイッチ（Ｓ１、Ｓ２及びＳ３）２４ｂ及び下位トラ
ンスファ型スイッチ（Ｓ４、Ｓ５及びＳ６）２４ａは、
全体で６ビット（６桁）のスイッチを構成している。す
なわち、最上位ビットから最下位ビットへと、順次に、
上位トランスファ型スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、
Ｓ５及びＳ６が対応している。従って、各スイッチＳ１
〜Ｓ６は、入力デイジタル信号の各対応する桁の信号に
応答してそれぞれ基準電圧若しくは接地が選択される。
【００５２】また、下位出力ライン１６ａと上位出力ラ
イン１６ｂとの間には、結合コンデンサ（Ｃ４）３２が
結合されており、更に、下位出力ライン１６ａと結合コ
ンデンサ３２との間にはバッファアンプ３４が接続され
ている。尚、ここでは、結合コンデンサ３２を接続コン
デンサともいう。この結合コンデンサ（Ｃ４）３２の容
量には、例えば上位コンデンサＣ３と同じ重み付けされ
た値、すなわち”１”の重み付けを持たせてある。
イン１６ｂとの間には、結合コンデンサ（Ｃ４）３２が
結合されており、更に、下位出力ライン１６ａと結合コ
ンデンサ３２との間にはバッファアンプ３４が接続され
ている。尚、ここでは、結合コンデンサ３２を接続コン
デンサともいう。この結合コンデンサ（Ｃ４）３２の容
量には、例えば上位コンデンサＣ３と同じ重み付けされ
た値、すなわち”１”の重み付けを持たせてある。
【００５３】また、バッファアンプ３４として、ボルテ
ージ・フォロワー型アンプを用いるのが良い。このアン
プ３４は、入力抵抗が大きく出力抵抗の小さいアンプで
あるため、下位ＤＡコンバータ部と上位ＤＡコンバータ
部との単位容量を独立させて扱うことができる。ここで
は、バッファアンプ３４の＋入力端子に下位出力ライン
１６ａを接続し、バッファアンプ３４の出力端子を結合
コンデンサＣ４に接続すると共に、バッファアンプ３４
の−入力端子に接続してある。
ージ・フォロワー型アンプを用いるのが良い。このアン
プ３４は、入力抵抗が大きく出力抵抗の小さいアンプで
あるため、下位ＤＡコンバータ部と上位ＤＡコンバータ
部との単位容量を独立させて扱うことができる。ここで
は、バッファアンプ３４の＋入力端子に下位出力ライン
１６ａを接続し、バッファアンプ３４の出力端子を結合
コンデンサＣ４に接続すると共に、バッファアンプ３４
の−入力端子に接続してある。
【００５４】上述したこの発明のＤＡ変換器の回路構成
では、第１及び第２アナログスイッチを設けているの
で、第１及び第２アナログスイッチをオフした際には、
パルス信号の漏洩によるオフセット電圧が発生する。特
に、下位ＤＡコンバータ部の第２アナログスイッチのオ
フ時に発生するオフセット電圧は、ステップ誤差とな
り、アナログ電圧波形に歪みを生じる原因となるため、
好ましくない。このため、この発明のＤＡ変換器の駆動
方法によれば、下位ＤＡコンバータ部の第２アナログス
イッチのオフ時に発生するオフセット電圧の影響を受け
ないように、スイッチング動作のタイミングを工夫して
ある。
では、第１及び第２アナログスイッチを設けているの
で、第１及び第２アナログスイッチをオフした際には、
パルス信号の漏洩によるオフセット電圧が発生する。特
に、下位ＤＡコンバータ部の第２アナログスイッチのオ
フ時に発生するオフセット電圧は、ステップ誤差とな
り、アナログ電圧波形に歪みを生じる原因となるため、
好ましくない。このため、この発明のＤＡ変換器の駆動
方法によれば、下位ＤＡコンバータ部の第２アナログス
イッチのオフ時に発生するオフセット電圧の影響を受け
ないように、スイッチング動作のタイミングを工夫して
ある。
【００５５】［ＤＡ変換器の駆動方法］次に、図１及び
２を参照して、この発明の線形型デイジタルアナログ変
換器の駆動方法を６ビットの入力デイジタル信号を処理
する場合を一例に挙げて説明する。従って、このＤＡ変
換器１０は、図１を参照して既に説明した通りの構成と
なっており、６ビットの各桁に順次に対応する６組の直
列回路（２５ａ，２５ｂ）を具えていて、各直列回路に
は、それを構成するスイッチ（２４ａ，２４ｂ）を制御
するための制御信号が与えられる入力デイジタル信号端
子（３５ａ，３５ｂ）が設けられている。従って、全部
で６個の信号端子は、入力デイジタル信号の各桁の信号
レベル（すなわち上述の制御信号として作用する。）と
１対１の関係で、順次に桁の制御信号に割当てられてい
る。図２は、ＤＡ変換器を駆動する方法を説明するため
のタイミングチャート図である。図２中、（Ａ）は、下
位及び上位トランスファ型スイッチ（Ｓ１〜Ｓ６）２４
ａ及び２４ｂ及びＳ４の動作を示し、（Ｂ）は、第１リ
セットスイッチ（Ｓ７）２８の動作を示し、（Ｃ）は、
第２リセットスイッチ（Ｓ８）３０の動作を示し、
（Ｄ）は、アナログ出力端子３８から出力するアナログ
電圧波形を示している。尚、この例では、上位及び下位
トランスファ型スイッチ（Ｓ１〜Ｓ６）２４ａ，２４ｂ
をスイッチＳ１〜Ｓ６と略称する。
２を参照して、この発明の線形型デイジタルアナログ変
換器の駆動方法を６ビットの入力デイジタル信号を処理
する場合を一例に挙げて説明する。従って、このＤＡ変
換器１０は、図１を参照して既に説明した通りの構成と
なっており、６ビットの各桁に順次に対応する６組の直
列回路（２５ａ，２５ｂ）を具えていて、各直列回路に
は、それを構成するスイッチ（２４ａ，２４ｂ）を制御
するための制御信号が与えられる入力デイジタル信号端
子（３５ａ，３５ｂ）が設けられている。従って、全部
で６個の信号端子は、入力デイジタル信号の各桁の信号
レベル（すなわち上述の制御信号として作用する。）と
１対１の関係で、順次に桁の制御信号に割当てられてい
る。図２は、ＤＡ変換器を駆動する方法を説明するため
のタイミングチャート図である。図２中、（Ａ）は、下
位及び上位トランスファ型スイッチ（Ｓ１〜Ｓ６）２４
ａ及び２４ｂ及びＳ４の動作を示し、（Ｂ）は、第１リ
セットスイッチ（Ｓ７）２８の動作を示し、（Ｃ）は、
第２リセットスイッチ（Ｓ８）３０の動作を示し、
（Ｄ）は、アナログ出力端子３８から出力するアナログ
電圧波形を示している。尚、この例では、上位及び下位
トランスファ型スイッチ（Ｓ１〜Ｓ６）２４ａ，２４ｂ
をスイッチＳ１〜Ｓ６と略称する。
【００５６】この発明のＤＡ変換器を駆動方法において
は、このＤＡ変換器１０に接続されている第２アナログ
スイッチ（Ｓ８）３０のオフセット電圧の影響を防止す
るためにこのＤＡ変換器１０を構成する上位及び下位コ
ンデンサ２２ａ，２２ｂを放電させる放電期間（ｔ２〜
ｔ３期間）を設ける。
は、このＤＡ変換器１０に接続されている第２アナログ
スイッチ（Ｓ８）３０のオフセット電圧の影響を防止す
るためにこのＤＡ変換器１０を構成する上位及び下位コ
ンデンサ２２ａ，２２ｂを放電させる放電期間（ｔ２〜
ｔ３期間）を設ける。
【００５７】今、この放電期間の説明に先立ち、スイッ
チの動作と信号の関係につき説明する。以下、説明する
構成例では、上位及び下位トランスファ型スイッチＳ１
〜Ｓ６のそれぞれは、入力デイジタル信号の対応する桁
の信号が２値の”０”のとき、セット状態となって接地
ライン１８に接続される。一方、入力デジタル信号の対
応する桁の信号レベルが２値の”１”のとき、対応する
スイッチＳ１〜Ｓ６は、リセット状態となって基準電圧
ライン２０に接続される。
チの動作と信号の関係につき説明する。以下、説明する
構成例では、上位及び下位トランスファ型スイッチＳ１
〜Ｓ６のそれぞれは、入力デイジタル信号の対応する桁
の信号が２値の”０”のとき、セット状態となって接地
ライン１８に接続される。一方、入力デジタル信号の対
応する桁の信号レベルが２値の”１”のとき、対応する
スイッチＳ１〜Ｓ６は、リセット状態となって基準電圧
ライン２０に接続される。
【００５８】第１アナログスイッチ（Ｓ７）２８には、
オン・オフ信号端子３６ｂから第１のオン・オフ信号が
与えられ、第１のオン・オフ信号の信号レベルが２値
の”１”のとき、第１アナログスイッチＳ７はオンとな
って接地ライン１８に接続され、一方、オン・オフ信号
の信号レベルが２値の”０”のとき、第１アナログスイ
ッチＳ７はオフ（開放）となって接地ライン１８との接
続が解除される。
オン・オフ信号端子３６ｂから第１のオン・オフ信号が
与えられ、第１のオン・オフ信号の信号レベルが２値
の”１”のとき、第１アナログスイッチＳ７はオンとな
って接地ライン１８に接続され、一方、オン・オフ信号
の信号レベルが２値の”０”のとき、第１アナログスイ
ッチＳ７はオフ（開放）となって接地ライン１８との接
続が解除される。
【００５９】また、第２アナログスイッチ（Ｓ８）３０
は、オン・オフ信号端子３６ａから第２のオン・オフ信
号が与えられ、第２のオン・オフ信号の信号レベルが２
値の”１”のとき、第２アナログスイッチＳ８はオンと
なって接地ライン１８に接続され、一方、第２のオン・
オフ信号の信号レベルが２値の”０”のとき、第２アナ
ログスイッチＳ８はオフ（開放）となって接地ライン１
８との接続が解除される。
は、オン・オフ信号端子３６ａから第２のオン・オフ信
号が与えられ、第２のオン・オフ信号の信号レベルが２
値の”１”のとき、第２アナログスイッチＳ８はオンと
なって接地ライン１８に接続され、一方、第２のオン・
オフ信号の信号レベルが２値の”０”のとき、第２アナ
ログスイッチＳ８はオフ（開放）となって接地ライン１
８との接続が解除される。
【００６０】各スイッチと信号状態との関係が上述のよ
うな関係にあるとき、このＤＡ変換器１０を動作させる
場合を考える。このＤＡ変換器１０を動作させる場合、
このＤＡ変換器１０が接続されている外部素子（図示せ
ず）からのリーク電流によってこのＤＡ変換器１０を構
成している各コンデンサに充電されている電荷を放出さ
せる必要がある。そのため、先ず、各スイッチＳ１〜Ｓ
８を接地ライン１８に接地させて予備放電させる必要が
ある。従って、時刻ｔ１では、入力デイジタル信号端子
３５ａ及び３５ｂのそれぞれに制御信号として信号レベ
ル”０”の信号を与えて、スイッチＳ１〜Ｓ６の全てを
セット状態にする（図２の（Ａ）の時刻ｔ１）。
うな関係にあるとき、このＤＡ変換器１０を動作させる
場合を考える。このＤＡ変換器１０を動作させる場合、
このＤＡ変換器１０が接続されている外部素子（図示せ
ず）からのリーク電流によってこのＤＡ変換器１０を構
成している各コンデンサに充電されている電荷を放出さ
せる必要がある。そのため、先ず、各スイッチＳ１〜Ｓ
８を接地ライン１８に接地させて予備放電させる必要が
ある。従って、時刻ｔ１では、入力デイジタル信号端子
３５ａ及び３５ｂのそれぞれに制御信号として信号レベ
ル”０”の信号を与えて、スイッチＳ１〜Ｓ６の全てを
セット状態にする（図２の（Ａ）の時刻ｔ１）。
【００６１】一方、時刻ｔ１では、このスイッチＳ１〜
Ｓ６をセットすると同時に、第１及び第２アナログスイ
ッチＳ７及びＳ８に信号レベル”１”のオン・オフ信号
を与えてこれらＳ７及びＳ８をオンして接地ライン１８
に接続する（図２の（Ｂ）の時刻ｔ１及び図３の（Ｃ）
の時刻ｔ１）。
Ｓ６をセットすると同時に、第１及び第２アナログスイ
ッチＳ７及びＳ８に信号レベル”１”のオン・オフ信号
を与えてこれらＳ７及びＳ８をオンして接地ライン１８
に接続する（図２の（Ｂ）の時刻ｔ１及び図３の（Ｃ）
の時刻ｔ１）。
【００６２】このように、時刻ｔ１では、スイッチＳ１
〜Ｓ６を全てセットし、かつスイッチＳ７及びＳ８をオ
ンにすることにより、このＤＡ変換器１０と接続されて
いる外部素子からリーク電流を接地ライン１８に流すと
共に、上位及び下位コンデンサ（Ｃ１、Ｃ２、Ｃ３、Ｃ
５、Ｃ６及びＣ７）２２ａ及び２２ｂ、結合コンデンサ
（Ｃ４）３２及び第２コンデンサ（Ｃ８）２６の電荷を
放電させる。このため、アナログ出力端子から出力され
るアナログ電圧は、放電か進行して放電が止まると最終
的に接地電圧となる（図３の（Ｄ）の時刻ｔ１の期
間）。
〜Ｓ６を全てセットし、かつスイッチＳ７及びＳ８をオ
ンにすることにより、このＤＡ変換器１０と接続されて
いる外部素子からリーク電流を接地ライン１８に流すと
共に、上位及び下位コンデンサ（Ｃ１、Ｃ２、Ｃ３、Ｃ
５、Ｃ６及びＣ７）２２ａ及び２２ｂ、結合コンデンサ
（Ｃ４）３２及び第２コンデンサ（Ｃ８）２６の電荷を
放電させる。このため、アナログ出力端子から出力され
るアナログ電圧は、放電か進行して放電が止まると最終
的に接地電圧となる（図３の（Ｄ）の時刻ｔ１の期
間）。
【００６３】次に、時刻ｔ２において、スイッチＳ８を
オフにしてこのスイッチＳ８を接地ライン１８から切り
離す（図２の（Ｂ）の時刻ｔ２）。このとき、スイッチ
Ｓ８のオフ時にオフセット電圧が発生して、各下位コン
デンサ２２ａ、第２コンデンサ２６を充電する。同様
に、このオフセット電圧は、バッファアンプ３４を介し
て結合コンデンサ３２を充電する。しかし、スイッチＳ
７がオン状態（接地ラインに接続されている状態）にな
っているため、上位出力ライン１６ｂは接地電圧のまま
である（図２の（Ｄ）の時刻ｔ２後の期間）。
オフにしてこのスイッチＳ８を接地ライン１８から切り
離す（図２の（Ｂ）の時刻ｔ２）。このとき、スイッチ
Ｓ８のオフ時にオフセット電圧が発生して、各下位コン
デンサ２２ａ、第２コンデンサ２６を充電する。同様
に、このオフセット電圧は、バッファアンプ３４を介し
て結合コンデンサ３２を充電する。しかし、スイッチＳ
７がオン状態（接地ラインに接続されている状態）にな
っているため、上位出力ライン１６ｂは接地電圧のまま
である（図２の（Ｄ）の時刻ｔ２後の期間）。
【００６４】次に、時刻ｔ３では、オン・オフ信号端子
３６ｂに信号レベルが”０”の第２のオン・オフ信号を
スイッチＳ７に与えて、スイッチＳ７をオフにしてこの
スイッチＳ７を接地ライン１８から切り離す。このｔ３
における信号レベル”０”の第２のオン・オフ信号は、
入力デイジタル信号のＤＡ変換を開始させるための始動
信号である。従って、この始動信号の入力と同時に、各
スイッチには、入力デイジタル信号の対応する桁の信号
レベルの信号（ここでは制御信号）が対応する端子（３
５ａ，３５ｂ）を介して与えられて６ビットのＤＡ変換
が開始する。
３６ｂに信号レベルが”０”の第２のオン・オフ信号を
スイッチＳ７に与えて、スイッチＳ７をオフにしてこの
スイッチＳ７を接地ライン１８から切り離す。このｔ３
における信号レベル”０”の第２のオン・オフ信号は、
入力デイジタル信号のＤＡ変換を開始させるための始動
信号である。従って、この始動信号の入力と同時に、各
スイッチには、入力デイジタル信号の対応する桁の信号
レベルの信号（ここでは制御信号）が対応する端子（３
５ａ，３５ｂ）を介して与えられて６ビットのＤＡ変換
が開始する。
【００６５】図２の（Ａ）のｔ３以後の期間は、時刻ｔ
３で、６ビットの入力デイジタル信号の上から４桁目の
信号レベルが”１”となって対応するスイッチＳ４をリ
セットしたときの例を示している。尚、時刻ｔ４はＤＡ
変換の終了時刻であって、この時刻では、時刻ｔ１と同
一の状態に戻り、次のサイクルのＤＡ変換のための予備
放電期間に入る。
３で、６ビットの入力デイジタル信号の上から４桁目の
信号レベルが”１”となって対応するスイッチＳ４をリ
セットしたときの例を示している。尚、時刻ｔ４はＤＡ
変換の終了時刻であって、この時刻では、時刻ｔ１と同
一の状態に戻り、次のサイクルのＤＡ変換のための予備
放電期間に入る。
【００６６】このため、ＤＡ変換を行っている期間（ｔ
３〜ｔ４期間）は出力されるアナログ電圧が正電圧とな
る（図２の（Ｄ）のｔ３〜ｔ４期間）。尚、ここでは、
ＤＡ変換動作を行っているｔ３〜ｔ４期間を第１ＤＡ変
換期間ともいう。
３〜ｔ４期間）は出力されるアナログ電圧が正電圧とな
る（図２の（Ｄ）のｔ３〜ｔ４期間）。尚、ここでは、
ＤＡ変換動作を行っているｔ３〜ｔ４期間を第１ＤＡ変
換期間ともいう。
【００６７】次のＤＡ変換動作を行うときは、上述した
ｔ１〜ｔ４期間のＤＡ変換動作を再度繰り返して行うの
が好適である。
ｔ１〜ｔ４期間のＤＡ変換動作を再度繰り返して行うの
が好適である。
【００６８】６ビットの信号がＤＡ変換器１０に入力し
たとき、図２で説明したようなタイミングで各スイッチ
Ｓ１〜Ｓ８が動作してＤＡ変換動作を行ったとき、ＤＡ
変換器１０のアナログ出力端子３８に出力される出力電
圧Ｖout は（６）式で表される。
たとき、図２で説明したようなタイミングで各スイッチ
Ｓ１〜Ｓ８が動作してＤＡ変換動作を行ったとき、ＤＡ
変換器１０のアナログ出力端子３８に出力される出力電
圧Ｖout は（６）式で表される。
【００６９】
【数７】
【００７０】ただし、Ｖref は基準電圧とする。（６）
式で右辺の第１項が上位出力電圧、第２項が下位出力電
圧を表している。
式で右辺の第１項が上位出力電圧、第２項が下位出力電
圧を表している。
【００７１】（６）式から理解できるように、上位ＤＡ
コンバータ部１４の上位出力電圧には、下位ＤＡコンバ
ータ部１２の容量値は関係せず、一方、下位ＤＡコンバ
ータ部１２の下位出力電圧には、上位ＤＡコンバータ部
１４の容量値と結合コンデンサ３２の容量（Ｃ８）値の
比が関係している。
コンバータ部１４の上位出力電圧には、下位ＤＡコンバ
ータ部１２の容量値は関係せず、一方、下位ＤＡコンバ
ータ部１２の下位出力電圧には、上位ＤＡコンバータ部
１４の容量値と結合コンデンサ３２の容量（Ｃ８）値の
比が関係している。
【００７２】ここで、例えば、Ｃ３、Ｃ４を１単位容量
とし、Ｃ７を２単位容量とすると（６）式は、（７）式
で表される。
とし、Ｃ７を２単位容量とすると（６）式は、（７）式
で表される。
【００７３】 Ｖout ＝（１／８）｛（４×Ｓ１＋２×Ｓ２＋１×Ｓ３） ＋（１／８）（４×Ｓ４＋２×Ｓ５＋１×Ｓ６）｝×Ｖref ・・（７） （７）式から理解できるように、下位ＤＡコンバータ部
１２のステップサイズが、上位ＤＡコンバータ部１４の
ステップサイズの１／８になっており、アナログ出力電
圧の変化は入力デイジタル信号に対して線形である。
１２のステップサイズが、上位ＤＡコンバータ部１４の
ステップサイズの１／８になっており、アナログ出力電
圧の変化は入力デイジタル信号に対して線形である。
【００７４】また、下位及び上位出力ライン１６ａ及び
１６ｂに寄生容量がある場合は、（８）式で表される。
１６ｂに寄生容量がある場合は、（８）式で表される。
【００７５】
【数８】
【００７６】ここでは、ＣｐＭ：上位ＤＡ変換部の寄生
容量（Ｆ） ＣｐＬ：下位ＤＡ変換部の寄生容量（Ｆ） Ｃ８’：下位ＤＡ変換部の寄生容量値とＣ８’との和が
Ｃ７と同じ値（Ｆ）とする。
容量（Ｆ） ＣｐＬ：下位ＤＡ変換部の寄生容量（Ｆ） Ｃ８’：下位ＤＡ変換部の寄生容量値とＣ８’との和が
Ｃ７と同じ値（Ｆ）とする。
【００７７】このとき、例えば、Ｃ３、Ｃ４を１単位容
量とし、Ｃ７を２単位容量とし、寄生容量ＣｐＭ及びＣ
ｐＬを０．２単位容量とすると（８）式は（９）式で表
される。
量とし、Ｃ７を２単位容量とし、寄生容量ＣｐＭ及びＣ
ｐＬを０．２単位容量とすると（８）式は（９）式で表
される。
【００７８】 Ｖout ＝（１／８．２）｛（４×Ｓ１＋２×Ｓ２＋１×Ｓ３） ＋（１／８）（４×Ｓ４＋２×Ｓ５＋１×Ｓ６）｝×Ｖref ・・（９） （９）式から理解できるように、下位ＤＡコンバータ部
１２のステップサイズが、上位ＤＡコンバータ部１４の
ステップサイズの１／８になっており、アナログ出力電
圧の変化は入力デイジタル信号に対して線形である。
１２のステップサイズが、上位ＤＡコンバータ部１４の
ステップサイズの１／８になっており、アナログ出力電
圧の変化は入力デイジタル信号に対して線形である。
【００７９】上述したように、この発明では、下位ＤＡ
コンバータ部１２の単位容量の値と上位ＤＡコンバータ
部１４の単位容量値が同一の値でなくても、或いは下位
及び上位出力ライン１６ａ及び１６ｂに寄生容量が存在
していても、アナログ出力端子から出力されるアナログ
電圧の変化は入力イデジタル信号に対して線形となる。
従って、アナログ電圧波形には歪みが生じなくなる。
コンバータ部１２の単位容量の値と上位ＤＡコンバータ
部１４の単位容量値が同一の値でなくても、或いは下位
及び上位出力ライン１６ａ及び１６ｂに寄生容量が存在
していても、アナログ出力端子から出力されるアナログ
電圧の変化は入力イデジタル信号に対して線形となる。
従って、アナログ電圧波形には歪みが生じなくなる。
【００８０】また、本願発明のＤＡ変換器の例のよう
に、第１及び第２リセットスイッチを設けた場合、この
第１及び第２リセットスイッチをオフしたときに、パル
ス信号の漏洩によりオフセット電圧が発生する。これを
回避するため、この発明の駆動方法では、時刻ｔ２から
時刻ｔ３までの期間を設けている。
に、第１及び第２リセットスイッチを設けた場合、この
第１及び第２リセットスイッチをオフしたときに、パル
ス信号の漏洩によりオフセット電圧が発生する。これを
回避するため、この発明の駆動方法では、時刻ｔ２から
時刻ｔ３までの期間を設けている。
【００８１】このため、既に説明したように、スイッチ
Ｓ８をオフした際に発生するオフセット電圧により下位
コンデンサ（Ｃ５、Ｃ６、Ｃ７）２２ａと第２コンデン
サ（Ｃ８）２６とが充電されると共に、スイッチＳ７が
オン状態になっているので、バッファアンプ３４を介し
て結合コンデンサ（Ｃ４）３２も充電される。このと
き、アナログ出力端子３８から出力されるアナログ電圧
は、接地電位となるため、下位ＤＡコンバータ部１２で
生じたオフセット電圧を回避することができる。
Ｓ８をオフした際に発生するオフセット電圧により下位
コンデンサ（Ｃ５、Ｃ６、Ｃ７）２２ａと第２コンデン
サ（Ｃ８）２６とが充電されると共に、スイッチＳ７が
オン状態になっているので、バッファアンプ３４を介し
て結合コンデンサ（Ｃ４）３２も充電される。このと
き、アナログ出力端子３８から出力されるアナログ電圧
は、接地電位となるため、下位ＤＡコンバータ部１２で
生じたオフセット電圧を回避することができる。
【００８２】また、第１ＤＡ変換期間（ｔ３〜ｔ４期
間）では、下位ＤＡコンバータ部１２の出力電圧は、ス
イッチＳ１〜Ｓ６の基準電圧による出力電圧とオフセッ
ト電圧との和になるが、この第１ＤＡ変換期間（ｔ３〜
ｔ４期間）の下位ＤＡコンバータ部１２の電圧変化は、
スイッチＳ４〜Ｓ６による電圧変化分だけになる。この
ため、結合コンデンサ３２を介して上位出力ライン１６
ｂから出力される下位ＤＡコンバータ部１２の出力電圧
は、オフセット電圧に影響されないアナログ出力電圧を
得ることができる。
間）では、下位ＤＡコンバータ部１２の出力電圧は、ス
イッチＳ１〜Ｓ６の基準電圧による出力電圧とオフセッ
ト電圧との和になるが、この第１ＤＡ変換期間（ｔ３〜
ｔ４期間）の下位ＤＡコンバータ部１２の電圧変化は、
スイッチＳ４〜Ｓ６による電圧変化分だけになる。この
ため、結合コンデンサ３２を介して上位出力ライン１６
ｂから出力される下位ＤＡコンバータ部１２の出力電圧
は、オフセット電圧に影響されないアナログ出力電圧を
得ることができる。
【００８３】このように、この発明のＤＡ変換器の駆動
方法によれば、スイッチＳ８をオフした後に、Ｓ７がオ
ンしている継続期間（ｔ２〜ｔ３期間）を設けているの
で、下位ＤＡコンバータ部１２のスイッチＳ８のオフ時
に生じるオフセット電圧の影響を防止することができ
る。
方法によれば、スイッチＳ８をオフした後に、Ｓ７がオ
ンしている継続期間（ｔ２〜ｔ３期間）を設けているの
で、下位ＤＡコンバータ部１２のスイッチＳ８のオフ時
に生じるオフセット電圧の影響を防止することができ
る。
【００８４】また、第１リセットスイッチ２８のオフ時
にもオフセット電圧が発生するが、このＤＡ変換器の線
形性には直接関係しないので、第１リセットスイッチ２
８のオフ時のオフセット電圧は実質的に無視することが
できる。
にもオフセット電圧が発生するが、このＤＡ変換器の線
形性には直接関係しないので、第１リセットスイッチ２
８のオフ時のオフセット電圧は実質的に無視することが
できる。
【００８５】上述した実施の形態では、６ビットのＤＡ
変換器を例にとって説明したが、この発明では、６ビッ
ト以外のビット数のＤＡ変換器にも適用できることはい
うまでもない。
変換器を例にとって説明したが、この発明では、６ビッ
ト以外のビット数のＤＡ変換器にも適用できることはい
うまでもない。
【００８６】
【発明の効果】上述した説明から明らかのように、この
発明の線形型デイジタルアナログ変換器によれば、下位
出力ラインと結合コンデンサとの間にバッファアンプを
具えているので、上位ＤＡ変換部の単位容量値と下位Ｄ
Ａ変換部の単位容量値とは独立して定めることができ
る。このため、従来のように下位ＤＡ変換部の単位容量
と上位ＤＡ変換部の単位容量とを同一の値にする必要が
なくなるので、設計の自由度が増大する。
発明の線形型デイジタルアナログ変換器によれば、下位
出力ラインと結合コンデンサとの間にバッファアンプを
具えているので、上位ＤＡ変換部の単位容量値と下位Ｄ
Ａ変換部の単位容量値とは独立して定めることができ
る。このため、従来のように下位ＤＡ変換部の単位容量
と上位ＤＡ変換部の単位容量とを同一の値にする必要が
なくなるので、設計の自由度が増大する。
【００８７】更に、上位及び下位出力ラインに寄生容量
が存在した場合でも、下位ＤＡ変換部のコンデンサの単
位容量と上位ＤＡ変換部のコンデンサの単位容量を互い
に無関係に独立して定めることができるので、歪みのな
い線形型ＤＡ変換器を実現することができる。
が存在した場合でも、下位ＤＡ変換部のコンデンサの単
位容量と上位ＤＡ変換部のコンデンサの単位容量を互い
に無関係に独立して定めることができるので、歪みのな
い線形型ＤＡ変換器を実現することができる。
【００８８】また、この発明の駆動方法によれば、第２
アナログスイッチがオフした後も第１アナログスイッチ
をオンしている期間、すなわち時刻ｔ２から時刻ｔ３ま
での期間を設けているので、下位ＤＡコンバータ部の第
２アナログスイッチのオフ時に発生するオフセット電圧
によるアナログ電圧波形歪みの発生を防止することがで
きる。
アナログスイッチがオフした後も第１アナログスイッチ
をオンしている期間、すなわち時刻ｔ２から時刻ｔ３ま
での期間を設けているので、下位ＤＡコンバータ部の第
２アナログスイッチのオフ時に発生するオフセット電圧
によるアナログ電圧波形歪みの発生を防止することがで
きる。
【図１】この発明のＤＡ変換器の主要構成を説明するた
めに供する回路図である。
めに供する回路図である。
【図２】（Ａ）〜（Ｄ）は、この発明の駆動方法を説明
するために供するタイミングチャート図である。
するために供するタイミングチャート図である。
【図３】従来のＤＡ変換器の主要構成を説明するために
供する回路図である。
供する回路図である。
１０：ＤＡ変換器 １２：下位ＤＡコンバータ部 １４：上位ＤＡコンバータ部 １６ａ：下位出力ライン １６ｂ：上位出力ライン １８：接地ライン ２０：基準電圧ライン ２２ａ：下位コンデンサ ２２ｂ：上位コンデンサ ２４ａ：下位トランスファ型スイッチ ２４ｂ：上位トランスファ型スイッチ ２５ａ：下位の直列回路 ２５ｂ：上位の直列回路 ２６：第２コンデンサ ２８：第１アナログスイッチ ３０：第２アナログスイッチ ３２：結合コンデンサ ３４：バッファアンプ ３５ａ，３５ｂ：入力デイジタル信号端子 ３６ａ，３６ｂ：オン・オフ信号端子 ３８：アナログ出力端子
Claims (5)
- 【請求項１】 下位出力ラインと接地ライン及び基準電
圧ラインとの間に、重み付けされた容量の下位コンデン
サ及び下位トランスファ型スイッチで形成した下位の直
列回路を、複数個ラダー状に接続してあって、前記下位
出力ラインと前記接地ラインとの間に重み付けされた容
量の第２コンデンサを接続して成る下位ＤＡ変換部と、 上位出力ラインと前記接地ライン及び前記基準電圧ライ
ンとの間に、重み付けされた容量の上位コンデンサ及び
上位トランスファ型スイッチで形成した上位の直列回路
を、複数個ラダー状に接続して成る上位ＤＡ変換部とを
具えていて、前記下位出力ラインと前記上位出力ライン
とを結合コンデンサで結合して成る線形型ＤＡ変換器に
おいて、 前記下位出力ラインと前記結合コンデンサとの間にバッ
ファアンプを具えていることを特徴とする線形型デイジ
タルアナログ変換器。 - 【請求項２】 請求項１に記載の線形型デイジタルアナ
ログ変換器において、 前記バッファアンプをボルテージ・フォロワー型アンプ
としたことを特徴とする線形型デイジタルアナログ変換
器。 - 【請求項３】 請求項１に記載の線形型デイジタルアナ
ログ変換器において、 前記上位出力ラインと接地ラインとの間に、第１アナロ
グスイッチを設け、前記下位出力ラインと接地ラインと
の間に、第２アナログスイッチを前記コンデンサと並列
に設けたことを特徴とする線形型デイジタルアナログ変
換器。 - 【請求項４】 請求項１に記載の線形型デイジタルアナ
ログ変換器において、 複数個の前記下位コンデンサの容量は互いに異なる重み
付けとなっており、及び複数個の前記上位コンデンサの
容量は互いに異なる重み付けとなっていることを特徴と
する線形型デイジタルアナログ変換器。 - 【請求項５】 下位出力ラインと接地ライン及び基準電
圧ラインとの間に、重み付けされた容量の下位コンデン
サ及び下位トランスファ型スッチで形成した下位の直列
回路を、複数個ラダー状に接続してあって、前記下位出
力ラインと前記接地ラインとの間に重み付けされた容量
の第２コンデンサを接続して成る下位ＤＡ変換部と、 上位出力ラインと前記接地ライン及び前記基準電圧ライ
ンとの間に、重み付けされた容量の上位コンデンサ及び
上位トランスファ型スイッチで形成した上位の直列回路
を、複数個ラダー状に接続して成る上位ＤＡ変換部とを
具えていて、前記上位出力ラインと前記接地ラインとの
間に、第１アナログスイッチを接続し、前記下位出力ラ
インと前記接地ラインとの間に、第２アナログスイッチ
を前記第２コンデンサと並列に設け、及び前記下位出力
ラインと前記上位出力ラインとを結合コンデンサで結合
して成る線形型ＤＡ変換器を駆動するに当たり、 時刻ｔ１において、前記上位及び下位トランスファ型ス
イッチの全てをセットしてこれら上位及び下位トランス
ファ型スイッチを前記接地ラインに接続すると同時に、
前記第１及び第２アナログスイッチをオンにしてこれら
第１及び第２アナログスイッチを前記接地ラインに接続
し、 その後の時刻ｔ２において、前記第２アナログスイッチ
をオフにして該第２アナログスイッチを前記接地ライン
から切り離し、 その後の時刻ｔ３において、前記第１アナログスイッチ
をオフして該第１アナログスイッチを前記接地ラインか
ら切り離すと同時に、前記上位及び下位トランスファ型
スイッチをリセットしてこれら上位及び下位トランスフ
ァ型スイッチを前記基準電圧ラインに接続することを特
徴とする線形型デイジタルアナログ変換器の駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16325896A JP3300230B2 (ja) | 1996-06-24 | 1996-06-24 | 線形型デイジタルアナログ変換器及びその駆動方法 |
| US08/790,756 US5767801A (en) | 1996-06-24 | 1997-01-27 | Linear type digital-to-analog converter and driving method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16325896A JP3300230B2 (ja) | 1996-06-24 | 1996-06-24 | 線形型デイジタルアナログ変換器及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1013233A true JPH1013233A (ja) | 1998-01-16 |
| JP3300230B2 JP3300230B2 (ja) | 2002-07-08 |
Family
ID=15770387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16325896A Expired - Fee Related JP3300230B2 (ja) | 1996-06-24 | 1996-06-24 | 線形型デイジタルアナログ変換器及びその駆動方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5767801A (ja) |
| JP (1) | JP3300230B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001156641A (ja) * | 1999-08-16 | 2001-06-08 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路 |
| JP2002108296A (ja) * | 2000-09-29 | 2002-04-10 | Toshiba Corp | 液晶表示装置 |
| JP2010045723A (ja) * | 2008-08-18 | 2010-02-25 | Fujitsu Ltd | デジタルアナログコンバータ |
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|---|---|---|---|---|
| US6420988B1 (en) * | 1998-12-03 | 2002-07-16 | Semiconductor Energy Laboratory Co., Ltd. | Digital analog converter and electronic device using the same |
| TW468269B (en) * | 1999-01-28 | 2001-12-11 | Semiconductor Energy Lab | Serial-to-parallel conversion circuit, and semiconductor display device employing the same |
| US6486812B1 (en) * | 1999-08-16 | 2002-11-26 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit having n switches, n capacitors and a coupling capacitor |
| TW501348B (en) * | 2001-04-25 | 2002-09-01 | Himax Tech Inc | High-accuracy capacitor digital to analog converter |
| US6600437B1 (en) * | 2002-04-01 | 2003-07-29 | Stmicroelectronics S.R.L. | High resolution, high speed, low power switched capacitor digital to analog converter |
| US6707403B1 (en) * | 2002-11-12 | 2004-03-16 | Analog Devices, Inc. | Analog to digital converter with a calibration circuit for compensating for coupling capacitor errors, and a method for calibrating the analog to digital converter |
| US20060176198A1 (en) * | 2005-02-08 | 2006-08-10 | Noqsi Aerospace Ltd | Digitization of video and other time bounded signals |
| US9608656B2 (en) * | 2015-07-30 | 2017-03-28 | National University Of Singapore | Symmetrical capacitor arrays succesive approximation register (SAR) analog-to-digital converter (ADC) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124933A (en) * | 1981-01-27 | 1982-08-04 | Nippon Telegr & Teleph Corp <Ntt> | Digital-to-analog converter |
| JPS58148515A (ja) * | 1982-03-01 | 1983-09-03 | Oki Electric Ind Co Ltd | 符号化器・復号器 |
| US4568917A (en) * | 1983-06-27 | 1986-02-04 | Motorola, Inc. | Capacitive digital to analog converter which can be trimmed up and down |
| JPS60236329A (ja) * | 1984-05-09 | 1985-11-25 | Seiko Instr & Electronics Ltd | デジタル・アナログ変換器 |
| US5572211A (en) * | 1994-01-18 | 1996-11-05 | Vivid Semiconductor, Inc. | Integrated circuit for driving liquid crystal display using multi-level D/A converter |
-
1996
- 1996-06-24 JP JP16325896A patent/JP3300230B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-27 US US08/790,756 patent/US5767801A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2001156641A (ja) * | 1999-08-16 | 2001-06-08 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路 |
| JP2002108296A (ja) * | 2000-09-29 | 2002-04-10 | Toshiba Corp | 液晶表示装置 |
| JP2010045723A (ja) * | 2008-08-18 | 2010-02-25 | Fujitsu Ltd | デジタルアナログコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3300230B2 (ja) | 2002-07-08 |
| US5767801A (en) | 1998-06-16 |
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